JPS6361807B2 - - Google Patents
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- JPS6361807B2 JPS6361807B2 JP54070992A JP7099279A JPS6361807B2 JP S6361807 B2 JPS6361807 B2 JP S6361807B2 JP 54070992 A JP54070992 A JP 54070992A JP 7099279 A JP7099279 A JP 7099279A JP S6361807 B2 JPS6361807 B2 JP S6361807B2
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- Japan
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- capacitor
- circuit
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- 239000003990 capacitor Substances 0.000 claims description 27
- 230000005669 field effect Effects 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、低電圧電源でも充分動作するように
したブートスラツプ回路に関する。
したブートスラツプ回路に関する。
負荷となるエンハンスメント型のMOS電界効
果トランジスタQ1と駆動用のエンハンスメント
型MOS電界効果トランジスタQ2を直列にしてな
る第１図のようなインバータ回路では入力電圧
φ0がＨレベルのときＬレベル、Ｌレベルのとき
Ｈレベルとなる第２図に示す如き反転出力電圧
０が得られ、この出力電圧0のＬレベルはほゞグ
ランドGNDレベルであるが、Ｈレベルは電源
VccからトランジスタQ1のしきい値電圧Vthを引
いた電圧となる。電源電圧が充分高ければVcc−
Vthも充分高い値となるが、Vcc＝5V、Vth＝1V
とすると出力電圧0のＨレベルは4Vとなり、こ
れでは不充分な場合が出てくる。Ｈレベル出力電
圧を更に高くしたいという要求に応えるのがブー
トストラツプ回路であり、これは負荷MOSトラ
ンジスタQ1のゲート、ソース間にコンデンサＣ
を接続してなる。この回路では入力電圧φ0がＨ
レベル、従つて出力電圧0がＬレベルのときコ
ンデンサＣはVcc−Vth（こゝでVthはトランジス
タQ3のしきい値電圧）まで充電され、入力電圧
φ0がＬレベル従つて出力電圧0がＨレベルにな
るときコンデンサＣはトランジスタQ1のゲート
を電源電圧以上に突き上げる。このようにされる
とトランジスタQ1の電圧降下はほゞ零となり、
出力電圧0のＨレベルは電源電圧Vccに高めら
れる。
果トランジスタQ1と駆動用のエンハンスメント
型MOS電界効果トランジスタQ2を直列にしてな
る第１図のようなインバータ回路では入力電圧
φ0がＨレベルのときＬレベル、Ｌレベルのとき
Ｈレベルとなる第２図に示す如き反転出力電圧
０が得られ、この出力電圧0のＬレベルはほゞグ
ランドGNDレベルであるが、Ｈレベルは電源
VccからトランジスタQ1のしきい値電圧Vthを引
いた電圧となる。電源電圧が充分高ければVcc−
Vthも充分高い値となるが、Vcc＝5V、Vth＝1V
とすると出力電圧0のＨレベルは4Vとなり、こ
れでは不充分な場合が出てくる。Ｈレベル出力電
圧を更に高くしたいという要求に応えるのがブー
トストラツプ回路であり、これは負荷MOSトラ
ンジスタQ1のゲート、ソース間にコンデンサＣ
を接続してなる。この回路では入力電圧φ0がＨ
レベル、従つて出力電圧0がＬレベルのときコ
ンデンサＣはVcc−Vth（こゝでVthはトランジス
タQ3のしきい値電圧）まで充電され、入力電圧
φ0がＬレベル従つて出力電圧0がＨレベルにな
るときコンデンサＣはトランジスタQ1のゲート
を電源電圧以上に突き上げる。このようにされる
とトランジスタQ1の電圧降下はほゞ零となり、
出力電圧0のＨレベルは電源電圧Vccに高めら
れる。
しかし実際に出力電圧0のＨレベルをVccに
するのはかなり難しく、それにはコンデンサＣの
容量を相当に大にしなければならない。またこの
種のブートストラツプ回路は電源電圧12V程度を
予定しており、このような場合は効率よく動作す
るが、最近のメモリに見られるように電源が5V
などの低電圧になるとブートストラツプ回路のコ
ンデンサＣにかゝる電圧が低くなつてブートスト
ラツプ回路の効率が悪くなる。ダイナミツク回路
ではその様な場合外部クロツク信号を利用してチ
ツプ上で作つたクロツクにより該コンデンサＣに
十分な電荷を溜め、ブースト回路を効率よく動作
させているが、適当な外部クロツクのない場合も
しくは長い期間クロツクが入らない場合、ブート
スラツプ容量に十分な電荷を溜めることができな
い。
するのはかなり難しく、それにはコンデンサＣの
容量を相当に大にしなければならない。またこの
種のブートストラツプ回路は電源電圧12V程度を
予定しており、このような場合は効率よく動作す
るが、最近のメモリに見られるように電源が5V
などの低電圧になるとブートストラツプ回路のコ
ンデンサＣにかゝる電圧が低くなつてブートスト
ラツプ回路の効率が悪くなる。ダイナミツク回路
ではその様な場合外部クロツク信号を利用してチ
ツプ上で作つたクロツクにより該コンデンサＣに
十分な電荷を溜め、ブースト回路を効率よく動作
させているが、適当な外部クロツクのない場合も
しくは長い期間クロツクが入らない場合、ブート
スラツプ容量に十分な電荷を溜めることができな
い。
本発明はかゝる点に鑑みてなされたもので、集
積回路チツプ内部でクロツクを作り、そのクロツ
クでブートストラツプ容量を充分充電してブート
ストラツプ回路を効率よく動作させようとするも
のである。次に実施例を参照しながらこれを詳細
に説明する。
積回路チツプ内部でクロツクを作り、そのクロツ
クでブートストラツプ容量を充分充電してブート
ストラツプ回路を効率よく動作させようとするも
のである。次に実施例を参照しながらこれを詳細
に説明する。
第３図は本発明の実施例を示し、Q1〜Q3は第
１図と同様なトランジスタ、Q6はQ3と同種の
MOS FET、Q4，Q5およびC1はMOS FETQ3制
御用のMOS FETおよびコンデンサ、Q7，Q8お
よびC2はQ4，Q5，C1と同種のMOS FETおよび
コンデンサである。本回路は、節点P3の電位を
必ず（0がＬレベルのとき）電源Vccのレベル
にする、このようにすれば0がＨレベルのとき
節点P3のレベルはVcc以上になり、0はVccに
なる、という点を原理にしている。
１図と同様なトランジスタ、Q6はQ3と同種の
MOS FET、Q4，Q5およびC1はMOS FETQ3制
御用のMOS FETおよびコンデンサ、Q7，Q8お
よびC2はQ4，Q5，C1と同種のMOS FETおよび
コンデンサである。本回路は、節点P3の電位を
必ず（0がＬレベルのとき）電源Vccのレベル
にする、このようにすれば0がＨレベルのとき
節点P3のレベルはVcc以上になり、0はVccに
なる、という点を原理にしている。
第４図の波形図を参照しながら動作を説明する
と、クロツクφ1がＬレベルのときトランジスタ
Q5がオンになつてコンデンサC1はVcc−Vthまで
充電され、次にクロツクφ1がＨレベルのとき節
点P1の電位はVcc＋Vth以上になろうとするがそ
の状態ではトランジスタQ4がオンになるので節
点P1の電位はVcc＋Vthに制限される。この電圧
がトランジスタQ3のゲートに加わり、従つて出
力電圧0がＬレベルのとき節点P3の電位はQ3完
全オンによりVccまで高められ、コンデンサＣは
この電位に充電される。このようになつておれば
出力電圧0のＨレベル時に節点P3はVcc以上と
なり、0のＨレベルはVccレベルになる。出力
電圧0のＬレベルは前述と同様であり、グラン
ドレベルである。こうして出力電圧に充分な振幅
をとることができる。
と、クロツクφ1がＬレベルのときトランジスタ
Q5がオンになつてコンデンサC1はVcc−Vthまで
充電され、次にクロツクφ1がＨレベルのとき節
点P1の電位はVcc＋Vth以上になろうとするがそ
の状態ではトランジスタQ4がオンになるので節
点P1の電位はVcc＋Vthに制限される。この電圧
がトランジスタQ3のゲートに加わり、従つて出
力電圧0がＬレベルのとき節点P3の電位はQ3完
全オンによりVccまで高められ、コンデンサＣは
この電位に充電される。このようになつておれば
出力電圧0のＨレベル時に節点P3はVcc以上と
なり、0のＨレベルはVccレベルになる。出力
電圧0のＬレベルは前述と同様であり、グラン
ドレベルである。こうして出力電圧に充分な振幅
をとることができる。
クロツクφ1は入力信号φ0を利用してチツプ内
部で作る。なお第４図に示すようにクロツクφ1
は入力信号φ0から作るのでφ0より若干遅れてい
るが、同相である。
部で作る。なお第４図に示すようにクロツクφ1
は入力信号φ0から作るのでφ0より若干遅れてい
るが、同相である。
しかし、クロツクφ1のみでは入力信号φ0の周
期が長くなつた場合にコンデンサの電荷が抜け、
所望の動作から外れてくる恐れがある。例えば本
回路がメモリに使用された場合、入力信号φ0の
Ｌレベルはメモリの動作期間、Ｈレベルは待機期
間になり、待機期間は相当に長いことが有り得
る。φ0のＨレベル期間が長いと、コンデンサC1
が次第に放電し、節点P1の電位は第４図の点線
に示す如くVcc＋Vthから下つてくる。節点P1の
電位が下るとコンデンサＣは放電して節点P3の
電位も下り、Vcc保持はできなくなる。コンデン
サＣの充電電位がVcc以下になると入力信号φ0が
Ｌレベルになつて出力電圧0がＨレベルになる
とき節点P3の電位がVcc以上詳しくはVcc＋Vth
以上にならず、出力電圧0のＨレベルはVcc以
下に下つてしまう。
期が長くなつた場合にコンデンサの電荷が抜け、
所望の動作から外れてくる恐れがある。例えば本
回路がメモリに使用された場合、入力信号φ0の
Ｌレベルはメモリの動作期間、Ｈレベルは待機期
間になり、待機期間は相当に長いことが有り得
る。φ0のＨレベル期間が長いと、コンデンサC1
が次第に放電し、節点P1の電位は第４図の点線
に示す如くVcc＋Vthから下つてくる。節点P1の
電位が下るとコンデンサＣは放電して節点P3の
電位も下り、Vcc保持はできなくなる。コンデン
サＣの充電電位がVcc以下になると入力信号φ0が
Ｌレベルになつて出力電圧0がＨレベルになる
とき節点P3の電位がVcc以上詳しくはVcc＋Vth
以上にならず、出力電圧0のＨレベルはVcc以
下に下つてしまう。
第３図の下部に追加された回路Q6〜Q8，C2は
これを防止するもので回路構成および動作はQ3
〜Q5，C1と全く同じである。唯、クロツクφ2は
チツプ内に設けた発振器から得るもので、入力信
号φ0とは無関係であり、第４図に示すように入
力信号φ0より適当に高い周波数を持つ。この回
路を付加すれば、節点P2の電位は図示の如く
ほゞVcc−VthとVcc＋Vthの間を短周期で変動
し、節点P3の電位は、トランジスタQ3による充
電電位が長周期のため下つてきてもトランジスタ
Q6によりVccに保持することができ、出力電圧
０のＨレベルのレベル低下を防ぐことができる。
これを防止するもので回路構成および動作はQ3
〜Q5，C1と全く同じである。唯、クロツクφ2は
チツプ内に設けた発振器から得るもので、入力信
号φ0とは無関係であり、第４図に示すように入
力信号φ0より適当に高い周波数を持つ。この回
路を付加すれば、節点P2の電位は図示の如く
ほゞVcc−VthとVcc＋Vthの間を短周期で変動
し、節点P3の電位は、トランジスタQ3による充
電電位が長周期のため下つてきてもトランジスタ
Q6によりVccに保持することができ、出力電圧
０のＨレベルのレベル低下を防ぐことができる。
この追加回路のみで節点P3の電位Vcc保証を行
なうことも考えられるが、この場合は入力信号
φ0（この周期は不定である）とクロツクφ2が第５
図に示すように逆相になつた場合に不都合があ
る。即ちこの場合はコンデンサＣの充電即ち出力
電圧0のＬレベル時にはクロツクφ2もＬレベル
従つて節点P2の電位はVcc−Vthであり、コンデ
ンサＣはVccまで充電されない。このような問題
を避けるには入力信号φ0と同相のクロツクφ1を
用いる必要がある。
なうことも考えられるが、この場合は入力信号
φ0（この周期は不定である）とクロツクφ2が第５
図に示すように逆相になつた場合に不都合があ
る。即ちこの場合はコンデンサＣの充電即ち出力
電圧0のＬレベル時にはクロツクφ2もＬレベル
従つて節点P2の電位はVcc−Vthであり、コンデ
ンサＣはVccまで充電されない。このような問題
を避けるには入力信号φ0と同相のクロツクφ1を
用いる必要がある。
出力電圧0のＨレベルを高くしたい場合には
前述のようにブートストラツプ回路が有効である
がブートストラツプ回路は短周期で動作している
ことが必要であつて余りにも長周期なものはコン
デンサの電荷が抜けてしまつて効果がなくなつて
しまう。しかしスタテイツクにＨレベル出力電圧
を高めたい場合もあり、そのような場合は第６図
に示すようにプルアツプ抵抗Ｒを用いる、あるい
は負荷トランジスタQ1をデプリーシヨン型にす
るなどの手段がとられている。しかし後者の場合
は常時電流が流れて電力消費があるという難点が
あり、前者の場合も充分な効果を出すには抵抗値
を小さくする必要があるからやはり同様な問題が
ある。この様な場合には第７図にすると有利であ
る。即ち発振器OSCはそのＬレベル出力でコン
デンサC3をMOS FETQ12−C3の経路でVcc−
Vthに充電し、ＨレベルのときMOS FETQ10の
ゲートをVcc＋Vthに突き上げる。従つて
FETQ10は完全オンとなり出力電圧0のＨレベ
ル電位をVccに持ち上げる。MOS FETQ11は
FETQ10のゲートをVcc＋Vthに制限するもので
ある。この回路でも前述と同様な長周期または逆
位相同期の問題があればプルアツプFETQ10の制
御回路を独立発振器系および入力信号同期系の２
組設けるとよい。
前述のようにブートストラツプ回路が有効である
がブートストラツプ回路は短周期で動作している
ことが必要であつて余りにも長周期なものはコン
デンサの電荷が抜けてしまつて効果がなくなつて
しまう。しかしスタテイツクにＨレベル出力電圧
を高めたい場合もあり、そのような場合は第６図
に示すようにプルアツプ抵抗Ｒを用いる、あるい
は負荷トランジスタQ1をデプリーシヨン型にす
るなどの手段がとられている。しかし後者の場合
は常時電流が流れて電力消費があるという難点が
あり、前者の場合も充分な効果を出すには抵抗値
を小さくする必要があるからやはり同様な問題が
ある。この様な場合には第７図にすると有利であ
る。即ち発振器OSCはそのＬレベル出力でコン
デンサC3をMOS FETQ12−C3の経路でVcc−
Vthに充電し、ＨレベルのときMOS FETQ10の
ゲートをVcc＋Vthに突き上げる。従つて
FETQ10は完全オンとなり出力電圧0のＨレベ
ル電位をVccに持ち上げる。MOS FETQ11は
FETQ10のゲートをVcc＋Vthに制限するもので
ある。この回路でも前述と同様な長周期または逆
位相同期の問題があればプルアツプFETQ10の制
御回路を独立発振器系および入力信号同期系の２
組設けるとよい。
以上詳細に説明したように本発明によれば低電
圧電源でもブートストラツプ回路を確実に作動さ
せることができる。
圧電源でもブートストラツプ回路を確実に作動さ
せることができる。
第１図および第２図はブートストラツプ回路の
説明用回路図および電圧波形図、第３図は本発明
の実施例を示す回路図、第４図および第５図は動
作説明用波形図、第６図はMOSインバータの例
を示す回路図、第７図は第６図の改良例を示す回
路図である。 図面でQ1，Q2はMOS FET、Ｃはコンデンサ、
Q3〜Q5，C1は第１の回路、Q6〜Q8，C2は第２の
回路、φ1は入力信号φ0と同期のクロツク、φ2は
発振器出力である。
説明用回路図および電圧波形図、第３図は本発明
の実施例を示す回路図、第４図および第５図は動
作説明用波形図、第６図はMOSインバータの例
を示す回路図、第７図は第６図の改良例を示す回
路図である。 図面でQ1，Q2はMOS FET、Ｃはコンデンサ、
Q3〜Q5，C1は第１の回路、Q6〜Q8，C2は第２の
回路、φ1は入力信号φ0と同期のクロツク、φ2は
発振器出力である。
Claims (1)
- １ MIS電界効果トランジスタを２個直列に接続
して構成したインバータに対し、負荷側トランジ
スタのゲートと出力端子間にコンデンサを接続
し、該コンデンサに対してMIS電界効果トランジ
スタと第１のコンデンサで構成されチツプ内に設
けた発振器の発振出力を受けて該コンデンサを電
源電圧に充電する第１の回路を備えたブートスト
ラツプ回路において、第１の回路と同様にMIS電
界効果トランジスタと第２のコンデンサで構成さ
れ、入力信号と同相のクロツクを受けて該コンデ
ンサを電源電圧に充電する第２の回路を設けたこ
とを特徴とするブートストラツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099279A JPS55162633A (en) | 1979-06-06 | 1979-06-06 | Bootstrap circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099279A JPS55162633A (en) | 1979-06-06 | 1979-06-06 | Bootstrap circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55162633A JPS55162633A (en) | 1980-12-18 |
| JPS6361807B2 true JPS6361807B2 (ja) | 1988-11-30 |
Family
ID=13447539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7099279A Granted JPS55162633A (en) | 1979-06-06 | 1979-06-06 | Bootstrap circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55162633A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817032B2 (ja) * | 1986-03-12 | 1996-02-21 | 株式会社日立製作所 | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998954A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS5194746A (ja) * | 1975-02-19 | 1976-08-19 |
-
1979
- 1979-06-06 JP JP7099279A patent/JPS55162633A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998954A (ja) * | 1972-12-29 | 1974-09-19 | ||
| JPS5194746A (ja) * | 1975-02-19 | 1976-08-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55162633A (en) | 1980-12-18 |
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