JPS6144414B2 - - Google Patents
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- JPS6144414B2 JPS6144414B2 JP54044594A JP4459479A JPS6144414B2 JP S6144414 B2 JPS6144414 B2 JP S6144414B2 JP 54044594 A JP54044594 A JP 54044594A JP 4459479 A JP4459479 A JP 4459479A JP S6144414 B2 JPS6144414 B2 JP S6144414B2
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- JP
- Japan
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- transistor
- boosted
- signal
- voltage
- capacitor
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Links
- 239000003990 capacitor Substances 0.000 claims description 43
- 238000010586 diagram Methods 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はMOS形集積回路に使用して好適な
昇圧回路に関するものである。
昇圧回路に関するものである。
従来のこの種の回路として第１図に示すものが
あつた。図において、１は被昇圧信号φAの入力
端子、２は被昇圧信号φAの負荷容量、３は昇圧
信号φBの入力端子、４は昇圧容量である。
あつた。図において、１は被昇圧信号φAの入力
端子、２は被昇圧信号φAの負荷容量、３は昇圧
信号φBの入力端子、４は昇圧容量である。
この回路において、昇圧信号φB（第２図Ｂ）
によつて昇圧できる電圧は、第２図Ａに示すよう
に、負荷容量２の大きさをC1、昇圧容量４の大
きさをC2とするとＣ２／Ｃ１＋Ｃ２Ｖで表わされる。Ｖ
が 外的条件で決つたとき、昇圧できる電圧は、昇圧
容量４の大きさによつて決まる。すなわち、上式
から、C1が大きいときには自動的にC2も大きく
とらねばならない。このため、比較的大きな負荷
容量２をφAによつて高速で駆動しようとすると
き、昇圧容量４の駆動分を見込んでφAに駆動能
力を持たす必要がある。このことは、集積回路に
おいて、駆動回路の領域および消費電力の増加を
もたらす。
によつて昇圧できる電圧は、第２図Ａに示すよう
に、負荷容量２の大きさをC1、昇圧容量４の大
きさをC2とするとＣ２／Ｃ１＋Ｃ２Ｖで表わされる。Ｖ
が 外的条件で決つたとき、昇圧できる電圧は、昇圧
容量４の大きさによつて決まる。すなわち、上式
から、C1が大きいときには自動的にC2も大きく
とらねばならない。このため、比較的大きな負荷
容量２をφAによつて高速で駆動しようとすると
き、昇圧容量４の駆動分を見込んでφAに駆動能
力を持たす必要がある。このことは、集積回路に
おいて、駆動回路の領域および消費電力の増加を
もたらす。
この発明は上記のような従来のものゝ欠点を除
去するためになされたもので、被昇圧信号の駆動
時には被昇圧信号と昇圧容量を電気的に分離し
て、昇圧時にのみ被昇圧信号と昇圧容量を接続し
て昇圧を行なうことにより、被昇圧信号の容量負
荷を軽減することを目的とする。
去するためになされたもので、被昇圧信号の駆動
時には被昇圧信号と昇圧容量を電気的に分離し
て、昇圧時にのみ被昇圧信号と昇圧容量を接続し
て昇圧を行なうことにより、被昇圧信号の容量負
荷を軽減することを目的とする。
以下、この発明の一実施例を図について説明す
る。第３図において、１は被昇圧信号φAの入力
端子、３は昇圧信号φBの入力端子、２は被昇圧
信号φAの負荷容量、４は昇圧容量、５はノード
Ｃの昇圧容量、６および７はφAの駆動時にφAと
昇圧容量４とを分離するためのMOSトランジス
タ、８は昇圧容量４を充電しておくためのMOS
トランジスタである。
る。第３図において、１は被昇圧信号φAの入力
端子、３は昇圧信号φBの入力端子、２は被昇圧
信号φAの負荷容量、４は昇圧容量、５はノード
Ｃの昇圧容量、６および７はφAの駆動時にφAと
昇圧容量４とを分離するためのMOSトランジス
タ、８は昇圧容量４を充電しておくためのMOS
トランジスタである。
この回路は次のよう動作する。各MOSトラン
ジスタ６，７，８はＮチヤンネルMOSトランジ
スタで構成されているとする。Ｎチヤンネル
MOSトランジスタは、ゲートにソース電圧に対
してしきい電圧（ＶT）以上の正の電圧が印加さ
れたときに導通状態となり、ゲート電圧がソース
電圧としきい電圧（ＶT）との和以下のときに非
導通状態となるものである。
ジスタ６，７，８はＮチヤンネルMOSトランジ
スタで構成されているとする。Ｎチヤンネル
MOSトランジスタは、ゲートにソース電圧に対
してしきい電圧（ＶT）以上の正の電圧が印加さ
れたときに導通状態となり、ゲート電圧がソース
電圧としきい電圧（ＶT）との和以下のときに非
導通状態となるものである。
第４図を参照して上記した昇圧回路の動作を説
明する。今、被昇圧信号φA（第４図Ａ）が低レ
ベル（０電位）であるとすると、トランジスタ６
のゲート電圧は導通状態であるトランジスタ７を
介して低レベルとなるため、トランジスタ６は非
導通状態である。従つて、ノードＡはノードＢと
電気的に接続されていない状態であるため、ノー
ドＡは低レベルであり、ノードＢはトランジスタ
８によつてＶ―ＶTに充電される。そして、被昇
圧信号φAが負荷容量２を充電するときは、第４
図Ａに示すようにＯからＶまで電圧が上昇するに
伴なつて、ノードＣもトランジスタ７を介して第
４図Ｂに示すようにＶ―ＶTまで上昇する。しか
るに、ノードＢは前もつてＶ―ＶTまで充電され
ているため、トランジスタ６のゲート電圧はノー
ドＡ及びノードＢに対してそれらよりしきい電圧
ＶT分以上高い電圧にはなり得ず、トランジスタ
６は非導通状態が維持されたままとなり、ノード
Ａは被昇圧信号φAによつてＶまで充電されるこ
とになる。この時、昇圧容量５の容量値は、トラ
ンジスタ６のゲートを昇圧するだけに用いている
ものであり、トランジスタ６のゲート容量が小さ
いため、負荷容量２及び昇圧容量４に対して小さ
くてすみ、被昇圧信号φAの負荷はほとんど負荷
容量２だけになるものである。その後、被昇圧信
号φAが完全に立上がつて、そのレベルがＶにな
つたあと、昇圧信号φB（第４図Ｃ）が立上がる
と、Ｖ―ＶTになつているノードＣのレベルは、
第４図Ｂに示すように昇圧容量５によつて昇圧さ
れてＶ以上の充分高い電圧になる。この時のノー
ドＣにおける電圧は、トランジスタ６のゲート容
量等の寄生容量を無視すれば理想的には2V−ＶT
（＝Ｖ−ＶT＋Ｖ）になるものの寄生容量により
2V−ＶTより若干低い電圧値となる。その結果、
トランジスタ６のゲート電圧はノードＡに対して
それよりしきい電圧以上の高い電圧になるため、
トランジスタ６が導通状態になり、被昇圧信号φ
Aと昇圧容量４とが接続されることになる。この
とき、同時に昇圧信号φBによつて昇圧容量４を
通して被昇圧信号φAが昇圧される。従つて、ノ
ードＡのレベルは第４図Ａに示すようにほぼ Ｖ＋Ｃ２／Ｃ１＋Ｃ２（Ｖ−ＶT）になる。
明する。今、被昇圧信号φA（第４図Ａ）が低レ
ベル（０電位）であるとすると、トランジスタ６
のゲート電圧は導通状態であるトランジスタ７を
介して低レベルとなるため、トランジスタ６は非
導通状態である。従つて、ノードＡはノードＢと
電気的に接続されていない状態であるため、ノー
ドＡは低レベルであり、ノードＢはトランジスタ
８によつてＶ―ＶTに充電される。そして、被昇
圧信号φAが負荷容量２を充電するときは、第４
図Ａに示すようにＯからＶまで電圧が上昇するに
伴なつて、ノードＣもトランジスタ７を介して第
４図Ｂに示すようにＶ―ＶTまで上昇する。しか
るに、ノードＢは前もつてＶ―ＶTまで充電され
ているため、トランジスタ６のゲート電圧はノー
ドＡ及びノードＢに対してそれらよりしきい電圧
ＶT分以上高い電圧にはなり得ず、トランジスタ
６は非導通状態が維持されたままとなり、ノード
Ａは被昇圧信号φAによつてＶまで充電されるこ
とになる。この時、昇圧容量５の容量値は、トラ
ンジスタ６のゲートを昇圧するだけに用いている
ものであり、トランジスタ６のゲート容量が小さ
いため、負荷容量２及び昇圧容量４に対して小さ
くてすみ、被昇圧信号φAの負荷はほとんど負荷
容量２だけになるものである。その後、被昇圧信
号φAが完全に立上がつて、そのレベルがＶにな
つたあと、昇圧信号φB（第４図Ｃ）が立上がる
と、Ｖ―ＶTになつているノードＣのレベルは、
第４図Ｂに示すように昇圧容量５によつて昇圧さ
れてＶ以上の充分高い電圧になる。この時のノー
ドＣにおける電圧は、トランジスタ６のゲート容
量等の寄生容量を無視すれば理想的には2V−ＶT
（＝Ｖ−ＶT＋Ｖ）になるものの寄生容量により
2V−ＶTより若干低い電圧値となる。その結果、
トランジスタ６のゲート電圧はノードＡに対して
それよりしきい電圧以上の高い電圧になるため、
トランジスタ６が導通状態になり、被昇圧信号φ
Aと昇圧容量４とが接続されることになる。この
とき、同時に昇圧信号φBによつて昇圧容量４を
通して被昇圧信号φAが昇圧される。従つて、ノ
ードＡのレベルは第４図Ａに示すようにほぼ Ｖ＋Ｃ２／Ｃ１＋Ｃ２（Ｖ−ＶT）になる。
なお、上記実施例では、ノードＢの電圧がＶ−
ＶTに充電されている例を示したが、第５図に示
す回路によつてＶまで充電してもよい。
ＶTに充電されている例を示したが、第５図に示
す回路によつてＶまで充電してもよい。
第５図において、９はMOSトランジスタ８の
ゲートをある期間充電しておくためのMOSトラ
ンジスタ、１０は昇圧容量４による昇圧が始まる
直前に、MOSトランジスタ８のゲート電圧を大
地に放電するためのMOSトランジスタ、１１は
昇圧容量４による昇圧が始まるまでに、MOSト
ランジスタ８のゲート電圧をＶ＋ＶT以上にし
て、ノードＢの電圧を電源電圧Ｖに昇圧するため
の容量、１２は信号の入力端子、１３は信号φ
の入力端子である。
ゲートをある期間充電しておくためのMOSトラ
ンジスタ、１０は昇圧容量４による昇圧が始まる
直前に、MOSトランジスタ８のゲート電圧を大
地に放電するためのMOSトランジスタ、１１は
昇圧容量４による昇圧が始まるまでに、MOSト
ランジスタ８のゲート電圧をＶ＋ＶT以上にし
て、ノードＢの電圧を電源電圧Ｖに昇圧するため
の容量、１２は信号の入力端子、１３は信号φ
の入力端子である。
第５図の回路は次のように動作する。
φA（第６図Ｃ）が低レベルのときは、MOSト
ランジスタ６のゲート電圧は低レベルである。従
つて、トランジスタ６は非導通状態であり、トラ
ンジスタ８のゲート電圧は、（第６図Ａ）によ
つてＶ−ＶTレベルに充電されている。次に、φ
（第６図Ｂ）が低レベルから高レベルに変化する
と昇圧容量１１によつてトランジスタ８のゲート
電圧がＶ＋ＶT以上になり、ノードＢの電圧がＶ
になる。次にφAが低レベルから高レベルに変化
して負荷容量２を充電するとき、トランジスタ６
のソースすなわちノードＢの電圧はＶになつてい
るので、トランジスタ６のゲート電圧はノードＡ
及びノードＢに対してそれらよりしきい電圧ＶT
分以上高い電圧になり得ず、トランジスタ６は非
導通状態が維持されたままである。従つてノード
Ａは被昇圧信号φAによつてＶまで充電され、被
昇圧信号φAの負荷は第３図の実施例と同様にほ
とんど負荷容量２だけになるものである。一方こ
のとき、φAによつてトランジスタ１０を通して
トランジスタ８のゲート電圧は大地へ放電される
ので、トランジスタ８は非導通状態になつてい
る。次に、φB（第６図Ｄ）が低レベルから高レ
ベルに立ち上ると、Ｖ−ＶTになつているノード
Ｃのレベルが、昇圧容量５によつて昇圧されてＶ
＋ＶT以上の充分高い電圧値に上がり、トランジ
スタ６が導通状態になり、φAと昇圧容量４が電
気的に接続される。このとき、同時にφBによつ
て昇圧容量４を通してφAが昇圧される。
ランジスタ６のゲート電圧は低レベルである。従
つて、トランジスタ６は非導通状態であり、トラ
ンジスタ８のゲート電圧は、（第６図Ａ）によ
つてＶ−ＶTレベルに充電されている。次に、φ
（第６図Ｂ）が低レベルから高レベルに変化する
と昇圧容量１１によつてトランジスタ８のゲート
電圧がＶ＋ＶT以上になり、ノードＢの電圧がＶ
になる。次にφAが低レベルから高レベルに変化
して負荷容量２を充電するとき、トランジスタ６
のソースすなわちノードＢの電圧はＶになつてい
るので、トランジスタ６のゲート電圧はノードＡ
及びノードＢに対してそれらよりしきい電圧ＶT
分以上高い電圧になり得ず、トランジスタ６は非
導通状態が維持されたままである。従つてノード
Ａは被昇圧信号φAによつてＶまで充電され、被
昇圧信号φAの負荷は第３図の実施例と同様にほ
とんど負荷容量２だけになるものである。一方こ
のとき、φAによつてトランジスタ１０を通して
トランジスタ８のゲート電圧は大地へ放電される
ので、トランジスタ８は非導通状態になつてい
る。次に、φB（第６図Ｄ）が低レベルから高レ
ベルに立ち上ると、Ｖ−ＶTになつているノード
Ｃのレベルが、昇圧容量５によつて昇圧されてＶ
＋ＶT以上の充分高い電圧値に上がり、トランジ
スタ６が導通状態になり、φAと昇圧容量４が電
気的に接続される。このとき、同時にφBによつ
て昇圧容量４を通してφAが昇圧される。
第７図はこの発明の更に他の実施例を示す回路
図である。
図である。
第７図において、１４はトランジスタ６のゲー
ト電圧を非昇圧時には大地にしておくための
MOSトランジスタである。
ト電圧を非昇圧時には大地にしておくための
MOSトランジスタである。
第７図の回路は、次のように動作する。
φA（第８図Ｂ）が低レベルのときは、MOSト
ランジスタ６のゲート電圧は高レベルの（第８
図Ａ）によつてトランジスタ１４を通して大地へ
放電されているので、トランジスタ６は非導通状
態である。次にが低レベルになつたあと、φA
が低レベルから高レベルに変化すると、トランジ
スタ６のゲートは、トランジスタ７を通してφA
によつてＶ−ＶTまで充電される。一方、トラン
ジスタ６のソースは、トランジスタ８によつてＶ
−ＶTまで充電されているので、トランジスタ６
は非導通状態のままである。従つて、φAの負荷
はほぼ負荷容量２のみとなる。φAが完全に立ち
上つて、そのレベルがＶになつたあとφB（第８
図Ｃ）が立ち上ると、Ｖ−ＶTになつているノー
ドＣのレベルが昇圧容量５によつて昇圧されてＶ
＋ＶT以上の充分高い電圧値に上がり、トランジ
スタ６が導通状態になり、φAと昇圧容量４が電
気的に接続される。このとき、同時にφBによつ
て昇圧容量４を通してφAが昇圧される。
ランジスタ６のゲート電圧は高レベルの（第８
図Ａ）によつてトランジスタ１４を通して大地へ
放電されているので、トランジスタ６は非導通状
態である。次にが低レベルになつたあと、φA
が低レベルから高レベルに変化すると、トランジ
スタ６のゲートは、トランジスタ７を通してφA
によつてＶ−ＶTまで充電される。一方、トラン
ジスタ６のソースは、トランジスタ８によつてＶ
−ＶTまで充電されているので、トランジスタ６
は非導通状態のままである。従つて、φAの負荷
はほぼ負荷容量２のみとなる。φAが完全に立ち
上つて、そのレベルがＶになつたあとφB（第８
図Ｃ）が立ち上ると、Ｖ−ＶTになつているノー
ドＣのレベルが昇圧容量５によつて昇圧されてＶ
＋ＶT以上の充分高い電圧値に上がり、トランジ
スタ６が導通状態になり、φAと昇圧容量４が電
気的に接続される。このとき、同時にφBによつ
て昇圧容量４を通してφAが昇圧される。
第９図はこの発明の更に他の実施例を示す回路
図である。
図である。
第９図において１５はφBよりも早い昇圧信号
φABの入力端子である。
φABの入力端子である。
第９図の回路は次のように動作する。
φA（第１０図Ａ）が低レベルのときは、トラ
ンジスタ６のゲート電圧は低レベルである。従つ
て、トランジスタ６は非導通状態であり、トラン
ジスタ６のソースはトランジスタ８によつてＶ−
ＶTに充電されている。
ンジスタ６のゲート電圧は低レベルである。従つ
て、トランジスタ６は非導通状態であり、トラン
ジスタ６のソースはトランジスタ８によつてＶ−
ＶTに充電されている。
いま、φAが負荷容量２を充電するときは、ト
ランジスタ６のソース電圧はＶ−ＶTになつてい
るので、トランジスタ６は非導通状態のままであ
る。従つて、φAの負荷はほとんど負荷容量２だ
けとなる。φAが完全に立ち上つて、そのレベル
がＶになつた後、φAB（第１０図Ｂ）が立ち上る
と、Ｖ−ＶTになつていたノードＣのレベルが、
昇圧容量５によつて昇圧されてＶ＋ＶT以上の充
分高い電圧値に上がり、トランジスタ６が導通状
態になり、φAと昇圧容量４が接続される。次
に、φB（第１０図Ｃ）が立ち上ると、φBによつ
て昇圧容量４を通してφAが昇圧される。
ランジスタ６のソース電圧はＶ−ＶTになつてい
るので、トランジスタ６は非導通状態のままであ
る。従つて、φAの負荷はほとんど負荷容量２だ
けとなる。φAが完全に立ち上つて、そのレベル
がＶになつた後、φAB（第１０図Ｂ）が立ち上る
と、Ｖ−ＶTになつていたノードＣのレベルが、
昇圧容量５によつて昇圧されてＶ＋ＶT以上の充
分高い電圧値に上がり、トランジスタ６が導通状
態になり、φAと昇圧容量４が接続される。次
に、φB（第１０図Ｃ）が立ち上ると、φBによつ
て昇圧容量４を通してφAが昇圧される。
上記各実施例においては、被昇圧信号φAが負
荷容量２を充電するとき、トランジスタ６が非導
通状態になつているので、被昇圧信号φAの負荷
はほとんど負荷容量２だけとなるため、被昇圧信
号φAの発生回路の小型化が図れ、かつ、ノード
Ａにおける充電電位の立上りを急峻にできるもの
である。しかも、被昇圧信号φAは高レベルと低
レベルの信号であり、高レベルから低レベルにな
るとき、トランジスタ６が非導通状態になり、ノ
ードＢにおける電位の低下、つまり電荷の流出を
防ぐため、消費電力の低減化も図れるものであ
る。
荷容量２を充電するとき、トランジスタ６が非導
通状態になつているので、被昇圧信号φAの負荷
はほとんど負荷容量２だけとなるため、被昇圧信
号φAの発生回路の小型化が図れ、かつ、ノード
Ａにおける充電電位の立上りを急峻にできるもの
である。しかも、被昇圧信号φAは高レベルと低
レベルの信号であり、高レベルから低レベルにな
るとき、トランジスタ６が非導通状態になり、ノ
ードＢにおける電位の低下、つまり電荷の流出を
防ぐため、消費電力の低減化も図れるものであ
る。
この発明は以上に述べたように、負荷容量が被
昇圧信号によつて充電される時は少なくとも非導
通状態となり、昇圧容量が昇圧時、つまり、昇圧
信号が少なくとも低レベルから高レベルになるま
での間導通状態となる第１のトランジスタを被昇
圧信号入力端子と昇圧容量との間に設け、少なく
とも被昇圧信号が昇圧される前に昇圧容量を充電
する第２のトランジスタを設けたので、被昇圧信
号の負荷が軽減され、従つて被昇圧信号の発生回
路の小形化、駆動電力の低減ができるという効果
がある。
昇圧信号によつて充電される時は少なくとも非導
通状態となり、昇圧容量が昇圧時、つまり、昇圧
信号が少なくとも低レベルから高レベルになるま
での間導通状態となる第１のトランジスタを被昇
圧信号入力端子と昇圧容量との間に設け、少なく
とも被昇圧信号が昇圧される前に昇圧容量を充電
する第２のトランジスタを設けたので、被昇圧信
号の負荷が軽減され、従つて被昇圧信号の発生回
路の小形化、駆動電力の低減ができるという効果
がある。
第１図は従来の昇圧回路を示す回路図、第２図
はその動作を説明するための信号波形図、第３図
はこの発明の一実施例を示す回路図、第４図はそ
の動作を説明するための信号波形図、第５図はこ
の発明の他の実施例を示す回路図、第６図はその
動作を説明するための信号波形図、第７図はこの
発明の更に他の実施例を示す回路図、第８図はそ
の動作を説明するための信号波形図、第９図はこ
の発明の更に他の実施例を示す回路図、第１０図
はその動作を説明するための信号破形図である。 図において、１は被昇圧信号φAの入力端子、
２は負荷容量、３は昇圧信号φBの入力端子、４
は昇圧容量、５および１１は容量、６，７，８，
９，１０および１４はMOSトランジスタ、１２
は信号の入力端子、１３は信号φの入力端子、
１５は信号φABの入力端子である。なお、図中同
一符号は同一または相当部分を示す。
はその動作を説明するための信号波形図、第３図
はこの発明の一実施例を示す回路図、第４図はそ
の動作を説明するための信号波形図、第５図はこ
の発明の他の実施例を示す回路図、第６図はその
動作を説明するための信号波形図、第７図はこの
発明の更に他の実施例を示す回路図、第８図はそ
の動作を説明するための信号波形図、第９図はこ
の発明の更に他の実施例を示す回路図、第１０図
はその動作を説明するための信号破形図である。 図において、１は被昇圧信号φAの入力端子、
２は負荷容量、３は昇圧信号φBの入力端子、４
は昇圧容量、５および１１は容量、６，７，８，
９，１０および１４はMOSトランジスタ、１２
は信号の入力端子、１３は信号φの入力端子、
１５は信号φABの入力端子である。なお、図中同
一符号は同一または相当部分を示す。
Claims (1)
- １ 被昇圧信号が印加されるとともに、この被昇
圧信号によつて駆動される負荷容量が接続される
被昇圧信号入力端子、この被昇圧信号入力端子と
接続点との間に接続される第１のトランジスタ、
一方の電極に昇圧信号が印加されるとともに他方
の電極が上記接続点に接続される昇圧容量、上記
接続点と電源電位点との間に接続され、少なくと
も上記被昇圧信号が昇圧される前に上記昇圧容量
を充電するために第２のトランジスタ、上記負荷
容量が上記被昇圧信号によつて充電される時は少
なくとも上記第１のトランジスタを非導通状態と
なし、上記被昇圧信号が昇圧される時に上記第１
のトランジスタを導通状態となすように上記第１
のトランジスタを制御する手段を備えた昇圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4459479A JPS55136723A (en) | 1979-04-11 | 1979-04-11 | Booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4459479A JPS55136723A (en) | 1979-04-11 | 1979-04-11 | Booster circuit |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112551A Division JPS625726A (ja) | 1986-05-19 | 1986-05-19 | 昇圧回路 |
| JP61112772A Division JPS62132A (ja) | 1986-05-19 | 1986-05-19 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55136723A JPS55136723A (en) | 1980-10-24 |
| JPS6144414B2 true JPS6144414B2 (ja) | 1986-10-02 |
Family
ID=12695785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4459479A Granted JPS55136723A (en) | 1979-04-11 | 1979-04-11 | Booster circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55136723A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5839117A (ja) * | 1982-06-07 | 1983-03-07 | Sharp Corp | Ｍｏｓトランジスタ駆動回路 |
| JPS62223886A (ja) * | 1986-03-26 | 1987-10-01 | Toshiba Corp | 半導体メモリ |
| JPH0264991A (ja) * | 1988-07-15 | 1990-03-05 | Hitachi Ltd | メモリ装置 |
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| JP4986983B2 (ja) * | 2002-02-20 | 2012-07-25 | 三菱電機株式会社 | 駆動回路 |
-
1979
- 1979-04-11 JP JP4459479A patent/JPS55136723A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55136723A (en) | 1980-10-24 |
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