JPS5839117A - Ｍｏｓトランジスタ駆動回路 - Google Patents
Ｍｏｓトランジスタ駆動回路Info
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳ）ランジスタの駆動回路に関するもので
ちゃ、−特ｐ篇電位レベルの出力として電源電圧以上の
電位を発生させるための駆動回路に関するものである。
ちゃ、−特ｐ篇電位レベルの出力として電源電圧以上の
電位を発生させるための駆動回路に関するものである。
電子式卓上計算機、電子式腕時計、電子グー奔をはじめ
各種の小型電子機器を駆動するために’ＭＯ８ＬＳＩが
用いられ、これらのＭＯ８ＬＳＩは通常電池を電源とし
て動作する形態をとっている０ 処で上記のようなＭＯ８ＬＳＩを駆動する場合、ＬＳＩ
内の回路機能によっては駆動のための、電源として高電
圧、低電圧のように複数種類の電位レベルが要求される
。例えばダイナミックメモリのような場合各セルに設け
られた容量に電荷を保持させるためには、書込み動作に
際してはより高い電位レベルをもつ信号番印加すること
が必要である。このような要求に応じるためには機器は
高・低電位を夫々与え得る電源を予め備えておかねばな
らないことになる。上記Ｏような不都合に対して、近年
はＬＳＩ内で回路的に処理することｋよＩり１つの電源
電圧で電源電圧以上の゛レベルをもつ。
各種の小型電子機器を駆動するために’ＭＯ８ＬＳＩが
用いられ、これらのＭＯ８ＬＳＩは通常電池を電源とし
て動作する形態をとっている０ 処で上記のようなＭＯ８ＬＳＩを駆動する場合、ＬＳＩ
内の回路機能によっては駆動のための、電源として高電
圧、低電圧のように複数種類の電位レベルが要求される
。例えばダイナミックメモリのような場合各セルに設け
られた容量に電荷を保持させるためには、書込み動作に
際してはより高い電位レベルをもつ信号番印加すること
が必要である。このような要求に応じるためには機器は
高・低電位を夫々与え得る電源を予め備えておかねばな
らないことになる。上記Ｏような不都合に対して、近年
はＬＳＩ内で回路的に処理することｋよＩり１つの電源
電圧で電源電圧以上の゛レベルをもつ。
出力信号を発生させ得るＭＯＳ）ランジスタの駆動回路
が提案きれているが、出力信号を得るためのタイミング
制御が難かしい等の欠点があった。
が提案きれているが、出力信号を得るためのタイミング
制御が難かしい等の欠点があった。
本発明は上記従来の駆動回路における欠点を除去し、簡
単な回路構成で電源電圧以上の高電位レベルをもつ出力
信号を形成し得る駆動回路を提供するものである。５Ｍ
０８）ランラスタ／セルから構成されたスタティックＲ
ＡＭを駆動する回路を実施例に挙げて本発明の詳細な説
明する。
単な回路構成で電源電圧以上の高電位レベルをもつ出力
信号を形成し得る駆動回路を提供するものである。５Ｍ
０８）ランラスタ／セルから構成されたスタティックＲ
ＡＭを駆動する回路を実施例に挙げて本発明の詳細な説
明する。
ます哀タテイックＲＡ−Ｍを構成するメモリセル構造を
第１図（ａ） 、 （ｂ） 、 （ｃ）に示す。第１図
（ａ）はフリップフロップの負荷素子を高抵抗素子Ｒ１
Ｒ２で、１１図（ｂ）ｌｄエンハンスメン）ＷＭＯ８）
ランジスタで、第１図（ｃ）はディプリーション型ＭＯ
８）ラジスタＱ０を１個接続して構成されている。該ト
ランスフアゲ−）ＭＯＳ）ランレスタＱ。の他端はデー
タ線に接続されて、書込むためのデータの供給及びフリ
ップフロップから読出されたデータがのせられ、ゲート
にはワード線が接続されてセルが選択される。上記メモ
リセル構造は、高レベル信号・低レベル信号に拘わらず
１個のトランスファゲートＭＯ８）ランジスタＱ０を介
してデータ保持用フリップシロップがデータ線に接続さ
れる０ ここで上記セル構造において、ワード線に従来の６’Ｍ
Ｏ８）ランジスタからなるセル構造の場合と同じワード
線゛信号を供給した場合には、メモリセルに高レベルデ
ータを書込むことは困難である。
第１図（ａ） 、 （ｂ） 、 （ｃ）に示す。第１図
（ａ）はフリップフロップの負荷素子を高抵抗素子Ｒ１
Ｒ２で、１１図（ｂ）ｌｄエンハンスメン）ＷＭＯ８）
ランジスタで、第１図（ｃ）はディプリーション型ＭＯ
８）ラジスタＱ０を１個接続して構成されている。該ト
ランスフアゲ−）ＭＯＳ）ランレスタＱ。の他端はデー
タ線に接続されて、書込むためのデータの供給及びフリ
ップフロップから読出されたデータがのせられ、ゲート
にはワード線が接続されてセルが選択される。上記メモ
リセル構造は、高レベル信号・低レベル信号に拘わらず
１個のトランスファゲートＭＯ８）ランジスタＱ０を介
してデータ保持用フリップシロップがデータ線に接続さ
れる０ ここで上記セル構造において、ワード線に従来の６’Ｍ
Ｏ８）ランジスタからなるセル構造の場合と同じワード
線゛信号を供給した場合には、メモリセルに高レベルデ
ータを書込むことは困難である。
そのため上記メモリセル構造の回路においては、データ
書込み時のワード線信号のレベルＶ を読出し時のワー
ド線信号レベルｖＲに比べて高く（ＶＷ＞ｖＲ）設定す
る。読出し時のワード線信号レベルｖ８を電源Ｖｃｃに
選んだとすると、後述する説明から容易に理解し得るが
、例えば書込み時のワード轡信号しベールＶＷは（Ｖｃ
ｃ＋Ｖ、ｈ）に設定する。ただしｖｔｈはトランスフ７
ゲー）ＭＯＳトランジスタＱｏのしきい値電圧とする。
書込み時のワード線信号のレベルＶ を読出し時のワー
ド線信号レベルｖＲに比べて高く（ＶＷ＞ｖＲ）設定す
る。読出し時のワード線信号レベルｖ８を電源Ｖｃｃに
選んだとすると、後述する説明から容易に理解し得るが
、例えば書込み時のワード轡信号しベールＶＷは（Ｖｃ
ｃ＋Ｖ、ｈ）に設定する。ただしｖｔｈはトランスフ７
ゲー）ＭＯＳトランジスタＱｏのしきい値電圧とする。
即ち電源電圧Ｖｃｃ以外に（ｖｃｃ＋ｖｔｈ）の電位が
必要になる。
必要になる。
次に第２図の電圧−電流特性図−を用いて、上記セル構
造でワード線信号Ｖｔ、ＶＲによってデータの書込み及
び読出し動作が可能であることを説明する。第２図の曲
線１はトランスファゲートＭＯＳトランジスタＱ０を無
視した場合のデータ保持用フリップフロ）ｙプ上のＡ点
における電圧−電流特性で、電流の極性はＡＡからＭＯ
Ｓ）ランジスタＱ１に流れ込む方向を正也する。フリッ
プフロップ−を構・成するＭＯＳ）ランジスタＱｓ、Ｑ
−の形状及び抵抗素子Ｒ１、Ｒ２の抵抗値によって曲線
１は、変化し得るが、フリップフロップが構成されれば
曲線１は決定される。Ａ点では電流の増加に伴って電位
が上昇し、Ａ点にゲートが接続されたＭＯＳトランジス
タＱ２を含む徊のインバータが反転する過程で電流は急
激に減少し、一旦電流Ｏになった後高抵抗素子Ｒ１が接
続されていることがＣわずかに逆方向に流れ、極めてゆ
るやかな変化を示して電流は再びＶｃｃ で０になる。
造でワード線信号Ｖｔ、ＶＲによってデータの書込み及
び読出し動作が可能であることを説明する。第２図の曲
線１はトランスファゲートＭＯＳトランジスタＱ０を無
視した場合のデータ保持用フリップフロ）ｙプ上のＡ点
における電圧−電流特性で、電流の極性はＡＡからＭＯ
Ｓ）ランジスタＱ１に流れ込む方向を正也する。フリッ
プフロップ−を構・成するＭＯＳ）ランジスタＱｓ、Ｑ
−の形状及び抵抗素子Ｒ１、Ｒ２の抵抗値によって曲線
１は、変化し得るが、フリップフロップが構成されれば
曲線１は決定される。Ａ点では電流の増加に伴って電位
が上昇し、Ａ点にゲートが接続されたＭＯＳトランジス
タＱ２を含む徊のインバータが反転する過程で電流は急
激に減少し、一旦電流Ｏになった後高抵抗素子Ｒ１が接
続されていることがＣわずかに逆方向に流れ、極めてゆ
るやかな変化を示して電流は再びＶｃｃ で０になる。
上記のような電圧−電流特性を持つデータ保持用フリッ
プフロップめＡ点に対して、トランスファゲートＭＯ８
）ランジスタＱ０の′電圧−電流特性を選ぶことによっ
て動作点を変化させて書込み／読出し、特に高いレベル
のデータ・の書込みを可能にする。
プフロップめＡ点に対して、トランスファゲートＭＯ８
）ランジスタＱ０の′電圧−電流特性を選ぶことによっ
て動作点を変化させて書込み／読出し、特に高いレベル
のデータ・の書込みを可能にする。
令弟１図（ａ）の回路において、フリップフロップのデ
ータをデータ線に読出す場合の動作を考える。
ータをデータ線に読出す場合の動作を考える。
読出し時に、データ線の電位及びワード線信号レベルに
ｖｃｃの信号が印加されると、トランスファゲートＭＯ
８）ランジスタＱ。はＡ点に対して負荷となり、電圧−
電流特性は第２図の曲線２のように低電位側１２及び高
電位側１３で曲線１に交わる曲線になる。その結果読出
し動作においては曲線１と曲線２の交点１２又は１３に
おいて安定状態となる。つまりＡ点が低電位である場合
、低電位側の交点１２が安定状態となり、データ保持用
フリップフロップのＡ点の低電位は保たれることになり
、メモリデータが破壊される惧れはない。またＡ点が高
電位である場合には、高電位側の交点１３で安定状態と
なり、やはり保持されているデータが破壊されることは
ない。即ち読出し動作にあたっては、ワード線にＶｃｃ
の電位を印加することにより、低電位及び高電位の
いずれのデータも破壊されることなくデータ線に読み出
される。
ｖｃｃの信号が印加されると、トランスファゲートＭＯ
８）ランジスタＱ。はＡ点に対して負荷となり、電圧−
電流特性は第２図の曲線２のように低電位側１２及び高
電位側１３で曲線１に交わる曲線になる。その結果読出
し動作においては曲線１と曲線２の交点１２又は１３に
おいて安定状態となる。つまりＡ点が低電位である場合
、低電位側の交点１２が安定状態となり、データ保持用
フリップフロップのＡ点の低電位は保たれることになり
、メモリデータが破壊される惧れはない。またＡ点が高
電位である場合には、高電位側の交点１３で安定状態と
なり、やはり保持されているデータが破壊されることは
ない。即ち読出し動作にあたっては、ワード線にＶｃｃ
の電位を印加することにより、低電位及び高電位の
いずれのデータも破壊されることなくデータ線に読み出
される。
次にデータの書込み動作を説明する。書込み動作の場合
にはワード線に印加する信号レベルを、前記読出し時の
信号レベルＶ ｃ ｃ より高く、前述のようにトラ
ンスファゲートＭＯ８）ランジスタＱｏのしきい値”ｔ
ｈを加えた（ Ｖｃ ｃ＋Ｖｔｈ ）程度とし、トラン
スファゲートＭＯＳトランジスタＱ。
にはワード線に印加する信号レベルを、前記読出し時の
信号レベルＶ ｃ ｃ より高く、前述のようにトラ
ンスファゲートＭＯ８）ランジスタＱｏのしきい値”ｔ
ｈを加えた（ Ｖｃ ｃ＋Ｖｔｈ ）程度とし、トラン
スファゲートＭＯＳトランジスタＱ。
の電圧−電流特性の曲線勾配を急峻にする。
まず低電位データをフリップフロップに書込む場合、デ
ータ線の電位を低電位（ＶＢ）とすると、このときトラ
ンスファゲートＭＯＳトランジスタＱｏの電圧−電流特
性は曲線４に示すような、上記低電位ｖＥより更に低い
電圧１４でのみ曲線１と交わる変化を示す。従って入力
されたデータ線の低電位ＶＢにより、フリップフロップ
は元の状態と無関係に交点１４で安定状態となる。結局
フリップフロップのＡ点に低電位データが書込まれたこ
とになる。また高電位データを、フリップフロップに書
込む場合、データ線には高電位のＱｃを与えられ、ワー
ド線には同様に（Ｖｃ ｅ＋Ｖｔｈ ）程度の電位が与
えられる。このときトランスフアゲ−）ＭＯＳ）ランジ
スタＱ。の電圧−電流特性は曲線３のように、高電位Ｖ
ｃｃでのみ曲線１と交わる（図中１３）。この結果フリ
ップフロップのＡ点には高電位データが書込めたことに
なる０即ちトランスフアゲ−）ＭＯＳ）ランジスタＱ。
ータ線の電位を低電位（ＶＢ）とすると、このときトラ
ンスファゲートＭＯＳトランジスタＱｏの電圧−電流特
性は曲線４に示すような、上記低電位ｖＥより更に低い
電圧１４でのみ曲線１と交わる変化を示す。従って入力
されたデータ線の低電位ＶＢにより、フリップフロップ
は元の状態と無関係に交点１４で安定状態となる。結局
フリップフロップのＡ点に低電位データが書込まれたこ
とになる。また高電位データを、フリップフロップに書
込む場合、データ線には高電位のＱｃを与えられ、ワー
ド線には同様に（Ｖｃ ｅ＋Ｖｔｈ ）程度の電位が与
えられる。このときトランスフアゲ−）ＭＯＳ）ランジ
スタＱ。の電圧−電流特性は曲線３のように、高電位Ｖ
ｃｃでのみ曲線１と交わる（図中１３）。この結果フリ
ップフロップのＡ点には高電位データが書込めたことに
なる０即ちトランスフアゲ−）ＭＯＳ）ランジスタＱ。
の電圧−電流特性がデータ保持用フリップフロップの電
圧−電流特性に対して、上述のように書込み時に夫々低
電位側、高電位側で夫々１つの交点を生じさせるように
各トランジスタ及びワード線信号レベルを選ぶことによ
り、データの書込み及び読出しを行わせることができる
。上記のような交点を持つようにＭＯＳ）ランジスタ等
によりメモリセルを設計することは容易に実現できる。
圧−電流特性に対して、上述のように書込み時に夫々低
電位側、高電位側で夫々１つの交点を生じさせるように
各トランジスタ及びワード線信号レベルを選ぶことによ
り、データの書込み及び読出しを行わせることができる
。上記のような交点を持つようにＭＯＳ）ランジスタ等
によりメモリセルを設計することは容易に実現できる。
上記のような１つのトランスフアゲ−）ＭＯＳトランジ
スタＱｏ を介してフルツブフロップがデータ蘭接続さ
れてな□る５Ｍ０８）ランジスタ構成のメモリでは、上
述のように電源電圧Ｖｃｃに対して更にｖｃｃ＋ｖｔｈ
のような電源電圧以上の高電位レベルをもった信号が必
要になる。
スタＱｏ を介してフルツブフロップがデータ蘭接続さ
れてな□る５Ｍ０８）ランジスタ構成のメモリでは、上
述のように電源電圧Ｖｃｃに対して更にｖｃｃ＋ｖｔｈ
のような電源電圧以上の高電位レベルをもった信号が必
要になる。
本発明は高電位として電源電圧以上のレベルを容易に出
力し得る回路を提供するもので次に前述のスタティック
ＲＡＭに用いられる書込み／読出し動作を実行させ−る
ための、ワード線信号発生回路を実施例に挙げて第３図
（ａ）、（ｂ）を用いて説明する０ 即ち、上記メモリセル構造を用いてデータの読出し／書
込み動作を確実に行うためには、読出し状態ではほぼ電
源電圧レベルＶＣＣ，書込み状態ではより高いｖｃｃ十
ｖｔｈ程度の電位となるワード線信号を発生するデコー
ダ駆動回路が必要となる。
力し得る回路を提供するもので次に前述のスタティック
ＲＡＭに用いられる書込み／読出し動作を実行させ−る
ための、ワード線信号発生回路を実施例に挙げて第３図
（ａ）、（ｂ）を用いて説明する０ 即ち、上記メモリセル構造を用いてデータの読出し／書
込み動作を確実に行うためには、読出し状態ではほぼ電
源電圧レベルＶＣＣ，書込み状態ではより高いｖｃｃ十
ｖｔｈ程度の電位となるワード線信号を発生するデコー
ダ駆動回路が必要となる。
第３図０）において、メモリセル選択信号を印加する入
力端２０にはインバータ２１を介してＭＯＳトランジス
タ２２が接続され、該ＭＯＳ ）う／ラスタ２２の他端
は第１のエンハンスメントＭＯＳトランジスタ２３のゲ
ートに接続されている。該エンハンスメントＭＯ８）ラ
ンラスタ２：ｌｔ、一端が電源Ｖ ｃ ｃに接続され、
他端がワード線声号出力端子ｏｕｔとして導出されてい
る。該出秒端子ｏｕｔにはＭＯＳ構造をもつ第２のブー
スト用容量２４が接続され、該容量２４の他方の電極に
は書込み動作のときにのみ発生する書込み信号Ｗが与え
られる。また上記第１のエンハンスメントＭＯ８）ラン
ジスタ２３の他端とアース間には駆動用ＭＯ８）ランジ
スタ２５が接続され、ゲートにはインバータ２１の出力
信号を更にインバータ２６で反転させたメモリセルセレ
クト信号が与えられている。該メモリセルセレクト信号
は分岐されてインバータ２７を介して、ＭＯＳ構造から
なる第１のブースト用容量２８に印加されている。
力端２０にはインバータ２１を介してＭＯＳトランジス
タ２２が接続され、該ＭＯＳ ）う／ラスタ２２の他端
は第１のエンハンスメントＭＯＳトランジスタ２３のゲ
ートに接続されている。該エンハンスメントＭＯ８）ラ
ンラスタ２：ｌｔ、一端が電源Ｖ ｃ ｃに接続され、
他端がワード線声号出力端子ｏｕｔとして導出されてい
る。該出秒端子ｏｕｔにはＭＯＳ構造をもつ第２のブー
スト用容量２４が接続され、該容量２４の他方の電極に
は書込み動作のときにのみ発生する書込み信号Ｗが与え
られる。また上記第１のエンハンスメントＭＯ８）ラン
ジスタ２３の他端とアース間には駆動用ＭＯ８）ランジ
スタ２５が接続され、ゲートにはインバータ２１の出力
信号を更にインバータ２６で反転させたメモリセルセレ
クト信号が与えられている。該メモリセルセレクト信号
は分岐されてインバータ２７を介して、ＭＯＳ構造から
なる第１のブースト用容量２８に印加されている。
該第１のブースト用容量２８の他方の電極は、上記ＭＯ
８）ランジスタ２２と第１のエンハンスメン）ＭＯＳ
）ランジスタ２３のゲートとの接続点に接続され、該接
続点には更に第２のエンハンスメン）ＭＯＳ）ランジス
タ２９のゲート及び一端が接続され、該第２のＭＯＳ
）ランジスタ２９の他端は、ＭＯＳ）ランジスタ２２の
ゲート及び第１のエンハンスメントＭＯ８）ランジスタ
２３の一端と共に電源Ｖｃｃに接続されている。
８）ランジスタ２２と第１のエンハンスメン）ＭＯＳ
）ランジスタ２３のゲートとの接続点に接続され、該接
続点には更に第２のエンハンスメン）ＭＯＳ）ランジス
タ２９のゲート及び一端が接続され、該第２のＭＯＳ
）ランジスタ２９の他端は、ＭＯＳ）ランジスタ２２の
ゲート及び第１のエンハンスメントＭＯ８）ランジスタ
２３の一端と共に電源Ｖｃｃに接続されている。
上記ワード線信号発生回路において、読出し／書込み動
作時にメモリセルを選択するべくメモリセル選択信号が
与えられると、第３図缶）の各点の信号波形図３０〜３
４、Ｗに示す如く、インノ（−タ２１を介した反転信号
３０に基いて、出力端子ｏｕｔに波形３４に示すＶｃｃ
レベルの読出し信号が導出され、メモリセル選択期間
中の書込みタイミングには、書込み信号ＷＫより書込み
信号レベルＶＷが導出される。
作時にメモリセルを選択するべくメモリセル選択信号が
与えられると、第３図缶）の各点の信号波形図３０〜３
４、Ｗに示す如く、インノ（−タ２１を介した反転信号
３０に基いて、出力端子ｏｕｔに波形３４に示すＶｃｃ
レベルの読出し信号が導出され、メモリセル選択期間
中の書込みタイミングには、書込み信号ＷＫより書込み
信号レベルＶＷが導出される。
ここで第３図（ａｌの回路においては、第１のエンハン
スメントＭＯ８）ランジスタ２３のケート・電源間にソ
ース・ドレインが接続された第２のＭＯ８）ランジスタ
２９を挿入し、該第２のＭＯＳトランジスタ゛２９のゲ
ートを第１の工／ノ・ンスメントＭＯＳ ）ランジスタ
２３のゲートに接続して構成することにより、両ゲート
接続点３３の電位がｖｃｃ＋ｖｔ、ｈＩ以上にならない
ことである。尚Ｖ也ｈ’ハエンハンスメントＭＯ８）ラ
ンジスタ２３のしきい値である０ もし接続３３の電位がＶｃｃ＋Ｖｔ）１’以上になると
、ＭＯ８）ランジスタ２９が導通状態となつそ電源Ｖｃ
ｃ側へ電流が流れて結局接続点３３の電位はｖｃｃ＋ｖ
ｔｈＩに落着く。
スメントＭＯ８）ランジスタ２３のケート・電源間にソ
ース・ドレインが接続された第２のＭＯ８）ランジスタ
２９を挿入し、該第２のＭＯＳトランジスタ゛２９のゲ
ートを第１の工／ノ・ンスメントＭＯＳ ）ランジスタ
２３のゲートに接続して構成することにより、両ゲート
接続点３３の電位がｖｃｃ＋ｖｔ、ｈＩ以上にならない
ことである。尚Ｖ也ｈ’ハエンハンスメントＭＯ８）ラ
ンジスタ２３のしきい値である０ もし接続３３の電位がＶｃｃ＋Ｖｔ）１’以上になると
、ＭＯ８）ランジスタ２９が導通状態となつそ電源Ｖｃ
ｃ側へ電流が流れて結局接続点３３の電位はｖｃｃ＋ｖ
ｔｈＩに落着く。
接続点３３の電位がＶ ｃ ｅ＋Ｖｔｈ’であればワー
ド線出力端子３４はほぼＶｃｃレベルとなり、書込み信
号Ｗが与えられることにより、第２のブースト用容量２
４０作用によりワード線電位３４をｖｗへつき上げる。
ド線出力端子３４はほぼＶｃｃレベルとなり、書込み信
号Ｗが与えられることにより、第２のブースト用容量２
４０作用によりワード線電位３４をｖｗへつき上げる。
このとき第１のエンハンスメントＭＯ８）ランジスタ２
３はカットオフ状態になる。
３はカットオフ状態になる。
もし上記第２のＭＯ８）ランジスタ２９が接続されてい
なければ、接続点３３の電位はＶｃｃ十Ｖｔｈ’ に
なる可能性があり、書込み信号Ｗが与えられてワード線
電位をつき上げようとしてもエンハンスメントＭＯ８）
ランジスタ２３がカットオフ状態とならず、ワード線電
位が高くならない可能性がある。
なければ、接続点３３の電位はＶｃｃ十Ｖｔｈ’ に
なる可能性があり、書込み信号Ｗが与えられてワード線
電位をつき上げようとしてもエンハンスメントＭＯ８）
ランジスタ２３がカットオフ状態とならず、ワード線電
位が高くならない可能性がある。
箭上記のように第２のＭＯ８）ランジスタ２９を接続す
る代りに、第４図（ａ＞に示す如く第１のブースト用容
量２８の一方の電極に、禁止信号ＩＮＨが入力きれたＮ
ＯＲゲートを接続して構成することもできるが、回路上
の各点に対応させて第４図（ｂ）の信号波形図に示すよ
うに複雑なタイミングで回路動作を制御することが必要
になり、特に第１のエンハンスメントＭＯ８）ランジス
タ２３をカットオフにするタイミングを適切に設定しな
ければ、ブースト用容量によって電位を上げても電源側
に漏れてしまうことにな９、回路の制御が難かしいとい
う欠点がある。
る代りに、第４図（ａ＞に示す如く第１のブースト用容
量２８の一方の電極に、禁止信号ＩＮＨが入力きれたＮ
ＯＲゲートを接続して構成することもできるが、回路上
の各点に対応させて第４図（ｂ）の信号波形図に示すよ
うに複雑なタイミングで回路動作を制御することが必要
になり、特に第１のエンハンスメントＭＯ８）ランジス
タ２３をカットオフにするタイミングを適切に設定しな
ければ、ブースト用容量によって電位を上げても電源側
に漏れてしまうことにな９、回路の制御が難かしいとい
う欠点がある。
しかし上記第３図に示した駆動回路ではＭＯＳトランジ
スタ２９０作用によりＭＯ８）ランジスタ２３は完全に
カットオフされるため、容量２４のブースト作用に従っ
て電源電圧以上の出力レベルを得ることができる。
スタ２９０作用によりＭＯ８）ランジスタ２３は完全に
カットオフされるため、容量２４のブースト作用に従っ
て電源電圧以上の出力レベルを得ることができる。
以上本発明によれば、ＭＯＳトランジスタの駆動回路に
おいて、簡単な構成で電源電圧以上の高電位レベルをも
った出力を容易に発生させることかで鶏、ＭＯ３ＬＳ
Ｉを搭載した電子機器を駆動するための電源に対する要
求が緩和され、機器を駆動するための回路設計が容易に
なる。
おいて、簡単な構成で電源電圧以上の高電位レベルをも
った出力を容易に発生させることかで鶏、ＭＯ３ＬＳ
Ｉを搭載した電子機器を駆動するための電源に対する要
求が緩和され、機器を駆動するための回路設計が容易に
なる。
第１図（ａ）〜（ｃ）は本発明によるメモリセル構造を
示す回路図、第２図は同メモリセルの動作を説明するた
めの電圧−電流特性図、第３図（ａ）、 （ｂ）は本発
明によるワード線信号発生回路図及び同回路の各点にお
ける信号波形図、第４図（ａ）、 （ｂ）は他のワード
線信号発生回路図及び同回路の各点における信号波形図
である。 Ｑ１ｗＱ！：フリップフロップに含まれたＭＯＳトラン
ジスタ、Ｑｏ ニドランスフ７ゲー）ＭＯＳトランジス
タ、２３：エンハンスメン）ＭＯＳ ）ランジスタ、２
４．２８ニブ−スト用容量、２９：ＭＯ８）ランジスタ
、Ｗ：書込み信号。
示す回路図、第２図は同メモリセルの動作を説明するた
めの電圧−電流特性図、第３図（ａ）、 （ｂ）は本発
明によるワード線信号発生回路図及び同回路の各点にお
ける信号波形図、第４図（ａ）、 （ｂ）は他のワード
線信号発生回路図及び同回路の各点における信号波形図
である。 Ｑ１ｗＱ！：フリップフロップに含まれたＭＯＳトラン
ジスタ、Ｑｏ ニドランスフ７ゲー）ＭＯＳトランジス
タ、２３：エンハンスメン）ＭＯＳ ）ランジスタ、２
４．２８ニブ−スト用容量、２９：ＭＯ８）ランジスタ
、Ｗ：書込み信号。
Claims (1)
- １、容量のブースト作用によって電源電圧以上の高電位
レベルをもった出力信号を形成する回゛蕗であって、電
源と出力端子との間に接続された第１エンハンスメン）
ＷＭＯ８）ランジスタと、該第１エンハ／スメント型Ｍ
Ｏ８）ランジスタのゲートに接続された第１の容量と、
上記第１エンハンスメント型ＭＯ８）ランジスタのケー
トと電源間にノースとドレインが接続され、且つゲート
が第１工ンノ１ンスメント型Ｍ−Ｏ８）ランジスタのゲ
ートに接続された第２エンハンスメント型ＭＯ８）ラン
ジスタと、上記出力端子に接続された第２の容量とを備
えてなることを一特徴とするＭＯＳ ）ランジスタの駆
動面路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098181A JPS5839117A (ja) | 1982-06-07 | 1982-06-07 | Ｍｏｓトランジスタ駆動回路 |
| US06/412,378 US4536859A (en) | 1981-08-31 | 1982-08-27 | Cross-coupled inverters static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098181A JPS5839117A (ja) | 1982-06-07 | 1982-06-07 | Ｍｏｓトランジスタ駆動回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137924A Division JPS5841488A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839117A true JPS5839117A (ja) | 1983-03-07 |
| JPH0252890B2 JPH0252890B2 (ja) | 1990-11-15 |
Family
ID=14212848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098181A Granted JPS5839117A (ja) | 1981-08-31 | 1982-06-07 | Ｍｏｓトランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839117A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231914A (ja) * | 1983-06-15 | 1984-12-26 | Nec Corp | クロツク信号発生回路 |
| JPS60224329A (ja) * | 1984-04-20 | 1985-11-08 | Sharp Corp | Ｍｏｓ集積回路素子の入力回路 |
| JPS6116096A (ja) * | 1984-07-03 | 1986-01-24 | Nec Corp | クロツク信号発生回路 |
| JPS6225966A (ja) * | 1985-07-25 | 1987-02-03 | Mizuta Shiyubiyouen:Kk | 葉ねぎの赤葉除去機 |
| US5694074A (en) * | 1994-10-31 | 1997-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit being able to generate sufficient boost potential disregarding generation of noise |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457857A (en) * | 1977-09-26 | 1979-05-10 | Philips Nv | Buffer circuit |
| JPS55136723A (en) * | 1979-04-11 | 1980-10-24 | Mitsubishi Electric Corp | Booster circuit |
-
1982
- 1982-06-07 JP JP57098181A patent/JPS5839117A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457857A (en) * | 1977-09-26 | 1979-05-10 | Philips Nv | Buffer circuit |
| JPS55136723A (en) * | 1979-04-11 | 1980-10-24 | Mitsubishi Electric Corp | Booster circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS6225966A (ja) * | 1985-07-25 | 1987-02-03 | Mizuta Shiyubiyouen:Kk | 葉ねぎの赤葉除去機 |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US5694074A (en) * | 1994-10-31 | 1997-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit being able to generate sufficient boost potential disregarding generation of noise |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0252890B2 (ja) | 1990-11-15 |
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