JPS6116096A - クロツク信号発生回路 - Google Patents
クロツク信号発生回路Info
- Publication number
- JPS6116096A JPS6116096A JP59137604A JP13760484A JPS6116096A JP S6116096 A JPS6116096 A JP S6116096A JP 59137604 A JP59137604 A JP 59137604A JP 13760484 A JP13760484 A JP 13760484A JP S6116096 A JPS6116096 A JP S6116096A
- Authority
- JP
- Japan
- Prior art keywords
- node
- level
- transistor
- vdd
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＣＭＯＳトランジスタを用いたクロック信号発
生回路に関する。
生回路に関する。
ＣＭＯＳスタティックメモリはＮＭＯ８ダイナミックメ
モリに比べ消費電力が小さくかつ回路構成が簡単である
反面、メモリセルがトランジスタ６個で構成されている
ため大容量化が困難である。そこで両者の利点を生かし
周辺回路に０Ｍ０８回路を採用したｌトランジスタ型ダ
イナミックメモリの開発が行なわれるようになってきた
。
モリに比べ消費電力が小さくかつ回路構成が簡単である
反面、メモリセルがトランジスタ６個で構成されている
ため大容量化が困難である。そこで両者の利点を生かし
周辺回路に０Ｍ０８回路を採用したｌトランジスタ型ダ
イナミックメモリの開発が行なわれるようになってきた
。
ダイナミックメモリではメモリセルへの１１”書込みレ
ベルが高いほどデータ保持時間及び耐α線特性の点で有
利であるため、ワード線のレベルを電源電圧（以下■Ｄ
Ｄとする）とトランジスタしきい値電圧との和以上のレ
ベルまで持ち上げ、メモリセルへの″１１書込みレベル
をＶＤＤにしている。従ってＶＤＤ以上の出力レベルを
供給することのできるクロック信号発生回路が望まれて
いる。
ベルが高いほどデータ保持時間及び耐α線特性の点で有
利であるため、ワード線のレベルを電源電圧（以下■Ｄ
Ｄとする）とトランジスタしきい値電圧との和以上のレ
ベルまで持ち上げ、メモリセルへの″１１書込みレベル
をＶＤＤにしている。従ってＶＤＤ以上の出力レベルを
供給することのできるクロック信号発生回路が望まれて
いる。
ところで従来の０ＭＯ８）ランジスタを用いたクロック
信号発生回路では出力端子と電源との間にＰチャンネル
トランジスタ（以下Ｐｃｈ Ｔｒとする）を接続したイ
ンバータ回路を用いているので、出力レベルをＶＤＤに
することができる。しかし０ＭＯ８トランジスタは構造
上ＶＤＤと接地電位（以下ＧＮＤとする）との間にＰＮ
ＰＮ又はＮＰＮＰ構成のサイリスタ（以下ＳＣＲとする
）が存在するため、ＣＭＯＳトランジスタを用いたクロ
ック信号発生回路の出力をコンデンサを用いてＶＤＤ以
上の電位まで引き上げると、上記ＳＣＲが導通して電源
からＧＮＤへ過電流が流れてしまう。従って従来の０Ｍ
Ｏ８）レベルをＶＤＤ以上にできないという欠点があっ
た。
信号発生回路では出力端子と電源との間にＰチャンネル
トランジスタ（以下Ｐｃｈ Ｔｒとする）を接続したイ
ンバータ回路を用いているので、出力レベルをＶＤＤに
することができる。しかし０ＭＯ８トランジスタは構造
上ＶＤＤと接地電位（以下ＧＮＤとする）との間にＰＮ
ＰＮ又はＮＰＮＰ構成のサイリスタ（以下ＳＣＲとする
）が存在するため、ＣＭＯＳトランジスタを用いたクロ
ック信号発生回路の出力をコンデンサを用いてＶＤＤ以
上の電位まで引き上げると、上記ＳＣＲが導通して電源
からＧＮＤへ過電流が流れてしまう。従って従来の０Ｍ
Ｏ８）レベルをＶＤＤ以上にできないという欠点があっ
た。
本発明の目的は上記欠点を除去し、出力レベルをＶＤＤ
以上にすることのできるクロック信号発生回路を提供す
る事にある。
以上にすることのできるクロック信号発生回路を提供す
る事にある。
本発明に係るクロック信号発生回路は、第１及び第２の
入力信号を入力するＮＯＲ回路の出力信号を第１のトラ
ンジスタのゲートに接続し、前記ＮＯＲ回路の出力の反
転信号を第２のトランジスタのゲートに接続し、前記第
１のトランジスタのドレインを第１の電源端子に接続し
、前記第２のトランジスタのソースを第２の電源端子に
接続し、前記第１のトランジスタのソースと前記第２の
トランジスタのドレインを接続してこれを第１の節点と
し、該第１の節点を第３のトランジスタのゲートに接続
し、前記第１の節点を入力端とする第１のディレィ回路
の出力信号を第１のコンデンサを介して前記第３のトラ
ンジスタのゲートに接続し、前記第１の入力信号を第４
のトランジスタのゲートに接続し、前記第３のトランジ
スタのドレインを前記第１の電源端子に接続し、前記第
４のトランジスタのソースを前記第２の電源端子に接続
し、前記第３のトランジスタのソースと前記第４のトラ
ンジスタのドレインを接続してこれを第２の節点とし、
前記第２の入力信号を入力する第２のディレィ回路の出
力信号を第２のコンデンサーを介して前記第２の節点に
接続しこれを出力端子とすることを特徴とする。
入力信号を入力するＮＯＲ回路の出力信号を第１のトラ
ンジスタのゲートに接続し、前記ＮＯＲ回路の出力の反
転信号を第２のトランジスタのゲートに接続し、前記第
１のトランジスタのドレインを第１の電源端子に接続し
、前記第２のトランジスタのソースを第２の電源端子に
接続し、前記第１のトランジスタのソースと前記第２の
トランジスタのドレインを接続してこれを第１の節点と
し、該第１の節点を第３のトランジスタのゲートに接続
し、前記第１の節点を入力端とする第１のディレィ回路
の出力信号を第１のコンデンサを介して前記第３のトラ
ンジスタのゲートに接続し、前記第１の入力信号を第４
のトランジスタのゲートに接続し、前記第３のトランジ
スタのドレインを前記第１の電源端子に接続し、前記第
４のトランジスタのソースを前記第２の電源端子に接続
し、前記第３のトランジスタのソースと前記第４のトラ
ンジスタのドレインを接続してこれを第２の節点とし、
前記第２の入力信号を入力する第２のディレィ回路の出
力信号を第２のコンデンサーを介して前記第２の節点に
接続しこれを出力端子とすることを特徴とする。
次に本発明の実施例について図ｍｊを用いて詳細に説明
する。
する。
第１図は本発明の一実施例に係るクロック信号発生回路
の回路接続図である。第１図に於て、Ｐｃｈ ’ｒｒ
Ｑｌ のドレインは節点Ｎｌに、ゲートはプルアップ
信号ＵＵに、ソースはＶｐｉ：にそれぞれ接続し、Ｐｃ
ｈ Ｔｒ Ｑ２ のドレインは節点Ｎ２に、ゲートは
入力信号ｉｎｉに、ソースは節点Ｎｔにそれぞれ接続し
、Ｎチャンネルトランジスタ（以下Ｎｃｈ Ｔｒとする
）Ｑ３のドレインは節点Ｎ２に、ゲートはプルアップ信
号１ｌＩｕに、ソースはＧＮＤにそれぞれ接続し、Ｎｃ
ｈ Ｔｒ Ｑ４ のドレインは節点Ｎ２に、ゲートは
入力信号ｕＩＮに、ソースはＧＮＤにそれぞれ接続し、
トランジスタ（以下Ｔｒとする）Ｑｌ、Ｑ２．Ｑ３．Ｑ
４によって第１の入力を入力信号ｐＩＮ 、第２の入力
をプルアップ信号ｍｕとし、出力を節点Ｎ２とするＮＯ
Ｒ回路］、を構成する。Ｐａｈ Ｔｒ Ｑ、 ５ の
ドレインは節点Ｎ３に、ゲートは節点Ｎ２に、ソースは
ＶＤＤにそれぞれ接続し、Ｎｃｈ Ｔｒ Ｑ、 ６
のドレインは節点Ｎ３に、ゲートは節点Ｎ ２に、ソー
スはＧＮＤにそれぞれ接続し、Ｔ’ｒ Ｑ ５ｒ Ｑ
’ によって入力を節点Ｎ２、出力を節点Ｎ３とする
インバータ回路２を構成する。
の回路接続図である。第１図に於て、Ｐｃｈ ’ｒｒ
Ｑｌ のドレインは節点Ｎｌに、ゲートはプルアップ
信号ＵＵに、ソースはＶｐｉ：にそれぞれ接続し、Ｐｃ
ｈ Ｔｒ Ｑ２ のドレインは節点Ｎ２に、ゲートは
入力信号ｉｎｉに、ソースは節点Ｎｔにそれぞれ接続し
、Ｎチャンネルトランジスタ（以下Ｎｃｈ Ｔｒとする
）Ｑ３のドレインは節点Ｎ２に、ゲートはプルアップ信
号１ｌＩｕに、ソースはＧＮＤにそれぞれ接続し、Ｎｃ
ｈ Ｔｒ Ｑ４ のドレインは節点Ｎ２に、ゲートは
入力信号ｕＩＮに、ソースはＧＮＤにそれぞれ接続し、
トランジスタ（以下Ｔｒとする）Ｑｌ、Ｑ２．Ｑ３．Ｑ
４によって第１の入力を入力信号ｐＩＮ 、第２の入力
をプルアップ信号ｍｕとし、出力を節点Ｎ２とするＮＯ
Ｒ回路］、を構成する。Ｐａｈ Ｔｒ Ｑ、 ５ の
ドレインは節点Ｎ３に、ゲートは節点Ｎ２に、ソースは
ＶＤＤにそれぞれ接続し、Ｎｃｈ Ｔｒ Ｑ、 ６
のドレインは節点Ｎ３に、ゲートは節点Ｎ ２に、ソー
スはＧＮＤにそれぞれ接続し、Ｔ’ｒ Ｑ ５ｒ Ｑ
’ によって入力を節点Ｎ２、出力を節点Ｎ３とする
インバータ回路２を構成する。
Ｎｃｈ Ｔｒ Ｑ ７ のドレインはＶＤＤに、ゲー
トは節点Ｎ２に、ソースは節点Ｎ４に接続し、Ｎｃｈ
Ｔｒ Ｑ８のドレインは節点Ｎ４に、ゲートは節点Ｎ３
に、ソースはＧＮＤにそれぞれ接続する。Ｐｃｈ Ｔｒ
Ｑ、９のドレインは節点Ｎ５に、ゲートは節点Ｎ４に
、ソー、−スはＶＤＤにそれぞれ接続踵Ｎａｈ Ｔｒ
Ｑｌｏのドレインは節点Ｎ５に、ゲートは節点Ｎ４に、
ソースはＧＮＤにそれぞれ接続し、コンデンサーＣＩの
一方の電極は節点Ｎ５に、他方はＧＮＤにそれぞれ接続
し、Ｐｃｈ Ｔｒ Ｑｌｔ のドレインは節点Ｎ６に
、ゲートは節点Ｎ５に、ソースはＶＤＤにそれぞれ接続
し、Ｎｃｈ ’Ｉ’ｒ Ｑ１２ のドレインに１節点
Ｎ６に、ゲートは節点Ｎ５に、ソースはＧ Ｎ ］）に
ぞれぞれ接続し、Ｔｒ Ｑ９． （Ｊｏ 、 Ｑｌｌ、
Ｑ１２とコンデンサー０１によって入力を節点Ｎ４、
出力をｔｚｉｊ点Ｎ６とするディレィ回路３を構成する
。コンデンサ−０２の一方の電極は節点Ｎ６に、他方は
節点Ｎ４にそれぞれ接続し、Ｎｃｈ Ｔｒ Ｑｌａ
のドレインはＶＤＤに、ゲートは節点Ｎ４に、ソース（
は出力信号ｍ０ＵＴ にそれぞれ接続し、ＮＣｈＴｒ
Ｑ１４ のドレインは出力信号ｊ！１０ ＵＴ に
、ゲートは入力信号＋ｄＩＮに、ソースはＧＮＤにそれ
ぞれ接続する。ｌ’ｃｉｉ Ｔｒ Ｑ１５のドレインは
節点Ｎ７に、ゲートはプルアップ信号〆Ｕに、ソースは
ＶＤＤにそれぞれ接続し、ＮｃｈＴｒ（Ｊａ のドレ
インは節点Ｎ７に、ゲー トはプルアップ１言号ｉｔｌ
こ、ソースはＧＮＤにそｒＬぞれ接続し、 Ｐｃｈ Ｔ
ｒ Ｑ１７ のドレインは節点Ｎ８に、ゲートは節点
Ｎ７に、ソースはＶＤＤにそれぞれ接続し、Ｎｃｈ Ｔ
ｒ Ｑｌｓ のドレインは節点Ｎ８に、ゲートは節点
Ｎ７に、ソースはＧＮＤにそれぞれ接続し、コンデンサ
ー０３の一方の電極は節点Ｎ７に、他方はＧＮＤにそれ
ぞれ接続し、Ｔｒ Ｑｌｓ 、 Ｑ１６ 。
トは節点Ｎ２に、ソースは節点Ｎ４に接続し、Ｎｃｈ
Ｔｒ Ｑ８のドレインは節点Ｎ４に、ゲートは節点Ｎ３
に、ソースはＧＮＤにそれぞれ接続する。Ｐｃｈ Ｔｒ
Ｑ、９のドレインは節点Ｎ５に、ゲートは節点Ｎ４に
、ソー、−スはＶＤＤにそれぞれ接続踵Ｎａｈ Ｔｒ
Ｑｌｏのドレインは節点Ｎ５に、ゲートは節点Ｎ４に、
ソースはＧＮＤにそれぞれ接続し、コンデンサーＣＩの
一方の電極は節点Ｎ５に、他方はＧＮＤにそれぞれ接続
し、Ｐｃｈ Ｔｒ Ｑｌｔ のドレインは節点Ｎ６に
、ゲートは節点Ｎ５に、ソースはＶＤＤにそれぞれ接続
し、Ｎｃｈ ’Ｉ’ｒ Ｑ１２ のドレインに１節点
Ｎ６に、ゲートは節点Ｎ５に、ソースはＧ Ｎ ］）に
ぞれぞれ接続し、Ｔｒ Ｑ９． （Ｊｏ 、 Ｑｌｌ、
Ｑ１２とコンデンサー０１によって入力を節点Ｎ４、
出力をｔｚｉｊ点Ｎ６とするディレィ回路３を構成する
。コンデンサ−０２の一方の電極は節点Ｎ６に、他方は
節点Ｎ４にそれぞれ接続し、Ｎｃｈ Ｔｒ Ｑｌａ
のドレインはＶＤＤに、ゲートは節点Ｎ４に、ソース（
は出力信号ｍ０ＵＴ にそれぞれ接続し、ＮＣｈＴｒ
Ｑ１４ のドレインは出力信号ｊ！１０ ＵＴ に
、ゲートは入力信号＋ｄＩＮに、ソースはＧＮＤにそれ
ぞれ接続する。ｌ’ｃｉｉ Ｔｒ Ｑ１５のドレインは
節点Ｎ７に、ゲートはプルアップ信号〆Ｕに、ソースは
ＶＤＤにそれぞれ接続し、ＮｃｈＴｒ（Ｊａ のドレ
インは節点Ｎ７に、ゲー トはプルアップ１言号ｉｔｌ
こ、ソースはＧＮＤにそｒＬぞれ接続し、 Ｐｃｈ Ｔ
ｒ Ｑ１７ のドレインは節点Ｎ８に、ゲートは節点
Ｎ７に、ソースはＶＤＤにそれぞれ接続し、Ｎｃｈ Ｔ
ｒ Ｑｌｓ のドレインは節点Ｎ８に、ゲートは節点
Ｎ７に、ソースはＧＮＤにそれぞれ接続し、コンデンサ
ー０３の一方の電極は節点Ｎ７に、他方はＧＮＤにそれ
ぞれ接続し、Ｔｒ Ｑｌｓ 、 Ｑ１６ 。
Ｑ１０ 、 （ＪｓとコンデンサーＣ３によって入力を
プルアップ信号ｍＵ、出力を節点Ｎ８とするディレ・ｊ
回Ｉ￥ｒ４を構成する。コンデンサーＣ４の一方の電極
は節薇Ｎ８に、他方は出力信号〆ＯＵＴ にそれぞれ
接続する。
プルアップ信号ｍＵ、出力を節点Ｎ８とするディレ・ｊ
回Ｉ￥ｒ４を構成する。コンデンサーＣ４の一方の電極
は節薇Ｎ８に、他方は出力信号〆ＯＵＴ にそれぞれ
接続する。
次に回路の動作を説明する。第２図は第１図に示したク
ロック信号発生回路のタイミングチャート図である。
ロック信号発生回路のタイミングチャート図である。
時刻ｔｌで入力信号９！ＩＮが”Ｏ”レベル（・どなる
とプルアップ信号ｙＩＵがすてに゛０ルベルであるため
、ＮＯＲ回路１の出力すなわち節点Ｎ２は″１″レベル
になり、インバータ回路２によって節点Ｎ３が１０２レ
ベルに力る。従つでＮｏｈ ’Ｉ”ｒＱ８が０ＦＦＬか
ツＮｃｈ Ｔｒ Ｑ ７ がＯＮするので、Ｎｃｈ
Ｔｒ のしきい値電圧をＶＴＮとすると節点Ｎ４の電位
は（ＶＤＤ −ＶＴＮ ）になりさらに出力信号メＯＵ
Ｔは（ＶＤＤ −２ＶＴＮ ）になる。
とプルアップ信号ｙＩＵがすてに゛０ルベルであるため
、ＮＯＲ回路１の出力すなわち節点Ｎ２は″１″レベル
になり、インバータ回路２によって節点Ｎ３が１０２レ
ベルに力る。従つでＮｏｈ ’Ｉ”ｒＱ８が０ＦＦＬか
ツＮｃｈ Ｔｒ Ｑ ７ がＯＮするので、Ｎｃｈ
Ｔｒ のしきい値電圧をＶＴＮとすると節点Ｎ４の電位
は（ＶＤＤ −ＶＴＮ ）になりさらに出力信号メＯＵ
Ｔは（ＶＤＤ −２ＶＴＮ ）になる。
時刻ｔ２でディレィ回路８の出力である節点Ｎ６が゛ｌ
″レベルになると、コンデンサーＣ２のカップリングに
よって節点Ｎ４が（ＶＤＤ ＋ＶＴＮ ）以上にまで引
き上げられるので、出力信号ｇＩＯＵＴはＶＤＤになる
。
″レベルになると、コンデンサーＣ２のカップリングに
よって節点Ｎ４が（ＶＤＤ ＋ＶＴＮ ）以上にまで引
き上げられるので、出力信号ｇＩＯＵＴはＶＤＤになる
。
さらに時刻ｔ３でプルアップ信号１１１０が１１″レベ
ルになると、節点Ｎ２が０”レベルになってＮｃｈ Ｔ
ｒ Ｑ７がＯＦＦ’Ｌかつ節点Ｎ３が”１”Ｌ／ベベル
なってＮ ａｈ Ｔｒ Ｑ ｇがＯＮすることＶＣより
、節点Ｎ４が１０＃レベルになるのでＮ Ｃｈ Ｔｒ
ＱｌａはＯＦ Ｆする。一方、入力信号〆ＩＮが゛０ル
ベルであるからＮ ｃｈ Ｔｒ Ｑ１４はすでにＯＦＦ
となっている。従って出力信号ｐ ＯＵＴのレベルはＶ
ＤＤを保持する。
ルになると、節点Ｎ２が０”レベルになってＮｃｈ Ｔ
ｒ Ｑ７がＯＦＦ’Ｌかつ節点Ｎ３が”１”Ｌ／ベベル
なってＮ ａｈ Ｔｒ Ｑ ｇがＯＮすることＶＣより
、節点Ｎ４が１０＃レベルになるのでＮ Ｃｈ Ｔｒ
ＱｌａはＯＦ Ｆする。一方、入力信号〆ＩＮが゛０ル
ベルであるからＮ ｃｈ Ｔｒ Ｑ１４はすでにＯＦＦ
となっている。従って出力信号ｐ ＯＵＴのレベルはＶ
ＤＤを保持する。
ところが時刻ｔ４でディレィ回路４の出力である節点Ｎ
８が１”レベルになると、コンデンサー０４のカップリ
ングによって出力信号５１０ｔｌＴは（ＶＤＤ −１−
ＶＴＮ ）以上になる。
８が１”レベルになると、コンデンサー０４のカップリ
ングによって出力信号５１０ｔｌＴは（ＶＤＤ −１−
ＶＴＮ ）以上になる。
以上説明したように本発明によれば、ＶＤＤを超える電
位になる節点にＮＰＮＰ又はＰ Ｎ 、Ｐ Ｎ構造が無
いのでクロック信号発生回路の出力をＶＤＤ以上のレベ
ルにできるという効果がある。
位になる節点にＮＰＮＰ又はＰ Ｎ 、Ｐ Ｎ構造が無
いのでクロック信号発生回路の出力をＶＤＤ以上のレベ
ルにできるという効果がある。
４、簡単な図面の説明
第１図は本発明の一実施例に係るクロック信号発生回路
の回路接続図、第２図は第１図に示した回路の動作を説
明するだめのタイミングチャート図である。
の回路接続図、第２図は第１図に示した回路の動作を説
明するだめのタイミングチャート図である。
１・・・ＮＯＲ回路
２・・・インバータ回路
８．４・・・ディレィ回路
Ｑｌ〜ＱＩＢ・・・トランジスタ
０１〜Ｃ４１Ｉ・コンデンサ
Ｎ１〜Ｎ８・・・節 点
グＩＮ・・・入力信号
〆Ｕ・・・プルアップ信号
メＯＵＴ・・・出力信号
ＶＤＤ・・・電源電位
ＶＴＮ・・・Ｎチャンネルトランジスタのしきい値電圧
ｔｌ−ｔ４・・・時 刻。
特許比１碩入 日本電気株式会社
第 ２ 図
Claims (1)
- ＣＭＯＳトランジスタを用いたクロック信号発生回路
に於て、第１及び第２の入力信号を入力するＮＯＲ回路
の出力信号を第１のトランジスタのゲートに接続し、前
記ＮＯＲ回路の出力の反転信号を第２のトランジスタの
ゲートに接続し、前記第１のトランジスタのドレインを
第１の電源端子に接続し、前記第２のトランジスタのソ
ースを第２の電源端子に接続し、前記第１のトランジス
タのソースと前記第２のトランジスタのドレインを接続
してこれを第１の節点とし、該第１の節点を第３のトラ
ンジスタのゲートに接続し、前記第１の節点を入力端と
する第１のディレィ回路の出力信号を第１のコンデンサ
を介して前記第３のトランジスタのゲートに接続し、前
記第１の入力信号を第４のトランジスタのゲートに接続
し、前記第３のトランジスタのドレインを前記第１の電
源端子に接続し、前記第４のトランジスタのソースを前
記第２の電源端子に接続し、前記第３のトランジスタの
ソースと前記第４のトランジスタのドレインを接続して
これを第２の節点とし、前記第２の入力信号を入力する
第２のディレィ回路の出力信号を第２のコンデンサーを
介して前記第２の節点に接続し、これを出力端子とする
ことを特徴とするクロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137604A JPS6116096A (ja) | 1984-07-03 | 1984-07-03 | クロツク信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137604A JPS6116096A (ja) | 1984-07-03 | 1984-07-03 | クロツク信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116096A true JPS6116096A (ja) | 1986-01-24 |
Family
ID=15202575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137604A Pending JPS6116096A (ja) | 1984-07-03 | 1984-07-03 | クロツク信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116096A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718080A (en) * | 1980-07-07 | 1982-01-29 | Mitsubishi Electric Corp | Readout and rewrite-in method for dynamic mos semiconductor memory |
| JPS5839117A (ja) * | 1982-06-07 | 1983-03-07 | Sharp Corp | Ｍｏｓトランジスタ駆動回路 |
-
1984
- 1984-07-03 JP JP59137604A patent/JPS6116096A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718080A (en) * | 1980-07-07 | 1982-01-29 | Mitsubishi Electric Corp | Readout and rewrite-in method for dynamic mos semiconductor memory |
| JPS5839117A (ja) * | 1982-06-07 | 1983-03-07 | Sharp Corp | Ｍｏｓトランジスタ駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5617369A (en) | Dynamic semiconductor memory device having excellent charge retention characteristics | |
| EP0110060B1 (en) | Fet voltage level shift circuitry | |
| US4692638A (en) | CMOS/NMOS decoder and high-level driver circuit | |
| US4961011A (en) | BiMOS current mirror | |
| EP0072686A2 (en) | A buffer circuit including inverter circuitry | |
| KR850006234A (ko) | 반도체 집적회로 | |
| EP0031672A2 (en) | An address buffer circuit | |
| EP0199176A2 (en) | Boost word-line clock and decoder-driver circuits in semi-conductor memories | |
| US5148061A (en) | ECL to CMOS translation and latch logic circuit | |
| US4461964A (en) | Voltage comparator using CMOS transistors | |
| US4396845A (en) | Address buffer circuit | |
| KR870002653A (ko) | 래치 엎 현상을 감소시키는 상보형 반도체장치 | |
| KR910003593B1 (ko) | 고집적도 메모리용 모드 선택회로 | |
| JPH029221A (ja) | Ｅｃｌ―ｃｍｏｓ変換器 | |
| CA1068820A (en) | Low power detector circuit | |
| JPH02268018A (ja) | Ｔｔｌ―ｃｍｏｓレベルトランスレータ | |
| US4379345A (en) | Dynamic read amplifier for metal-oxide-semiconductor memories | |
| JPS6116096A (ja) | クロツク信号発生回路 | |
| CA1265850A (en) | Complementary input circuit with nonlinear front end | |
| KR940018988A (ko) | 어드레스 변이 검출을 발생시키는 어드레스 버퍼(An address buffer for generating an address transition detection) | |
| JPS61198813A (ja) | クロツクジエネレ−タ回路 | |
| US3859545A (en) | Low power dynamic control circuitry | |
| Eldin et al. | New dynamic logic and memory circuit structures for BICMOS technologies | |
| KR940002860B1 (ko) | 램 리드/라이트 회로 | |
| SU1599970A1 (ru) | Д-триггер |