SU1599970A1

SU1599970A1 - Д-триггер

Info

Publication number: SU1599970A1
Application number: SU884484831A
Authority: SU
Inventors: Алексей Ефимович Заболотный; Ярослав Ярославович Петричкович; Владимир Алексеевич Максимов; Валерий Николаевич Филатов
Original assignee: Организация П/Я В-8466
Priority date: 1988-09-19
Filing date: 1988-09-19
Publication date: 1990-10-15

Abstract

Изобретение относитс к импульсной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных устройств. Цель изобретени - уменьшение потребл емой мощности. D-триггер содержит элементы с третьим состо нием 1-4, инверторы 5 и 6, шину питани 7 и общую шину 8, информационные входы 11 и 12, пр мые управл ющие входы 13 и 14, инверсные управл ющие входы 15 и 16. Введение дополнительных элементов с третьим состо нием 3,4 и новых св зей позвол ет исключить возникновение цепей сквозного протекани тока в режиме записи информации. 1 ил.

Description

сл

г со

CD 1

О

Изобретение относитс к импульсной технике и может быть использовано при построении универсальных и специализированных цифровьпс вычислительных устройств.

Цель изобретени - уменьшение потребл емой мощности.

На чертеже представлена схема Д-триггера.

Д-триггер содержит первый 1, вто- рой 2, третий 3, четвертый 4 элементы с третьим состо нием, первый 5 и второй б инверторы, истоки р- и п-ка- нальнык транзисторов которых соединены соответственно с шинами питани 7 и общей 8, выходы элементов 1, 4 соединены с входом инвертора 5, образу первый выход 9 (Q1) схемы, выходы элементов 2, 3 соединены с входом инвертора 6, образу второй выход 10 (Q2) 10 схемы, информационные входы 11 (Q1) и 12 (D 2) триг- гера подключены соответственно к входам элементов 1 и 2, выходы инверторов 5 и 6 соединены соответственно с входами элементов 3 и 4, пр мые первый 13 и второй 14 управл ющие входы схемы соединены соответственно с пр мым управл ющим входом элемента 1, инверсньм управл ющим входом элемента 4 и пр мым управл ю- пщм входом элемента 2, инверсным управл ющим входом элемента 3, а инверсные первый 15 (С1) и второй 16 (С2) управл ющие входы схемы соединены соответственно с инверсным управ- л ющим входом элемента 1, пр мым управл ющим входом элемента 4 и инверсным управл ющим входом элемента 2, .пр мым управл ющим входом- элемента 3.

На чертеже показана реализаци элементов с третьим состо нием (1-4) в виде неинвертирующих двунаправленных ключей на МДП-транзисторах разного типа проводимости.

Возможны и другие реализации этих элементов, например, в виде инвертирующих ключей на МДП-транэисторах, а также их произвольные сочетани в схеме. Необходимым условием при этом вл етс требование образовани в схеме бистабильного кольца (четное число инвертирующих элементов) в режиме хранени информации (), Возможны также и другие реализации схем 1-4, например, на бипол рных TpaHi-HCTOpax.

0

5

0

5

0

5

Д триггер работает следующим образом.

В режиме хранени информации на управл ющих входах триггера установлены сигналы (), которые закрывают прохождение .информации с входов 11 (D1), 12 (D2) триггера (элементы 1 и 2 наход тс в отключенном или третьем состо нии) и открывают элементы ЗиЛ, разреша прохождение информации соответственно с выхода инвертора 5 через элемент 3 на вход инвертора бис выхода инвертора 6 через элемент 4 на вход инвертора 5. Таким образом замыкаетс бистабильное (триггерное) кольцо, образованное инверторами 5 и 6, и на выходах 9 и 10 хранитс предьщуща информаци , например соответственно и или и . При реализации схемы триггера на КМДП- структурах статическое потребление энергии в этом режиме практически отсутствует,

В режиме записи информации по одному из входов ВГ (или D 2) устанавливаетс С 1 1, (или , ), При этом открыты элементы 1,3 (или 2,4), а элементы 2,4 (или 1,3) закрыты и бистабильное кольцо в любом случае разрываетс одним из управл ющих сигналов, не преп тству записи информации со соответствующему входу схемы, В указанном режиме осущест- 5 вл етс запись информации , (или , ), Энергопотреблени в этом режиме также практически нет, вследствие отсутстви сост заний логических уровней сигпалов,

В режиме записи информа.ции. одновременно по двум входам () элементы 1,2 открыты, а 3,4 закрыты и на выходах , Q2 5 D2, т,е, схема триггера распадаетс на два независимых канала и энергопотребление также отсутствует. Этот режим может использоватьс дл улучшени контролепригодности цифровых устройств, использующих такой триггер Это объ сн етс возможностью п,ере- вода схем с пам тью в обьиные комбинационные логические схемы, провер- ка которых осуществл етс намного легче .

Ф

.ормула изобретени

Д- триггер, содержащий первый и второй элементы с третьим состо нием.

1599970

выходы которых соединены с входами соответственно первого и второго инверторов на КМДП-транзисторах, о т ли чающийс тем, что, с целью снижени потребл емой мощности , в него введены третий и четвертый элементы с третьим состо нием, входы которых соединены с выходами соответственно первого и второго инверторов , а выходы подключены соответственно к выходам второго и первого элементов с третьим состо нием, пр мой и инверсный управл ющие входы

I

первого элемента с третьим состо ушем подключены соответственно к инверс- ;- ному и пр мому управл ющим входам четвертого элемента с третьим состо нием , пр мой и инверсный управл ющие входы второго элемента с третьим состо нием подключены соответственно к инверсному и пр мому управл шщ -1К входам третьего элемента с третьим состо нием, а истоки транзисторов . р- и п-типа инверторов подключены соответственно к шине питани и к общей шине.

Claims

Формула изобретения

Д-'триггер, содержащий первый и второй элементы с третьим состоянием,

5 '1599970 выходы которых соединены с входами соответственно первого и второго инверторов на КМДП-транзисторах, отличающийся тем, что, с целью снижения потребляемой мощности, в него введены третий и четвертый элементы с третьим состоянием, входы которых соединены с выходами соответственно первого и второго инверторов, а выходы подключены соответственно к выходам второго и первого элементов с третьим состоянием, прямой и инверсный управляющие входы первого элемента с третьим состоянием подключены соответственно к инверсному и прямому управляющим входам четвертого элемента с третьим состоя³ нием, прямой и инверсный управляющие входы второго элемента с третьим состоянием подключены соответственно к инверсному и прямому управляющим IQ входам третьего элемента с третьим состоянием, а истоки транзисторов р- и η-типа инверторов подключены соответственно к шине питания и к общей шине.