JP2612832B2 - デコーダ回路 - Google Patents
デコーダ回路Info
- Publication number
- JP2612832B2 JP2612832B2 JP61219070A JP21907086A JP2612832B2 JP 2612832 B2 JP2612832 B2 JP 2612832B2 JP 61219070 A JP61219070 A JP 61219070A JP 21907086 A JP21907086 A JP 21907086A JP 2612832 B2 JP2612832 B2 JP 2612832B2
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- complementary
- connection point
- transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
- H03M7/22—Conversion to or from n-out-of-m codes to or from one-out-of-m codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号により表されている情報をデコー
ドするための集積可能なデコーダ回路に関する。表され
ている情報がたとえば半導体メモリのアドレスであれ
ば、上記のデコーダ回路はアドレスデコーダとも呼ばれ
る。しかし、表されている情報は、連想メモリにおいて
一方ではアドレス取得の役割をし他方では書込みまたは
読出しすべきデータの構成部分であるデータであっても
よい。さらに、情報は、たとえば１つの機械または設備
の特定のどの部分が（これらの情報に関係して）作動す
べきか否かに関するものであってもよい。このように上
記のデコーダ回路の使用目的は非常に多様である。
ドするための集積可能なデコーダ回路に関する。表され
ている情報がたとえば半導体メモリのアドレスであれ
ば、上記のデコーダ回路はアドレスデコーダとも呼ばれ
る。しかし、表されている情報は、連想メモリにおいて
一方ではアドレス取得の役割をし他方では書込みまたは
読出しすべきデータの構成部分であるデータであっても
よい。さらに、情報は、たとえば１つの機械または設備
の特定のどの部分が（これらの情報に関係して）作動す
べきか否かに関するものであってもよい。このように上
記のデコーダ回路の使用目的は非常に多様である。
集積半導体メモリではたとえば各語線に対してアドレ
スデコーダと呼ばれる上記のデコーダ回路が使用され
る。１つのこのような半導体メモリがたとえば2P本の語
線を有するならば、その駆動のために、すべて並列にｐ
個の入力信号またはそれらに対して相補性の信号により
駆動される相応の2P個のアドレスデコーダが必要であ
る。相応のことがビット線に対しても、ビット線がいわ
ゆる半語または全語にアドレス的に一括接続されていな
いかぎり、当てはまる。
スデコーダと呼ばれる上記のデコーダ回路が使用され
る。１つのこのような半導体メモリがたとえば2P本の語
線を有するならば、その駆動のために、すべて並列にｐ
個の入力信号またはそれらに対して相補性の信号により
駆動される相応の2P個のアドレスデコーダが必要であ
る。相応のことがビット線に対しても、ビット線がいわ
ゆる半語または全語にアドレス的に一括接続されていな
いかぎり、当てはまる。
ドイツ連邦共和国特許出願広告第2641693号（特公昭6
0−32910）公報から、１つのデコーディング回路および
１つの出力段に分割されている上記の種類のデコーダ回
路は公知である。その際、本来のデコーディングはデコ
ーディング回路内で行われる。このデコーディング回路
は、供給電圧とデコーディング回路出力端との間に接続
されている負荷トランジスタを有する。デコーディング
回路はさらに、デコーディング回路出力端と一般に基準
電位（接地）である別の供給電位との間に接続されてい
るｐ個の並列接続されたトランジスタを有する。負荷ト
ランジスタのゲートにはクロック信号が与えられる。ｐ
個の並列接続されたトランジスタのゲートにはｐ個の異
なる入力信号（アドレス信号）のうちのそれぞれ１つま
たはそれらに対して相補性のアドレス信号のうちの１つ
が与えられる。作動中に各メモリサイズ内で先ずすべて
のアドレスデコーダのデコーディング回路出力端がそれ
らのクロック信号により制御される負荷トランジスタを
介して供給電圧に充電され、場合によってはそのしきい
電圧だけ減ぜられる。
0−32910）公報から、１つのデコーディング回路および
１つの出力段に分割されている上記の種類のデコーダ回
路は公知である。その際、本来のデコーディングはデコ
ーディング回路内で行われる。このデコーディング回路
は、供給電圧とデコーディング回路出力端との間に接続
されている負荷トランジスタを有する。デコーディング
回路はさらに、デコーディング回路出力端と一般に基準
電位（接地）である別の供給電位との間に接続されてい
るｐ個の並列接続されたトランジスタを有する。負荷ト
ランジスタのゲートにはクロック信号が与えられる。ｐ
個の並列接続されたトランジスタのゲートにはｐ個の異
なる入力信号（アドレス信号）のうちのそれぞれ１つま
たはそれらに対して相補性のアドレス信号のうちの１つ
が与えられる。作動中に各メモリサイズ内で先ずすべて
のアドレスデコーダのデコーディング回路出力端がそれ
らのクロック信号により制御される負荷トランジスタを
介して供給電圧に充電され、場合によってはそのしきい
電圧だけ減ぜられる。
選択されるべきアドレスデコーダのアドレス信号は引
き続きすべて基準電圧に相応する１つのレベル（論理
“0"）を有する。それによって、選択されたアドレスデ
コーダのデコーディング回路出力端は先に充電された電
位に浮動した状態にとどまる。しかし、その際に生ずる
漏れ電流のために、この状態は制限された時間しか持続
しない。すべての他のアドレスデコーダでは、与えられ
ているアドレス信号のうちの少なくとも１つが供給電圧
に相応するレベル（論理“1"）をとり、それによって対
応付けられているデコーディング回路出力端が基準電圧
に放電される。
き続きすべて基準電圧に相応する１つのレベル（論理
“0"）を有する。それによって、選択されたアドレスデ
コーダのデコーディング回路出力端は先に充電された電
位に浮動した状態にとどまる。しかし、その際に生ずる
漏れ電流のために、この状態は制限された時間しか持続
しない。すべての他のアドレスデコーダでは、与えられ
ているアドレス信号のうちの少なくとも１つが供給電圧
に相応するレベル（論理“1"）をとり、それによって対
応付けられているデコーディング回路出力端が基準電圧
に放電される。
要約すると、公知のアドレスデコーダについて下記の
ように言うことができる。各個のアドレスデコーダにす
べてのｐ個のアドレス信号（またはそれらに対して相補
性の信号）が接続されている。このことはアドレス信号
に対する導線の長さが非常に長くなることに通じ、たと
えばこれらの導線の容量性負荷が非常に大きくなるとい
う欠点を伴う。その結果、アドレスデコーダの前に接続
されているアドレスバッファおよびドライバを特に大き
くかつ高性能なものとしなければならず、また特に大き
なピーク電流に耐えるものとしなければならない（アド
レス信号がすべてを同時に切換える）。各メモリサイク
ル中にすべての2p個のアドレスデコーダが供給電圧に充
電されることにより、また引き続き選択された電圧デコ
ーダのデコーディング回路出力端を除いてすべてのデコ
ーディング回路出力端が再び基準電圧に放電されること
により、非常に大きな電流、従ってまた電力が消費さ
れ、その際に電流は再びピーク電流として消費される。
場合によっては必要なメモリサイクル時間の短縮（メモ
リアクセス時間の短縮）の際に上記の電流消費は短縮と
共に指数関数的に増大する。
ように言うことができる。各個のアドレスデコーダにす
べてのｐ個のアドレス信号（またはそれらに対して相補
性の信号）が接続されている。このことはアドレス信号
に対する導線の長さが非常に長くなることに通じ、たと
えばこれらの導線の容量性負荷が非常に大きくなるとい
う欠点を伴う。その結果、アドレスデコーダの前に接続
されているアドレスバッファおよびドライバを特に大き
くかつ高性能なものとしなければならず、また特に大き
なピーク電流に耐えるものとしなければならない（アド
レス信号がすべてを同時に切換える）。各メモリサイク
ル中にすべての2p個のアドレスデコーダが供給電圧に充
電されることにより、また引き続き選択された電圧デコ
ーダのデコーディング回路出力端を除いてすべてのデコ
ーディング回路出力端が再び基準電圧に放電されること
により、非常に大きな電流、従ってまた電力が消費さ
れ、その際に電流は再びピーク電流として消費される。
場合によっては必要なメモリサイクル時間の短縮（メモ
リアクセス時間の短縮）の際に上記の電流消費は短縮と
共に指数関数的に増大する。
本発明の目的は、冒頭に記載した種類の集積デコーダ
回路であって、わずかな電流、特にピーク電流しか消費
せず、（１つの機能ユニット、たとえば１つの半導体メ
モリのすべての必要とされるデコーディング回路出力端
に関して）入力信号に対して全体でわずかな導線長さし
か必要とせず、またデコーダ出力端がいかなる時点でも
前記のように電位的に自由に浮動せず、常に適切に供給
電位のうちの一方に、場合によってはトランジスタしき
い電圧の大きさだけ変更されて、保たれるデコーダ回路
を提供することである。
回路であって、わずかな電流、特にピーク電流しか消費
せず、（１つの機能ユニット、たとえば１つの半導体メ
モリのすべての必要とされるデコーディング回路出力端
に関して）入力信号に対して全体でわずかな導線長さし
か必要とせず、またデコーダ出力端がいかなる時点でも
前記のように電位的に自由に浮動せず、常に適切に供給
電位のうちの一方に、場合によってはトランジスタしき
い電圧の大きさだけ変更されて、保たれるデコーダ回路
を提供することである。
この目的は、本発明によれば、特許請求の範囲第１項
に記載のデコーダ回路により達成される。
に記載のデコーダ回路により達成される。
有利な実施態様は特許請求の範囲第２項以下にあげら
れている。
れている。
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
詳細に説明する。
第１図には、本発明によるデコーダ回路の第１の実施
例が示されている。このデコーダ回路は、１つの単独の
入力信号A0および４つの別の対として互いに相補性の入
力信号A1、An、▲▼、▲▼に対する入力端およ
び４つの出力端DA1ないしDA4を有する。デコーダ回路全
体は、本発明によれば、CMOSテクノロジーで構成されて
いる。これはたとえばｎチャネル−テクノロジーのよう
な従来のテクノロジーにくらべて多くの利点、なかんず
く電流消費が非常に小さいという利点およびクロック信
号、従ってまたその発生のためのクロック発生器が省略
されるという利点を有する。特に半導体メモリ内のデコ
ーダ回路をCMOSテクノロジーで構成することは有利であ
る。なぜならば、たとえば1Mbit−DRAMのような多くの
最近の半導体メモリ形式はCMOSテクノロジーで開発かつ
製造されるからである。
例が示されている。このデコーダ回路は、１つの単独の
入力信号A0および４つの別の対として互いに相補性の入
力信号A1、An、▲▼、▲▼に対する入力端およ
び４つの出力端DA1ないしDA4を有する。デコーダ回路全
体は、本発明によれば、CMOSテクノロジーで構成されて
いる。これはたとえばｎチャネル−テクノロジーのよう
な従来のテクノロジーにくらべて多くの利点、なかんず
く電流消費が非常に小さいという利点およびクロック信
号、従ってまたその発生のためのクロック発生器が省略
されるという利点を有する。特に半導体メモリ内のデコ
ーダ回路をCMOSテクノロジーで構成することは有利であ
る。なぜならば、たとえば1Mbit−DRAMのような多くの
最近の半導体メモリ形式はCMOSテクノロジーで開発かつ
製造されるからである。
さらに、第１図による有利なデコーダ回路は４つの通
常のCMOSインバータI1ないしI4を含んでおり、それらの
出力端がそれぞれ同時に１つのデコーダ出力端DA1ない
しDA4を形成している。各CMOSインバータI1ないしI4に
おいて一方のチャネル形式のトランジスタのソースは第
１の供給電位VCCと接続されている。この第１の供給電
位VCCはたとえば、CMOSテクノロジーにおける１つの典
型的な値である5Vであってよい。４つのCMOSインバータ
I1ないしI4のうちのそれぞれ２つのCMOSインバータ、た
とえば一方ではインバータI1およびI2において、他方で
はインバータI3およびI4において、他方のチャネル形式
のトランジスタのソース端子は互いに接続されており、
こうしてそれぞれ１つの第１の接続点Ｃ、を形成して
いる。それにより全体で２つの第１の接続点Ｃおよび
が形成されている。
常のCMOSインバータI1ないしI4を含んでおり、それらの
出力端がそれぞれ同時に１つのデコーダ出力端DA1ない
しDA4を形成している。各CMOSインバータI1ないしI4に
おいて一方のチャネル形式のトランジスタのソースは第
１の供給電位VCCと接続されている。この第１の供給電
位VCCはたとえば、CMOSテクノロジーにおける１つの典
型的な値である5Vであってよい。４つのCMOSインバータ
I1ないしI4のうちのそれぞれ２つのCMOSインバータ、た
とえば一方ではインバータI1およびI2において、他方で
はインバータI3およびI4において、他方のチャネル形式
のトランジスタのソース端子は互いに接続されており、
こうしてそれぞれ１つの第１の接続点Ｃ、を形成して
いる。それにより全体で２つの第１の接続点Ｃおよび
が形成されている。
各第１の接続点Ｃ、にさらに他方のチャネル形式の
それぞれ１つの第１のスイツチングトランジスタT1また
は▲▼が接続されている。こうして本発明による第
１図のデコーダ回路は全体で２つの第１のスイツチング
トランジスタT1および▲▼を含んでいる。それらの
ソース端子は同じく互いに接続されており、また最後の
接続点Ａを形成している。
それぞれ１つの第１のスイツチングトランジスタT1また
は▲▼が接続されている。こうして本発明による第
１図のデコーダ回路は全体で２つの第１のスイツチング
トランジスタT1および▲▼を含んでいる。それらの
ソース端子は同じく互いに接続されており、また最後の
接続点Ａを形成している。
この最後の接続点Ａに他方のチャネル形式の最後のス
イツチングトランジスタT0がそのドレインで接続されて
いる。この最後のスイツチングトランジスタT0のソース
は第２の供給電位VSSと接続されており、またそのゲー
トは単独の入力信号A0と接続されている。第２の供給電
位VSSは典型的に通常の基準電位（接地）であってよ
い。
イツチングトランジスタT0がそのドレインで接続されて
いる。この最後のスイツチングトランジスタT0のソース
は第２の供給電位VSSと接続されており、またそのゲー
トは単独の入力信号A0と接続されている。第２の供給電
位VSSは典型的に通常の基準電位（接地）であってよ
い。
各第１の接続点Ｃ、において、この接続点に接続さ
れている両CMOSインバータI1、I2またはI3、I4のうちの
一方のCMOSインバータ（I1またはI3）の両トランジスタ
のゲートは４つの別の対として互いに相補性の入力信号
A1、An、▲▼、▲▼のうちの第１の入力信号
（An）と接続されている。相応して、第１の接続点Ｃ、
に接続されている両CMSOインバータI1、I2またはI3、
I4のうちの他方のCMOSインバータ（I2またはI4）の両ト
ランジスタのゲートは、４つの別の対として互いに相補
性の入力信号A1、An、▲▼、▲▼のうちの第１
の入力信号（An）に対して相補性の入力信号▲▼と
接続されている。それにより作動中にインバータI1およ
びI3では、接続されている第１の別の入力信号Anの状態
に関係して、同時に一方のチャネル形式のトランジスタ
もしくは他方のチャネル形式のトランジスタが導通せし
められる。インバータI2およびI4も相応の挙動をする
が、それらのスイツチング挙動は同時に、それらの入力
信号▲▼が第１の別の入力信号Anに対して相補性で
あるために、全体としてインバータI1およびI3のスイツ
チング挙動に対して相補性である。
れている両CMOSインバータI1、I2またはI3、I4のうちの
一方のCMOSインバータ（I1またはI3）の両トランジスタ
のゲートは４つの別の対として互いに相補性の入力信号
A1、An、▲▼、▲▼のうちの第１の入力信号
（An）と接続されている。相応して、第１の接続点Ｃ、
に接続されている両CMSOインバータI1、I2またはI3、
I4のうちの他方のCMOSインバータ（I2またはI4）の両ト
ランジスタのゲートは、４つの別の対として互いに相補
性の入力信号A1、An、▲▼、▲▼のうちの第１
の入力信号（An）に対して相補性の入力信号▲▼と
接続されている。それにより作動中にインバータI1およ
びI3では、接続されている第１の別の入力信号Anの状態
に関係して、同時に一方のチャネル形式のトランジスタ
もしくは他方のチャネル形式のトランジスタが導通せし
められる。インバータI2およびI4も相応の挙動をする
が、それらのスイツチング挙動は同時に、それらの入力
信号▲▼が第１の別の入力信号Anに対して相補性で
あるために、全体としてインバータI1およびI3のスイツ
チング挙動に対して相補性である。
最後の接続点Ａと接続されている第１のスイツチング
トランジスタT1、▲▼のうちの一方のスイツチング
トランジスタ（T1）のゲートは、４つの別の対として互
いに相補性の入力信号A1、An、▲▼、▲▼のう
ちの第２の入力信号（A1）と接続されている。相応し
て、最後の接続点Ａと接続されている第１のスイツチン
グトランジスタT1、▲▼のうちの他方のスイツチン
グトランジスタ（▲▼）のゲートは、４つの別の対
として互いに相補性の入力信号A1、An、▲▼、▲
▼のうちの第２の入力信号（A1）に対して相補性の入
力信号▲▼と接続されている。
トランジスタT1、▲▼のうちの一方のスイツチング
トランジスタ（T1）のゲートは、４つの別の対として互
いに相補性の入力信号A1、An、▲▼、▲▼のう
ちの第２の入力信号（A1）と接続されている。相応し
て、最後の接続点Ａと接続されている第１のスイツチン
グトランジスタT1、▲▼のうちの他方のスイツチン
グトランジスタ（▲▼）のゲートは、４つの別の対
として互いに相補性の入力信号A1、An、▲▼、▲
▼のうちの第２の入力信号（A1）に対して相補性の入
力信号▲▼と接続されている。
すべての接続点Ａ、Ｃ、の各々にそれぞれさらに一
方のチャネル形式の１つの相補性トランジスタM0、M1、
▲▼がそのドレインで接続されており、そのソース
は第１の供給電位VCCと接続されており、またそのゲー
トは、ドレインで同じくそれぞれの接続点Ａ、Ｃ、と
接続されているスイツチングトランジスタT0、T1、▲
▼のゲートと接続されている 次に第１図による回路の機能を第２図ａ）,b）による
タイムダイアグラムと結び付けて下記の限定条件のもと
に説明する。第１の供給電位VCCが5Vである。第２の供
給電位VSSが0V（接地）である。入力信号A0、A1、An、
▲▼、▲▼は第１のレベルＨとして約5V、第１
のレベルＬとして約0Vを有する。相応のレベルをデコー
ダ出力端DA1ないしDA4もとる。上記の値は例に過ぎな
い。他の値も、周知のように、CMOSテクノロジーでは考
えられる。さらに、考察しているクロック周期TPの間に
第１の時点t1から、単独の入力信号A0と４つの別の対と
して互いに相補性の入力信号A1、An、▲▼、▲
▼のうちの第１の入力信号（An）とは第１の論理レベル
Ｈを表し、また４つの別の入力信号A1、An、▲▼、
▲▼のうちの第２の入力信号（A1）は第２の論理レ
ベルＬを有する。その結果として、第２の時点t2から、
４つの別の入力信号A1、An、▲▼、▲▼のうち
の第１の入力信号（An）に対して相補性の入力信号▲
▼は第２の論理レベルＬを有し、また４つの別の入力
信号A1、An、▲▼、▲▼のうちの第２の入力信
号（A1）に対して相補性の入力信号▲▼は第１の論
理レベルＨを有する。
方のチャネル形式の１つの相補性トランジスタM0、M1、
▲▼がそのドレインで接続されており、そのソース
は第１の供給電位VCCと接続されており、またそのゲー
トは、ドレインで同じくそれぞれの接続点Ａ、Ｃ、と
接続されているスイツチングトランジスタT0、T1、▲
▼のゲートと接続されている 次に第１図による回路の機能を第２図ａ）,b）による
タイムダイアグラムと結び付けて下記の限定条件のもと
に説明する。第１の供給電位VCCが5Vである。第２の供
給電位VSSが0V（接地）である。入力信号A0、A1、An、
▲▼、▲▼は第１のレベルＨとして約5V、第１
のレベルＬとして約0Vを有する。相応のレベルをデコー
ダ出力端DA1ないしDA4もとる。上記の値は例に過ぎな
い。他の値も、周知のように、CMOSテクノロジーでは考
えられる。さらに、考察しているクロック周期TPの間に
第１の時点t1から、単独の入力信号A0と４つの別の対と
して互いに相補性の入力信号A1、An、▲▼、▲
▼のうちの第１の入力信号（An）とは第１の論理レベル
Ｈを表し、また４つの別の入力信号A1、An、▲▼、
▲▼のうちの第２の入力信号（A1）は第２の論理レ
ベルＬを有する。その結果として、第２の時点t2から、
４つの別の入力信号A1、An、▲▼、▲▼のうち
の第１の入力信号（An）に対して相補性の入力信号▲
▼は第２の論理レベルＬを有し、また４つの別の入力
信号A1、An、▲▼、▲▼のうちの第２の入力信
号（A1）に対して相補性の入力信号▲▼は第１の論
理レベルＨを有する。
上記の限定条件のもとに、単独の入力信号A0と４つの
別の対として互いに相補性の入力信号A1、An、▲
▼、▲▼のうちの第１の入力信号（An）および第２
の入力信号（A1）とはクロック周期TPの開始時点から時
点t1まで第２の論理レベルＬを有する。相応して、４つ
の別の入力信号A1、An、▲▼、▲▼のうちの第
１の入力信号（An）および第２の入力信号（A1）に対し
て相補性の入力信号▲▼、▲▼はクロック周期
TPの開始時点から時点t1まで第１の論理レベルＨを有す
る。入力信号A0、A1、An、▲▼および▲▼のこ
の組み合わせではクロック周期TPの開始時点から時点t1
までの時間中にすべてのデコーダ出力端DA1ないしDA4は
第１の論理レベルＨを有する。
別の対として互いに相補性の入力信号A1、An、▲
▼、▲▼のうちの第１の入力信号（An）および第２
の入力信号（A1）とはクロック周期TPの開始時点から時
点t1まで第２の論理レベルＬを有する。相応して、４つ
の別の入力信号A1、An、▲▼、▲▼のうちの第
１の入力信号（An）および第２の入力信号（A1）に対し
て相補性の入力信号▲▼、▲▼はクロック周期
TPの開始時点から時点t1まで第１の論理レベルＨを有す
る。入力信号A0、A1、An、▲▼および▲▼のこ
の組み合わせではクロック周期TPの開始時点から時点t1
までの時間中にすべてのデコーダ出力端DA1ないしDA4は
第１の論理レベルＨを有する。
従って、デコーダ出力端DA1およびDA3は、それぞれの
CMOSインバータI1、I3に付属の一方のチャネル形式のト
ランジスタが第１の供給電位VCCに導通せしめられてい
るので、第１の論理レベルＨにある。従って、デコーダ
出力端DA2は、付属のCMOSインバータI2に付属の他方の
チャネル形式のトランジスタが第１の接続点Ｃに導通せ
しめられているので、第１の論理レベルＨにある。しか
し、第１の接続点Ｃは、相補性トランジスタM1の導通の
ゆえに、第１の論理レベルＨを有する。相応して、デコ
ーダ出力端DA4は、一方では付属のCMOSインバータI4に
付属の他方のチャネル形式のトランジスタが第１の接続
点に導通せしめられているので、また他方では第１の
スイツチングトランジスタ▲▼が最後の接続点Ａに
導通せしめられているので、第１の論理レベルＨを有す
る。しかし、最後の接続点Ａは、相補性トランジスタM0
の導通のゆえに、第１の論理レベルＨを有する。
CMOSインバータI1、I3に付属の一方のチャネル形式のト
ランジスタが第１の供給電位VCCに導通せしめられてい
るので、第１の論理レベルＨにある。従って、デコーダ
出力端DA2は、付属のCMOSインバータI2に付属の他方の
チャネル形式のトランジスタが第１の接続点Ｃに導通せ
しめられているので、第１の論理レベルＨにある。しか
し、第１の接続点Ｃは、相補性トランジスタM1の導通の
ゆえに、第１の論理レベルＨを有する。相応して、デコ
ーダ出力端DA4は、一方では付属のCMOSインバータI4に
付属の他方のチャネル形式のトランジスタが第１の接続
点に導通せしめられているので、また他方では第１の
スイツチングトランジスタ▲▼が最後の接続点Ａに
導通せしめられているので、第１の論理レベルＨを有す
る。しかし、最後の接続点Ａは、相補性トランジスタM0
の導通のゆえに、第１の論理レベルＨを有する。
時点t1から入力信号A0、A1、An、▲▼、▲▼
は、表すべき情報（典型的にはアドレス情報）に相応す
る論理レベルをとる。すなわち、今の例では、単独の入
力信号A0、第１の別の入力信号Anおよび第２の別の入力
信号A1に対して相補性の入力信号▲▼は第１の論理
レベルＨをとり、またはこのレベルを保つ。相応して、
第１の別の入力信号Anに対して相補性の入力信号▲
▼および第２の別の入力信号A1は第２の論理レベルＬを
とり、またはこのレベルを保つ。こうして最後の接続点
Ａは、最後のスイツチングトランジスタT0が導通せしめ
られており、またそれに対応付けられているキープアッ
プ・トランジスタM0が遮断状態にあるので、第２の論理
レベルＬをとる。こうして第１のスイツチングトランジ
スタT1、▲▼のソース端子には第２の論理レベルＬ
が与えられている。
は、表すべき情報（典型的にはアドレス情報）に相応す
る論理レベルをとる。すなわち、今の例では、単独の入
力信号A0、第１の別の入力信号Anおよび第２の別の入力
信号A1に対して相補性の入力信号▲▼は第１の論理
レベルＨをとり、またはこのレベルを保つ。相応して、
第１の別の入力信号Anに対して相補性の入力信号▲
▼および第２の別の入力信号A1は第２の論理レベルＬを
とり、またはこのレベルを保つ。こうして最後の接続点
Ａは、最後のスイツチングトランジスタT0が導通せしめ
られており、またそれに対応付けられているキープアッ
プ・トランジスタM0が遮断状態にあるので、第２の論理
レベルＬをとる。こうして第１のスイツチングトランジ
スタT1、▲▼のソース端子には第２の論理レベルＬ
が与えられている。
第１のスイツチングトランジスタT1は遮断されている
が、対応付けられている相補性トランジスタM1は導通状
態にある。相応して第１の接続点Ｃは第１の論理レベル
Ｈを有する。第１のCMOSインバータI1において他方のチ
ャネル形式のトランジスタが導通しているので、第１の
接続点Ｃの第１の論理レベルＨはこのトランジスタを経
て第１のデコーダ出力端DA1に通される。第２のデコー
ダ出力端DA2においては付属のCMOSインバータI2におい
て一方のチャネル形式のトランジスタが導通しており、
第２のデコーダ出力端DA2は同じく第１の論理レベルＨ
を有する。
が、対応付けられている相補性トランジスタM1は導通状
態にある。相応して第１の接続点Ｃは第１の論理レベル
Ｈを有する。第１のCMOSインバータI1において他方のチ
ャネル形式のトランジスタが導通しているので、第１の
接続点Ｃの第１の論理レベルＨはこのトランジスタを経
て第１のデコーダ出力端DA1に通される。第２のデコー
ダ出力端DA2においては付属のCMOSインバータI2におい
て一方のチャネル形式のトランジスタが導通しており、
第２のデコーダ出力端DA2は同じく第１の論理レベルＨ
を有する。
第１のスイツチングトランジスタ▲▼は導通して
おり、その対応付けられている相補性トランジスタ▲
▼は遮断されている。それによって第１の接続点に
第２の論理レベルＬが与えられている。第３のデコーダ
出力端DA3に対応付けられている第３のCMOSインバータI
3において他方のチャネル形式のトランジスタが導通す
るので、第１の接続点に与えられている第２の論理レ
ベルＬがデコーダ出力端DA3に通される。それによって
このデコーダ出力端DA3が選択されている。
おり、その対応付けられている相補性トランジスタ▲
▼は遮断されている。それによって第１の接続点に
第２の論理レベルＬが与えられている。第３のデコーダ
出力端DA3に対応付けられている第３のCMOSインバータI
3において他方のチャネル形式のトランジスタが導通す
るので、第１の接続点に与えられている第２の論理レ
ベルＬがデコーダ出力端DA3に通される。それによって
このデコーダ出力端DA3が選択されている。
第４のデコーダ出力端DA4は対応付けられている第４
のCMOSインバータ14の一方のチャネル形式の導通状態に
あるトランジスタを経て第１の論理レベルＨにとどま
る。
のCMOSインバータ14の一方のチャネル形式の導通状態に
あるトランジスタを経て第１の論理レベルＨにとどま
る。
その後の時点t2から入力信号A0、A1、An、▲▼、
▲▼は再び、クロック周期TPの開始時点から第１の
時点t1までに有するそれらの元のレベルを占める。その
結果、第１の時点t1までの時間に対して先に説明したよ
うに、デコーダ出力端DA1ないしDA4はそれらの第１の論
理レベルＨをとり、またはこれにとどまる。
▲▼は再び、クロック周期TPの開始時点から第１の
時点t1までに有するそれらの元のレベルを占める。その
結果、第１の時点t1までの時間に対して先に説明したよ
うに、デコーダ出力端DA1ないしDA4はそれらの第１の論
理レベルＨをとり、またはこれにとどまる。
選択されたデコーダ出力端DA3に生ずる出力信号はた
とえば後に接続されている１つの他のデコーダ回路に、
それが本発明によるデコーダ回路であるか公知のデコー
ダ回路であるかに関係なく、与えられ得る。この場合、
本発明によるデコーダ回路は前置デコーダとして作用す
る。各デコーダ出力端DA1ないしDA4からの出力信号は、
本発明によるデコーダ回路が１つの半導体メモリ内に集
積されている場合には、間接的に一群の語線およびビッ
ト線に与えられる。しかし、出力信号は直接的に、駆動
すべき他の回路または制御線、たとえば半導体メモリに
おける１つの語線および１つのビット線に与えられるこ
ともできる。
とえば後に接続されている１つの他のデコーダ回路に、
それが本発明によるデコーダ回路であるか公知のデコー
ダ回路であるかに関係なく、与えられ得る。この場合、
本発明によるデコーダ回路は前置デコーダとして作用す
る。各デコーダ出力端DA1ないしDA4からの出力信号は、
本発明によるデコーダ回路が１つの半導体メモリ内に集
積されている場合には、間接的に一群の語線およびビッ
ト線に与えられる。しかし、出力信号は直接的に、駆動
すべき他の回路または制御線、たとえば半導体メモリに
おける１つの語線および１つのビット線に与えられるこ
ともできる。
このように構成されたデコーダ回路は公知のデコーダ
回路の前記の欠点のすべてを回避する。電流消費が最小
化されることと並んで、本発明によるデコーダ回路は、
接続点Ａ、Ｃ、、従ってまたデコーダ出力端DA1ない
しDA4における電位状態が常に明らかに決められている
点で優れている。前置デコーダとして前記のように半導
体メモリ内に使用する際には、デコーダ出力端DA1ない
しDA4により先ず語線またはビット線の群が指定され、
個々の語線またはビット線は、本発明によるデコーダ回
路の後に接続されているデコーダによりその他のアドレ
ス線と関係して指定され得る。後に接続されているデコ
ーダは本発明によるものであってもよいし公知の技術に
よるものであってもよい。こうして本発明によるデコー
ダ回路では、特にそれを集積半導体回路内に集積する場
合には、なかんずく、公知の技術によるデコーダ回路に
くらべて占有面積が顕著に縮小され得る。
回路の前記の欠点のすべてを回避する。電流消費が最小
化されることと並んで、本発明によるデコーダ回路は、
接続点Ａ、Ｃ、、従ってまたデコーダ出力端DA1ない
しDA4における電位状態が常に明らかに決められている
点で優れている。前置デコーダとして前記のように半導
体メモリ内に使用する際には、デコーダ出力端DA1ない
しDA4により先ず語線またはビット線の群が指定され、
個々の語線またはビット線は、本発明によるデコーダ回
路の後に接続されているデコーダによりその他のアドレ
ス線と関係して指定され得る。後に接続されているデコ
ーダは本発明によるものであってもよいし公知の技術に
よるものであってもよい。こうして本発明によるデコー
ダ回路では、特にそれを集積半導体回路内に集積する場
合には、なかんずく、公知の技術によるデコーダ回路に
くらべて占有面積が顕著に縮小され得る。
本発明の基礎となっているアイデアは、先に第１図お
よび第２図ａ）,b）により説明したように全体で５つの
入力信号A0、A1、An、▲▼、▲▼および４つの
デコーダ出力端DA1ないしDA4を有するデコーダ回路だけ
でなく、2n＋１個の入力信号A0…および2n個のデコーダ
出力端DA1…を有するデコーダ回路にも一般的に応用可
能である。以下には、第３図および第４図によりｎ＝３
の場合について本発明によるデコーダ回路の実施例を説
明する。ｎ＞３の場合に必要な措置も説明するが、図面
を見易くするため、図示はされていない。第３図による
本発明による回路は第１図による実施例を拡張したもの
である。
よび第２図ａ）,b）により説明したように全体で５つの
入力信号A0、A1、An、▲▼、▲▼および４つの
デコーダ出力端DA1ないしDA4を有するデコーダ回路だけ
でなく、2n＋１個の入力信号A0…および2n個のデコーダ
出力端DA1…を有するデコーダ回路にも一般的に応用可
能である。以下には、第３図および第４図によりｎ＝３
の場合について本発明によるデコーダ回路の実施例を説
明する。ｎ＞３の場合に必要な措置も説明するが、図面
を見易くするため、図示はされていない。第３図による
本発明による回路は第１図による実施例を拡張したもの
である。
本発明によるデコーダ回路のこの実施例は、先に説明
した第１図（ｎ＝２）による実施例と比較して、別の２
（ｎ−２）個の対として互いに相補性の入力信号に対す
る入力端を有する。すなわち、ｎ＝３の場合には（第３
図参照）、２つの別の対として互いに相補性の入力信号
A2および▲▼に対する入力端を有する。さらに、こ
の実施例は別の2n-1個のデコーダ出力端、ｎ＝３の場合
の第３図では別の４つのデコーダ出力端DA5ないしDA8を
有する。これらは同時に別の2n-1個のCMOSインバータ、
たとえばI5ないしI8の出力端である。
した第１図（ｎ＝２）による実施例と比較して、別の２
（ｎ−２）個の対として互いに相補性の入力信号に対す
る入力端を有する。すなわち、ｎ＝３の場合には（第３
図参照）、２つの別の対として互いに相補性の入力信号
A2および▲▼に対する入力端を有する。さらに、こ
の実施例は別の2n-1個のデコーダ出力端、ｎ＝３の場合
の第３図では別の４つのデコーダ出力端DA5ないしDA8を
有する。これらは同時に別の2n-1個のCMOSインバータ、
たとえばI5ないしI8の出力端である。
第１図による実施例と類似して、別のCMOSインバータ
I5ないしI8のうちのそれぞれ２つのCMOSインバータ（I5
およびI6またはI7およびI8）において、それらの他方の
チャネル形式のトランジスタのソース端子は互いに接続
されており、またの別の第１の接続点Ｄまたはを形成
しており、それにより全体で2n-1個の第１の接続点Ｃ、
Ｄ、、が形成されている。別のCMOSインバータI5な
いしI8はその他の点では第１の４つのCMOSインバータI1
ないしI4と全く同じく接続されている。すなわち、特に
それらのトランジスタのゲートは、CMOSインバータから
CMOSインバータへ交互に、第１の別の入力信号Anおよび
それに対して相補性の入力信号▲▼と接続されてい
る。
I5ないしI8のうちのそれぞれ２つのCMOSインバータ（I5
およびI6またはI7およびI8）において、それらの他方の
チャネル形式のトランジスタのソース端子は互いに接続
されており、またの別の第１の接続点Ｄまたはを形成
しており、それにより全体で2n-1個の第１の接続点Ｃ、
Ｄ、、が形成されている。別のCMOSインバータI5な
いしI8はその他の点では第１の４つのCMOSインバータI1
ないしI4と全く同じく接続されている。すなわち、特に
それらのトランジスタのゲートは、CMOSインバータから
CMOSインバータへ交互に、第１の別の入力信号Anおよび
それに対して相補性の入力信号▲▼と接続されてい
る。
第１図による実施例と異なり、第３図による本発明に
よる回路では、すべての第１の接続点Ｃ、Ｄ、、の
各々にさらに他方のチャネル形式の第１のスイツチング
トランジスタT20、T21、▲▼０、▲▼１がその
ドレインで接続されている。すべての第１のスイツチン
グトランジスタT20、T21、▲▼０、▲▼１のう
ちのそれぞれ２つの第１のスイツチングトランジスタ
（T20および▲▼０またはT21および▲▼１）の
ソース端子は第２の接続点Ｂまたはに一括接続されて
おり、それにより全体で2n-2個の第２の接続点Ｂ、が
形成されている。
よる回路では、すべての第１の接続点Ｃ、Ｄ、、の
各々にさらに他方のチャネル形式の第１のスイツチング
トランジスタT20、T21、▲▼０、▲▼１がその
ドレインで接続されている。すべての第１のスイツチン
グトランジスタT20、T21、▲▼０、▲▼１のう
ちのそれぞれ２つの第１のスイツチングトランジスタ
（T20および▲▼０またはT21および▲▼１）の
ソース端子は第２の接続点Ｂまたはに一括接続されて
おり、それにより全体で2n-2個の第２の接続点Ｂ、が
形成されている。
ｎ≧３の場合、第２の接続点Ｂ、の各々にさらに他
方のチャネル形式の第２のスイツチングトランジスタT1
0、▲▼０がそのドレインで接続されている。すな
わち、第２の接続点Ｂ、への第２のスイツチングトラ
ンジスタのこの接続は、先に説明した第１の接続点への
第１のスイツチングトランジスタのドレインの接続と同
一の仕方で行われる。それに相応して第２のスイツチン
グトランジスタのうちのそれぞれ２つのスイツチングト
ランジスタT10、▲▼０のソース端子は互いに接続
されており、それにより全体で2n-3個の別の接続点が形
成されている。ｎ≧３の場合、スイツチングトランジス
タのこの並べ方はそれぞれ２つのスイツチングトランジ
スタのソース端子の一括のもとに本発明によりハイアラ
ーキー形態で（たとえば第３図中で上から下へ）第１の
接続点Ｃ、Ｄ、、からハイアラーキー段内で数えて
ｎ−１個のスイツチング段で行われる。こうしてこの並
びの終端に別の接続点のうちの最後の接続点として最後
の接続点Ａが形成されている。またそれにより第１の接
続点Ｃ、Ｄ、、の間に第２の接続点Ｂ、および別
の接続点を経て最後の接続点Ａまでに全体でｎ−１個の
スイツチング段が形成されている。
方のチャネル形式の第２のスイツチングトランジスタT1
0、▲▼０がそのドレインで接続されている。すな
わち、第２の接続点Ｂ、への第２のスイツチングトラ
ンジスタのこの接続は、先に説明した第１の接続点への
第１のスイツチングトランジスタのドレインの接続と同
一の仕方で行われる。それに相応して第２のスイツチン
グトランジスタのうちのそれぞれ２つのスイツチングト
ランジスタT10、▲▼０のソース端子は互いに接続
されており、それにより全体で2n-3個の別の接続点が形
成されている。ｎ≧３の場合、スイツチングトランジス
タのこの並べ方はそれぞれ２つのスイツチングトランジ
スタのソース端子の一括のもとに本発明によりハイアラ
ーキー形態で（たとえば第３図中で上から下へ）第１の
接続点Ｃ、Ｄ、、からハイアラーキー段内で数えて
ｎ−１個のスイツチング段で行われる。こうしてこの並
びの終端に別の接続点のうちの最後の接続点として最後
の接続点Ａが形成されている。またそれにより第１の接
続点Ｃ、Ｄ、、の間に第２の接続点Ｂ、および別
の接続点を経て最後の接続点Ａまでに全体でｎ−１個の
スイツチング段が形成されている。
第１のスイツチングトランジスタ（T20、T21、▲
▼０、▲▼１）、第２のスイツチングトランジスタ
（T10、▲▼０）および別のスイツチングトランジ
スタのゲートは下記のように接続されている。第２の接
続点Ｂまたはの各々において、第２の接続点Ｂまたは
と接続されている２つの第１のスイツチングトランジ
スタT20および▲▼０またはT21および▲▼１の
うちの一方の第１のスイツチングトランジスタ（T20ま
たはT21）のゲートは別の２（ｎ−２）個の対として互
いに相補性の入力信号A2、▲▼のうちの第１の入力
信号（A2）と接続されている。相応して、第２の接続点
Ｂまたはと接続されている２つの第１のスイツチング
トランジスタT20および▲▼０またはT21および▲
▼１のうちの他方の第１のスイツチングトランジスタ
（▲▼０または▲▼１）のゲートは別の２（ｎ
−２）個の対として互いに相補性の入力信号A2、▲
▼のうちの第１の入力信号（A2）に対して相補性の入力
信号▲▼と接続されている。
▼０、▲▼１）、第２のスイツチングトランジスタ
（T10、▲▼０）および別のスイツチングトランジ
スタのゲートは下記のように接続されている。第２の接
続点Ｂまたはの各々において、第２の接続点Ｂまたは
と接続されている２つの第１のスイツチングトランジ
スタT20および▲▼０またはT21および▲▼１の
うちの一方の第１のスイツチングトランジスタ（T20ま
たはT21）のゲートは別の２（ｎ−２）個の対として互
いに相補性の入力信号A2、▲▼のうちの第１の入力
信号（A2）と接続されている。相応して、第２の接続点
Ｂまたはと接続されている２つの第１のスイツチング
トランジスタT20および▲▼０またはT21および▲
▼１のうちの他方の第１のスイツチングトランジスタ
（▲▼０または▲▼１）のゲートは別の２（ｎ
−２）個の対として互いに相補性の入力信号A2、▲
▼のうちの第１の入力信号（A2）に対して相補性の入力
信号▲▼と接続されている。
ｎ≧３の場合、さらに、別の接続点の各々に対して最
後のスイツチングトランジスタT0を有するスイツチング
段を例外として別のスイツチングトランジスタを有する
各スイツチング段において、一方ではそれぞれの別の接
続点と接続されている２つの別のスイツチングトランジ
スタのうちの一方のスイツチングトランジスタのゲート
が別の２（ｎ−２）個の対として互いに相補性の入力信
号のうちの他方の入力信号と接続されており、また他方
では別の接続点と接続されている２つの別のスイツチン
グトランジスタのうちの他方のスイツチングトランジス
タのゲートが別の２（ｎ−２）個の対として互いに相補
性の入力信号のうちの他方の入力信号に対して相補性の
入力信号と接続されている。
後のスイツチングトランジスタT0を有するスイツチング
段を例外として別のスイツチングトランジスタを有する
各スイツチング段において、一方ではそれぞれの別の接
続点と接続されている２つの別のスイツチングトランジ
スタのうちの一方のスイツチングトランジスタのゲート
が別の２（ｎ−２）個の対として互いに相補性の入力信
号のうちの他方の入力信号と接続されており、また他方
では別の接続点と接続されている２つの別のスイツチン
グトランジスタのうちの他方のスイツチングトランジス
タのゲートが別の２（ｎ−２）個の対として互いに相補
性の入力信号のうちの他方の入力信号に対して相補性の
入力信号と接続されている。
相応して第１図による実施例に対するアナロジーで第
３図によれば最後のスイツチングトランジスタT0を有す
るスイツチング段では２つの第２のスイツチングトラン
ジスタT10、▲▼０のうちの一方のスイツチングト
ランジスタ（T10）のゲートが４つの別の対として互い
に相補性の入力信号A1、An、▲▼１、▲▼のうち
の第２の入力信号（A1）と接続されており、また２つの
第２のスイツチングトランジスタ▲▼０、▲▼
０のうちの他方のスイツチングトランジセタ（▲▼
０）のゲートが４つの別の対として互いに相補性の入力
信号A1、An、▲▼、▲▼のうちの第２の入力信
号（A1）に対して相補性の入力信号▲▼と接続され
ている。
３図によれば最後のスイツチングトランジスタT0を有す
るスイツチング段では２つの第２のスイツチングトラン
ジスタT10、▲▼０のうちの一方のスイツチングト
ランジスタ（T10）のゲートが４つの別の対として互い
に相補性の入力信号A1、An、▲▼１、▲▼のうち
の第２の入力信号（A1）と接続されており、また２つの
第２のスイツチングトランジスタ▲▼０、▲▼
０のうちの他方のスイツチングトランジセタ（▲▼
０）のゲートが４つの別の対として互いに相補性の入力
信号A1、An、▲▼、▲▼のうちの第２の入力信
号（A1）に対して相補性の入力信号▲▼と接続され
ている。
一般的な本発明の原理によれば、特に第３図による実
施例によれば、すべての第１の接続点Ｃ、Ｄ、、の
各々に、かつすべての第２の接続点（Ｂ、）および別
の接続点の各々に、スイツチングトランジスタのほかに
それぞれ１つの一方のチャネル形式の相補性トランジス
タM20、M21、▲▼０、▲▼１、M10、▲▼
０がそのドレインで接続されている。これらの相補性ト
ランジスタM20、M21、▲▼０、▲▼１、M10、
▲▼０の各々のソースはそれぞれ第１の供給電位VC
Cと接続されている。そのゲートはそれぞれ、ドレイン
で同じくそれぞれの接続点と、従ってまたそれに接続さ
れている相補性トランジスタM10、▲▼０、M20、M2
1、▲▼０、▲▼１と接続されているスイツチ
ングトランジスタT10、▲▼０、T20、T21、▲
▼０、▲▼１のゲートと接続されている 第３図による回路の機能はたとえば第４図ａ）,b）に
よるタイムダイアグラムにより下記のように説明され得
る。入力信号A0、A1、An、▲▼および▲▼は全
クロック周期TPの間、第１図による回路および第２図
ａ）,b）によるタイムダイアグラムにおける時間的経過
と同一の時間的経過を有する。クロック周期TPの開始か
ら第１の時点t1まで別の入力信号A2は第２の論理レベル
Ｌを有し、またそれに対して相補性の別の入力信号▲
▼は第１の論理レベルＨを有する。第１の時点t1から
その後の第２の時点t2まで別の入力信号A2は第１の論理
レベルＨを有し、またそれに対して相補性の別の入力信
号▲▼は第２の論理レベルＬを有する。
施例によれば、すべての第１の接続点Ｃ、Ｄ、、の
各々に、かつすべての第２の接続点（Ｂ、）および別
の接続点の各々に、スイツチングトランジスタのほかに
それぞれ１つの一方のチャネル形式の相補性トランジス
タM20、M21、▲▼０、▲▼１、M10、▲▼
０がそのドレインで接続されている。これらの相補性ト
ランジスタM20、M21、▲▼０、▲▼１、M10、
▲▼０の各々のソースはそれぞれ第１の供給電位VC
Cと接続されている。そのゲートはそれぞれ、ドレイン
で同じくそれぞれの接続点と、従ってまたそれに接続さ
れている相補性トランジスタM10、▲▼０、M20、M2
1、▲▼０、▲▼１と接続されているスイツチ
ングトランジスタT10、▲▼０、T20、T21、▲
▼０、▲▼１のゲートと接続されている 第３図による回路の機能はたとえば第４図ａ）,b）に
よるタイムダイアグラムにより下記のように説明され得
る。入力信号A0、A1、An、▲▼および▲▼は全
クロック周期TPの間、第１図による回路および第２図
ａ）,b）によるタイムダイアグラムにおける時間的経過
と同一の時間的経過を有する。クロック周期TPの開始か
ら第１の時点t1まで別の入力信号A2は第２の論理レベル
Ｌを有し、またそれに対して相補性の別の入力信号▲
▼は第１の論理レベルＨを有する。第１の時点t1から
その後の第２の時点t2まで別の入力信号A2は第１の論理
レベルＨを有し、またそれに対して相補性の別の入力信
号▲▼は第２の論理レベルＬを有する。
クロック周期TPの開始から第１の時点t1まですべての
デコーダ出力端DA1ないしDA8は第１の論理レベルＨを有
する。なぜならば、一方では単独の入力信号A0と別の入
力信号A1およびAnと別の２（ｎ−２）個の入力信号のう
ちの入力信号A2とがそれらの第２の論理レベルＬを有
し、また他方では別の入力信号A1、A2、Anに対して相補
性の入力信号▲▼、▲▼、▲▼が第１の論
理レベルＨを有するからである。それによってすべての
接続点Ａ、Ｂ、Ｃ、Ｄ、、、、従ってまたすべて
のデコーダ出力端DA1ないしDA8は第１の論理レベルＨを
有する。
デコーダ出力端DA1ないしDA8は第１の論理レベルＨを有
する。なぜならば、一方では単独の入力信号A0と別の入
力信号A1およびAnと別の２（ｎ−２）個の入力信号のう
ちの入力信号A2とがそれらの第２の論理レベルＬを有
し、また他方では別の入力信号A1、A2、Anに対して相補
性の入力信号▲▼、▲▼、▲▼が第１の論
理レベルＨを有するからである。それによってすべての
接続点Ａ、Ｂ、Ｃ、Ｄ、、、、従ってまたすべて
のデコーダ出力端DA1ないしDA8は第１の論理レベルＨを
有する。
第１の時点t1から、前記のように、単独の入力信号A0
および別の入力信号Anもそれに対して相補性の入力信号
▲▼もそれらの論理レベルを反転する。さらに、別
の２（ｎ−２）個の入力信号のうちの入力信号A2が第１
の論理レベルＨをとる。相応して、それに対して相補性
の入力信号▲▼が第２の論理レベルＬをとる。
および別の入力信号Anもそれに対して相補性の入力信号
▲▼もそれらの論理レベルを反転する。さらに、別
の２（ｎ−２）個の入力信号のうちの入力信号A2が第１
の論理レベルＨをとる。相応して、それに対して相補性
の入力信号▲▼が第２の論理レベルＬをとる。
その結果として、t1とt2との間の時間中は最後の接続
点Ａは第２の論理レベルＬを有する（最後のスイツチン
グトランジスタT0は導通せしめられている）。
点Ａは第２の論理レベルＬを有する（最後のスイツチン
グトランジスタT0は導通せしめられている）。
２つの第２の接続点Ｂ、のうちの一方の接続点
（Ｂ）はそれに対応付けられている相補性トランジスタ
M10を経て第１の論理レベルＨにある。なぜならば、こ
の相補性トランジスタM10と２つの第２のスイツチング
トランジスタT10、▲▼０のうちの一方のスイツチ
ングトランジスタ（T10）とを制御する別の入力信号A1
が第２の論理レベルＬを有するからである。相応して、
２つの第２の接続点Ｂ、のうちの他方の接続点（）
は２つの第２のスイツチングトランジスタT10、▲
▼０のうちの他方のスイツチングトランジスタ（▲
▼０）を経て最後の接続点Ａにおける論理レベル、すな
わち第２の論理レベルＬにある。すなわち、上記の別の
入力信号A1に対して相補性の入力信号▲▼により２
つのスイツチングトランジスタT10、▲▼０のうち
の他方のスイツチングトランジスタ（▲▼０）は導
通状態にあり、また付属の相補性トランジスタ▲▼
０は遮断状態にある。
（Ｂ）はそれに対応付けられている相補性トランジスタ
M10を経て第１の論理レベルＨにある。なぜならば、こ
の相補性トランジスタM10と２つの第２のスイツチング
トランジスタT10、▲▼０のうちの一方のスイツチ
ングトランジスタ（T10）とを制御する別の入力信号A1
が第２の論理レベルＬを有するからである。相応して、
２つの第２の接続点Ｂ、のうちの他方の接続点（）
は２つの第２のスイツチングトランジスタT10、▲
▼０のうちの他方のスイツチングトランジスタ（▲
▼０）を経て最後の接続点Ａにおける論理レベル、すな
わち第２の論理レベルＬにある。すなわち、上記の別の
入力信号A1に対して相補性の入力信号▲▼により２
つのスイツチングトランジスタT10、▲▼０のうち
の他方のスイツチングトランジスタ（▲▼０）は導
通状態にあり、また付属の相補性トランジスタ▲▼
０は遮断状態にある。
別の２（ｎ−２）個の入力信号A2、▲▼のうちの
入力信号A2は第１のスイツチングトランジスタT20、T21
を導通させる。それによって第１の接続点ＣおよびＤ
は、２つの第２の接続点Ｂ、が有する論理レベルをと
る。すなわち、第１の接続点Ｃは第１の論理レベルＨに
あり、第１の接続点Ｄは第２の論理レベルＬにある。
入力信号A2は第１のスイツチングトランジスタT20、T21
を導通させる。それによって第１の接続点ＣおよびＤ
は、２つの第２の接続点Ｂ、が有する論理レベルをと
る。すなわち、第１の接続点Ｃは第１の論理レベルＨに
あり、第１の接続点Ｄは第２の論理レベルＬにある。
同時に、別の２（ｎ−２）個の入力信号A2、▲▼
のうちの入力信号A2に対して相補性の入力信号▲▼
はそれにより制御されるスイツチングトランジスタ▲
▼０および▲▼１を遮断させる。相応して、この
相補性の入力信号▲▼は第１のスイツチングトラン
ジスタ▲▼０、▲▼１に対応付けられている相
補性トランジスタ▲▼０および▲▼１を導通さ
せる。こうして第１の接続点およびは第１の論理レ
ベルＨを有する。
のうちの入力信号A2に対して相補性の入力信号▲▼
はそれにより制御されるスイツチングトランジスタ▲
▼０および▲▼１を遮断させる。相応して、この
相補性の入力信号▲▼は第１のスイツチングトラン
ジスタ▲▼０、▲▼１に対応付けられている相
補性トランジスタ▲▼０および▲▼１を導通さ
せる。こうして第１の接続点およびは第１の論理レ
ベルＨを有する。
第１の接続点Ｃ、およびが第１の論理レベルＨを
有するので、デコーダ出力端DA1ないしDA4、DA7およびD
A8は、当該のCMOSインバータI1ないしI4、I7およびI8の
入力端に与えられている入力信号Anおよび▲▼の論
理レベルに関係なく、第１の論理レベルＨのみを有す
る。
有するので、デコーダ出力端DA1ないしDA4、DA7およびD
A8は、当該のCMOSインバータI1ないしI4、I7およびI8の
入力端に与えられている入力信号Anおよび▲▼の論
理レベルに関係なく、第１の論理レベルＨのみを有す
る。
同じくデコーダ出力端DA6は第１の論理レベルＨにと
どまる。なぜならば、相応のCMOSインバータI6に与えら
れている入力信号▲▼がこのCMOSインバータI6のな
かで一方のチャネル形式のトランジスタを導通状態に切
換えるからである。それにより第１の供給電位VCCが第
１の論理レベルＨとしてデコーダ出力端DA6に到達す
る。
どまる。なぜならば、相応のCMOSインバータI6に与えら
れている入力信号▲▼がこのCMOSインバータI6のな
かで一方のチャネル形式のトランジスタを導通状態に切
換えるからである。それにより第１の供給電位VCCが第
１の論理レベルＨとしてデコーダ出力端DA6に到達す
る。
しかし、CMOSインバータI5の入力端に与えられている
入力信号AnがこのCMOSインバータI6のなかで他方のチャ
ネル形式のトランジスタを導通状態に切換え、それによ
って第１の接続点Ｄに与えられている第２の論理レベル
Ｌがデコーダ出力端DA5に通される。すなわち、入力信
号値の組み合わせとして例として選ばれた情報により一
義的に、安定にかつ排他的にデコーダ出力端DA5が選択
され、残りのデコーダ出力端DA1ないしDA4およびDA6な
いしDA8は選択されない状態にとどまる。
入力信号AnがこのCMOSインバータI6のなかで他方のチャ
ネル形式のトランジスタを導通状態に切換え、それによ
って第１の接続点Ｄに与えられている第２の論理レベル
Ｌがデコーダ出力端DA5に通される。すなわち、入力信
号値の組み合わせとして例として選ばれた情報により一
義的に、安定にかつ排他的にデコーダ出力端DA5が選択
され、残りのデコーダ出力端DA1ないしDA4およびDA6な
いしDA8は選択されない状態にとどまる。
その後の時点t2からクロック周期TPの終了時点まです
べての入力信号は、それらがクロック周期TPの開始時点
から第１の時点t1までに有する元の値を有する。
べての入力信号は、それらがクロック周期TPの開始時点
から第１の時点t1までに有する元の値を有する。
一方のチャネル形式のトランジスタが特にエンハンス
メント形のｐチャネル−トランジスタであり、他方のチ
ャネル形式のトランジスタが特にエンハンスメント形の
ｎチャネル−トランジスタであり、また第１の供給電位
VCCが第２の供給電位VSSよりも正の電位であることも本
発明の一部をなす。
メント形のｐチャネル−トランジスタであり、他方のチ
ャネル形式のトランジスタが特にエンハンスメント形の
ｎチャネル−トランジスタであり、また第１の供給電位
VCCが第２の供給電位VSSよりも正の電位であることも本
発明の一部をなす。
相応して、逆の対応付けも可能である。すなわち、一
方のチャネル形式のトランジスタがｎチャネル−トラン
ジスタであり、他方のチャネル形式のトランジスタがｐ
チャネル−トランジスタであり、また第１の供給電位VC
Cが第２の供給電位VSSよりも負の電位であってもよい。
これらのトランジスタが同じくエンハンスメント形であ
ることは有利である。
方のチャネル形式のトランジスタがｎチャネル−トラン
ジスタであり、他方のチャネル形式のトランジスタがｐ
チャネル−トランジスタであり、また第１の供給電位VC
Cが第２の供給電位VSSよりも負の電位であってもよい。
これらのトランジスタが同じくエンハンスメント形であ
ることは有利である。
すべての入力信号（A0、A1、A2、An、▲▼、▲
▼、▲▼）のうちの第１の群（A0、A1、A2、An）
がクロック周期TPの開始時点から第１の時点t1（非能動
化状態）まで論理レベルとして、第２の供給電位VSSに
ほぼ等しい値を有することは有利である。相応して、第
１の群（A0、A1、A2、An）の相応の入力信号に対して相
補性である残りの入力信号▲▼、▲▼、▲
▼はこの時間中に、第１の供給電位VCCにほぼ等しい論
理レベルを有する。
▼、▲▼）のうちの第１の群（A0、A1、A2、An）
がクロック周期TPの開始時点から第１の時点t1（非能動
化状態）まで論理レベルとして、第２の供給電位VSSに
ほぼ等しい値を有することは有利である。相応して、第
１の群（A0、A1、A2、An）の相応の入力信号に対して相
補性である残りの入力信号▲▼、▲▼、▲
▼はこの時間中に、第１の供給電位VCCにほぼ等しい論
理レベルを有する。
公知の技術によるデコーダ回路と本発明によるデコー
ダ回路の以上に説明した実施例との間の主な相違点は、
公知の技術によるデコーダ回路では１つの選択されたデ
コーダ出力端が第１の論理レベルＨを保ち、また選択さ
れない状態では第２の論理レベルＬに接続されることに
ある。しかし、以上に説明した実施例では、選択されて
いるデコーダ出力端は第２の論理レベルＬを有し、また
すべての他の選択されていないデコーダ出力端は第１の
論理レベルＨを有する。しかし、このことは後段に接続
される回路部分の構成に不利な影響を与えない。本発明
によるデコーダ回路の１つの実施例として、デコーダ出
力端が選択されている状態で第１の論理レベルＨを有
し、選択されていない状態で第２の論理レベルＬを有す
る（公知の技術によるデコーダを参照）ように構成する
ことは当業者により容易に可能である。
ダ回路の以上に説明した実施例との間の主な相違点は、
公知の技術によるデコーダ回路では１つの選択されたデ
コーダ出力端が第１の論理レベルＨを保ち、また選択さ
れない状態では第２の論理レベルＬに接続されることに
ある。しかし、以上に説明した実施例では、選択されて
いるデコーダ出力端は第２の論理レベルＬを有し、また
すべての他の選択されていないデコーダ出力端は第１の
論理レベルＨを有する。しかし、このことは後段に接続
される回路部分の構成に不利な影響を与えない。本発明
によるデコーダ回路の１つの実施例として、デコーダ出
力端が選択されている状態で第１の論理レベルＨを有
し、選択されていない状態で第２の論理レベルＬを有す
る（公知の技術によるデコーダを参照）ように構成する
ことは当業者により容易に可能である。
第１図は本発明によるデコーダ回路の第１の実施例の回
路図、第２図ａ）,b）は第１図による実施例の機能を説
明するためのタイムダイアグラム、第３図は本発明によ
るデコーダ回路の第２の実施例の回路図、第４図ａ）,
b）は第３図による実施例の機能を説明するためのタイ
ムダイアグラムである。 A0、A1、A2、An、▲▼、▲▼、▲▼……入
力信号、DA1〜DA8……デコーダ出力端、I1〜I8……CMOS
インバータ、VCC、VSS……供給電位、Ａ、Ｂ、Ｃ、Ｄ、
、、……接続点、T0、T1、▲▼、T10、T20、
T21、▲▼０、▲▼０、▲▼１……スイツ
チングトランジスタ、M0、M1、▲▼、M10、▲
▼０、M20、M21、▲▼０、▲▼１……相補性ト
ランジスタ、ｎ……自然数。
路図、第２図ａ）,b）は第１図による実施例の機能を説
明するためのタイムダイアグラム、第３図は本発明によ
るデコーダ回路の第２の実施例の回路図、第４図ａ）,
b）は第３図による実施例の機能を説明するためのタイ
ムダイアグラムである。 A0、A1、A2、An、▲▼、▲▼、▲▼……入
力信号、DA1〜DA8……デコーダ出力端、I1〜I8……CMOS
インバータ、VCC、VSS……供給電位、Ａ、Ｂ、Ｃ、Ｄ、
、、……接続点、T0、T1、▲▼、T10、T20、
T21、▲▼０、▲▼０、▲▼１……スイツ
チングトランジスタ、M0、M1、▲▼、M10、▲
▼０、M20、M21、▲▼０、▲▼１……相補性ト
ランジスタ、ｎ……自然数。
Claims (7)
- 【請求項１】入力信号により表されている情報をデコー
ドするためのデコーダ回路において、 ａ）１つの単独の入力信号（A0）および４つの別の対と
して互いに相補性の入力信号（A1、An、▲▼、▲
▼）に対する入力端および４つの出力端（DA1ないしD
A4）を有し、 ｂ）CMOSテクノロジーで構成されており、 ｃ）４つのCMOSインバータ（11ないし14）を含んでお
り、 ｄ）各デコーダ出力端（DA1ないしDA4）がCMOSインバー
タ（I1ないしI4）のうちの１つのCMOSインバータの出力
端でもあり、 ｅ）各CMOSインバータ（I1ないしI4）において一方のチ
ャネル形式のトランジスタがそのソースで第１の供給電
位（VCC）と接続されており、 ｆ）４つのCMOSインバータ（I1ないしI4）のうちのそれ
ぞれ２つのCMOSインバータ（I1、I2;I3、I4）において
それらの他方のチャネル形式のトランジスタのソース端
子が互いに接続されており、また１つの第１の接続点
（C;）を形成しており、それにより全体で２つの第１
の接続点（Ｃ、）が形成されており、 ｇ）各第１の接続点（Ｃ、）にさらに他方のチャネル
形式のそれぞれ１つの第１のスイッチングトランジスタ
（T1、▲▼）が接続されており、 ｈ）両第１のスイッチングトランジスタ（T1、▲
▼）のソース端子が互いに接続されており、また１つの
最後の接続点（Ａ）を形成しており、 ｉ）最後の接続点（Ａ）に他方のチャネル形式の１つの
最後のスイッチングトランジスタ（T0）がそのドレイン
で接続されており、そのソースは第２の供給電位（VS
S）と接続されており、またそのゲートに、４つの別の
入力信号（A1、An、▲▼、▲▼）のいずれに対
しても相補性でない前記単独の入力信号（A0）が与えら
れており、 ｊ）各第１の接続点（C;）において、 j1）それに接続されている両CMOSインバータ（I1、I2;I
3、I4）のうちの一方のCMOSインバータ（I1;I3）の両ト
ランジスタのゲートが４つの別の対として互いに相補性
の入力信号（A1、An、A1、▲▼）のうちの第１の入
力信号（An）と接続されており、 j2）第１の接続点（C;）に接続されている両CMOSイン
バータ（I1、I2;I3、I4）のうちの他方のCMOSインバー
タ（I2;I4）の両トランジスタのゲートが４つの別の対
として互いに相補性の入力信号（A1、An、▲▼、▲
▼）のうちの第１の入力信号（An）に対して相補性
の入力信号（▲▼）と接続されており、 ｋ）最後の接続点（Ａ）において、 k1）最後の接続点（Ａ）と接続されている第１のスイッ
チングトランジスタ（T1、▲▼）のうちの一方のス
イッチングトランジスタ（T1）のゲートが４つの別の対
として互いに相補性の入力信号（A1、An、▲▼、▲
▼）のうちの第２の入力信号（A1）と接続されてお
り、 k2）最後の接続点（Ａ）と接続されている第１のスイッ
チングトランジスタ（T1、▲▼のうちの他方のスイ
ッチングトランジスタ（▲▼）のゲートが４つの別
の対として互いに相補性の入力信号（A1、An、▲
▼、▲▼）のうちの第２の入力信号（A1）に対して
相補性の入力信号（▲▼）と接続されており、 ｌ）すべての接続点（Ａ、Ｃ、）の各々にそれぞれさ
らに一方のチャネル形式の１つの相補性トランジスタ
（M0、M1、▲▼）がそのドレインで接続されてお
り、そのソースは第１の供給電位（VCC）と接続されて
おり、またそのゲートは、ドレインで同じくそれぞれの
接続点（Ａ、Ｃ、）と接続されているスイッチングト
ランジスタ（T0、T1、▲▼）のゲートと接続されて
いる ことを特徴とするデコーダ回路。 - 【請求項２】ｎ＞２として、 ａ）別の２（ｎ−２）個の対として互いに相補性の入力
信号（A2、▲▼）に対する入力端を有し、 ｂ）別の2n-1個のCMOSインバータ（15ないし18）の出力
端でもある別の2n-1個のデコーダ出力端（DA5ないしDA
8）を有し、 ｃ）別のCMOSインバータ（15ないし18）のうちのそれぞ
れ２つのCMOSインバータ（15、16;17、18）において、
それらの他方のチャネル形式のトランジスタのソース端
子が互いに接続されており、また１つの別の第１の接続
点（Ｄ、）を形成しており、それにより全体で2n-1個
の第１の接続点、（Ｃ、Ｄ、、）が形成されてお
り、 ｄ）別のCMOSインバータ（15ないし18）の残りの回路部
分は第１の４つのCMOSインバータ（11ないし14）と全く
同じく接続されており、 ｅ）すべての第１の接続点（Ｃ、Ｄ、、）の各々に
さらに他方のチャネル形式の１つの第１のスイッチング
トランジスタ（T20、T21、▲▼０、▲▼１）が
そのドレインで接続されており、 ｆ）すべての第１のスイッチングトランジスタのうちの
それぞれ２つの第１のスイッチングトランジスタ（T
20、▲▼0;T21、▲▼１）のソース端子が１つ
の第２の接続点（B;）に一括接続されており、それに
より全体で2n-2個の第２の接続点（Ｂ、）が形成され
ており、 ｇ）第２の接続点（Ｂ、）の各々にさらに他方のチャ
ネル形式の１つの第２のスイッチングトランジスタ（T1
0、▲▼０）がそのドレインで接続されており、２
つの第２のスイッチングトランジスタ（T10、▲▼
０）のソース端子が互いに接続されて１つの別の接続点
を形成しており、それにより全体で2n-3個の別の接続点
が形成されており、 ｈ）スイッチングトランジスタのこのような並べ方がそ
れぞれ２つのスイッチングトランジスタのソース端子の
一括のもとに全体でｎ−１回行われており、従ってこの
並びの終端に2n-3個の別の接続点のうちの１つの接続点
として最後の接続点（Ａ）が形成されており、またそれ
により第１の接続点（Ｃ、Ｄ、、）の間に第２の接
続点（Ｂ、）および別の接続点を経て最後の接続点
（Ａ）までに全体でｎ−１個のスイッチング段が形成さ
れており、 ｉ）第２の接続点（B;）の各々において、 i1）第２の接続点（B;）と接続されている２つの第１
のスイッチングトランジスタ（T20、▲▼0;T21、▲
▼１）のうちの一方の第１のスイッチングトランジ
スタ（T20;T21）のゲートが別の２（ｎ−２）個の対と
して互いに相補性の入力信号（A2、▲▼）のうちの
第１の入力信号（A2）と接続されており、 i2）第２の接続点（B;）と接続されている２つの第１
のスイッチングトランジスタ（T20、▲▼0;T21、▲
▼１）のうちの他方の第１のスイッチングトランジ
スタ（▲▼0;▲▼１）のゲートが別の２（ｎ−
２）個の対として互いに相補性の入力信号（A2、▲
▼）のうちの第１の入力信号（A2）に対して相補性の入
力信号（▲▼）と接続されており、 ｊ）最後のスイッチングトランジスタ（T0）を有するス
イッチング段を例外として別のスイッチングトランジス
タを有する各スイッチング段において、 j1）別の接続点と接続されている２つの別のスイッチン
グトランジスタのうちの一方のスイッチングトランジス
タのゲートが別の２（ｎ−２）個の対として互いに相補
性の入力信号（A2、▲▼）のうちの他方の入力信号
と接続されており、 j2）別の接続点と接続されている２つの別のスイッチン
グトランジスタのうちの他方のスイッチングトランジス
タのゲートが別の２（ｎ−２）個の対として互いに相補
性の入力信号（A2、▲▼）のうちの他方の入力信号
に対して相補性の入力信号と接続されており、 ｋ）すべての第１の接続点（Ｃ、Ｄ、、）の各々
に、かつすべての第２の接続点（Ｂ、）および別の接
続点の各々に、スイッチングトランジスタのほかにそれ
ぞれ１つの一方のチャネル形式の相補性トランジスタ
（M20、M21、▲▼０、▲▼１、M10、▲▼
０）がそのドレインで接続されており、そのソースが第
１の供給電位（VCC）と接続されており、またそのゲー
トが、ドレインで同じくそれぞれの接続点（Ｃ、Ｄ、
、、Ｂ、）と接続されているスイッチングトラン
ジスタ（T20、T21、▲▼０、▲▼１、T10、▲
▼０）のゲートと接続されている ことを特徴とする特許請求の範囲第１項記載のデコーダ
回路。 - 【請求項３】一方のチャネル形式のトランジスタがｐチ
ャネル−トランジスタであり、他方のチャネル形式のト
ランジスタがｎチャネル−トランジスタであり、また第
１の供給電位（VCC）が第２の供給電位（VSS）に対して
正の電位であることを特徴とする特許請求の範囲第１項
または第２項記載のデコーダ回路。 - 【請求項４】一方のチャネル形式のトランジスタがｎチ
ャネル−トランジスタであり、他方のチャネル形式のト
ランジスタがｐチャネル−トランジスタであり、また第
１の供給電位（VCC）が第２の供給電位（VSS）に対して
負の電位であることを特徴とする特許請求の範囲第１項
または第２項記載のデコーダ回路。 - 【請求項５】トランジスタがエンハンスメント形である
ことを特徴とする特許請求の範囲第１項ないし第４項の
いずれか１項に記載のデコーダ回路。 - 【請求項６】別の入力信号（A1、A2、An、▲▼、▲
▼、▲▼）のうちの残りの入力信号（A1、A2、
An）に対して相補性である入力信号（▲▼、▲
▼、▲▼）が非能動化状態（t1まで）で、第１の供
給電位（VCC）にほぼ等しい電位値を有し、別の入力信
号（A1、A2、An、▲▼、▲▼、▲▼）のう
ちの残りの入力信号（A1、A2、An）と単独の入力信号
（A0）とが非能動化状態（t1まで）で、第２の供給電位
（VSS）にほぼ等しい電位値を有することを特徴とする
特許請求の範囲第１項ないし第５項のいずれか１項に記
載のデコーダ回路。 - 【請求項７】別の入力信号（A1、A2、An、▲▼、▲
▼、▲▼）のうちの残りの入力信号（A1、A2、
An）に対して相補性である入力信号（▲▼、▲
▼、▲▼）が非能動化状態（t1まで）で、第２の供
給電位（VSS）にほぼ等しい電位値を有し、別の入力信
号（A1、A2、An、▲▼、▲▼、▲▼）のう
ちの残りの入力信号（A1、A2、An）と単独の入力信号
（A0）とが非能動化状態（t1まで）で、第１の供給電位
（VCC）にほぼ等しい電位値を有することを特徴とする
特許請求の範囲第１項ないし第５項のいずれか１項に記
載のデコーダ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3533606 | 1985-09-20 | ||
| DE3533606.4 | 1985-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267929A JPS6267929A (ja) | 1987-03-27 |
| JP2612832B2 true JP2612832B2 (ja) | 1997-05-21 |
Family
ID=6281512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219070A Expired - Lifetime JP2612832B2 (ja) | 1985-09-20 | 1986-09-17 | デコーダ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4694278A (ja) |
| EP (1) | EP0217104B1 (ja) |
| JP (1) | JP2612832B2 (ja) |
| KR (1) | KR950001925B1 (ja) |
| AT (1) | ATE54233T1 (ja) |
| DE (1) | DE3672345D1 (ja) |
| HK (1) | HK77694A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118656B2 (ja) * | 1988-02-15 | 1995-12-18 | 三菱電機株式会社 | エンコード回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3397325A (en) * | 1965-12-30 | 1968-08-13 | Rca Corp | Sensor array coupling circuits |
| US3539823A (en) * | 1968-08-06 | 1970-11-10 | Rca Corp | Logic circuit |
| DE2641693C2 (de) * | 1976-09-16 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Decodierschaltung mit MOS-Transistoren |
| US4176287A (en) * | 1978-04-13 | 1979-11-27 | Motorola, Inc. | Versatile CMOS decoder |
| DE3166548D1 (en) * | 1981-04-01 | 1984-11-15 | Itt Ind Gmbh Deutsche | Cmos integrated selection circuit for four potentials and simplifications of it for three potentials |
| JPS6018892A (ja) * | 1983-07-12 | 1985-01-30 | Sharp Corp | 半導体デコ−ダ回路 |
-
1986
- 1986-08-21 AT AT86111590T patent/ATE54233T1/de not_active IP Right Cessation
- 1986-08-21 EP EP86111590A patent/EP0217104B1/de not_active Expired - Lifetime
- 1986-08-21 DE DE8686111590T patent/DE3672345D1/de not_active Expired - Lifetime
- 1986-09-17 JP JP61219070A patent/JP2612832B2/ja not_active Expired - Lifetime
- 1986-09-18 US US06/908,829 patent/US4694278A/en not_active Expired - Lifetime
- 1986-09-20 KR KR1019860007914A patent/KR950001925B1/ko not_active IP Right Cessation
-
1994
- 1994-08-04 HK HK77694A patent/HK77694A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6267929A (ja) | 1987-03-27 |
| EP0217104A1 (de) | 1987-04-08 |
| KR870003504A (ko) | 1987-04-17 |
| KR950001925B1 (ko) | 1995-03-06 |
| US4694278A (en) | 1987-09-15 |
| EP0217104B1 (de) | 1990-06-27 |
| HK77694A (en) | 1994-08-12 |
| DE3672345D1 (de) | 1990-08-02 |
| ATE54233T1 (de) | 1990-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4849935A (en) | Semiconductor memory including transparent latch circuits | |
| US6842046B2 (en) | Low-to-high voltage conversion method and system | |
| JPS5984397A (ja) | Ｍｏｓ論理レベルを規定するバツフア回路 | |
| JPH11273384A (ja) | 半導体装置 | |
| US5831458A (en) | Output circuit having BiNMOS inverters | |
| JPS5873097A (ja) | デコ−ダ−回路 | |
| JP2612832B2 (ja) | デコーダ回路 | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| KR100311973B1 (ko) | 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| JP3313383B2 (ja) | 読み出し専用記憶装置 | |
| GB2270598A (en) | BiCMOS circuit with negative VBE protection | |
| US5278465A (en) | Semiconductor integrated circuit device having ECL gate group circuits and gate voltage control circuits | |
| JPS6028075B2 (ja) | Ｆｅｔを用いたレベル変換／相補信号出力回路 | |
| US6781892B2 (en) | Active leakage control in single-ended full-swing caches | |
| US6362658B1 (en) | Decoder for memories having optimized configuration | |
| KR0167679B1 (ko) | 듀얼 커런트패스를 구비하는 로우어드레스버퍼 | |
| JP3347374B2 (ja) | デコーダ回路及び半導体記憶装置 | |
| KR100233271B1 (ko) | 디코더 회로에서 전력 소비 감소 방법 | |
| KR19980027043A (ko) | 복수의 입력 비트를 갖는 n비트 비교기 | |
| KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
| JPH0945082A (ja) | 半導体メモリ | |
| JPH05167432A (ja) | 論理回路 | |
| KR20000043180A (ko) | 서브 워드라인 디코더 | |
| JPH0498687A (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |