JPS6028075B2 - Ｆｅｔを用いたレベル変換／相補信号出力回路 - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果トランジスタ（ＦＥＴ）回路に関し、
更に詳細にいえば、ＴＴＬ入力信号をＦＥＴレベルに変
換すると共に相補信号出力機能を行なうＦＥＴ回路に関
する。

今日のデータ処理システムで用いられる集積半導体メモ
リはほとんどＭＯＳＦＥＴ技術でつくられる。

しかしバィパーラ技術を用いた集積回路はスイッチング
速度が速いため、このようなデータ処理システムの多く
の部分、例えば高速レジスタ、高速論理部などでは、バ
イパーラ回路も用いられる。バィポーラ素子ＦＥＴ素子
で作られた複合回路が完墜に動作するためには、いうま
でもなく、夫々の素子に必要な動作電圧レベル特に入力
電圧レベルを夫々の素子に与えてやることが必要である
。ＦＥＴメモリ素子は典型的な場合ではバイポーラ素子
の出力から入力信号を受取るため、これらの回路間のイ
ンターフェース部では常にレベル変換の問題がある。バ
ィパーラ・トランジスタを用いた回路における典型的な
電圧レベルはいわゆるＴＴＬレベル方式と呼ばれるもの
である。

これによると、一方の２進状態例えば論理“０”はｏｙ
〜０．６Ｖの電圧値によって表わされ、他方の２進状態
例えば論理“１”は２．４Ｖ〜例えば５Ｖの電圧値によ
って表わされる。この動作電圧値と比較して、ＭＯＳＦ
ＥＴ回路で典型的に見られる制御電圧及び動作電圧はこ
れよりもかなり高い。ＴＴＬ方式における高い方の２進
電圧値は最悪の場合で２．４ＶでＦＥＴ回路における典
型的なスレショルド電圧ＶＴが略１．５Ｖであるとする
と、この状態ではＭＯＳＦＥＴは比較的低いコンダクタ
ンスを示す。換言すれば、このように制御されたＦＥＴ
は導適状態でも比較的高いインピーダンスを表わし、従
ってコンデンサなどの回路ノードの所要の放電が低速で
しか行なわれないことになる。そのため、初期の頃は、
バイポーラ・チップとＦＥＴチップの間に、バイボーラ
技術でつくった別のインターフェース・駆動器チップを
設けていた。しかし開発が進むにつれて、オフ・チップ
端子を有する完全にＴＴＬコンパチプルなＦＥＴメモリ
・チップが求められるようになってきている。ＴＴＬ信
号からＦＥＴ電圧又はＦＥＴ電圧スイングへの変換に加
えて、このようなＦＥＴメモリ・チップの入力回路は大
抵の場合、入力におけるデータ信号及びアドレス信号に
基いて互いに反対位相の信号を出力しなければならない
。

というのは、解続回路又はデ−タ駆動回路の制御には一
般に“真”の形及び“補”の形の反対位相の信号が必要
であり、また利用可能な入力パッドの数の制限のため、
この相補信号出力機能が夫々のチップで行なわれるから
である。本発明は、ＭＯＳＦＥＴ技術でつくられそして
上述したような入力信号のレベル変換及び相補信号出力
能を行なうＴＴＬコンパチブルなＦＥＴ入力回路に関す
る。

この種の回路の例としては、ｍＭＴｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ 、 Ｖｏ
ｌ．１８ 、Ｎｏ．１１、１９７６年４月、３５９７−
３５９８頁、及び同Ｂｕｌｌｅｔｉｎ、Ｖｏｌ．２０、
Ｖｏｌ．入１９７７年８月、９５４一９５６頁がある。
これらの回路は共に、アドレス信号及びデータ信号の相
補出力を得るためのＦＥＴィンバータ段と、所要のＦＥ
Ｔ高電圧レベルを得るためのいわゆるプートストラツプ
駆動器とを用いている。このようにして発生された反対
位相の信号状態は出力側ラツチに入れられる。上記Ｂの
ｌｅｔｊｎのＶｏｌ．１９Ｎｏ．＆１９７７年１月、２
９５３−２９５４頁には、入力信号を入力例のゲート型
ラッチ（フリツプ・フロップ）に直接印加するレベル変
換／相補信号出力回路が示されている。しかしこの回路
は、ラツチ効果の利用によってスイッチング速度を増大
させているものの、高速性がし、ぜん十分でなく、また
補助電圧あるいは基準電圧が余分に必要になるため、十
分満足すべきものとは言えない。従って本発明の目的は
、スイッチング速度が改善され且つ最少数の制御信号及
び補助電圧で動作できる、改良された上述の形式の回路
を提供することである。

簡単にいえば、本発明では、ゲート型ラッチ（フリツプ
・フロツプ）の２つのラツチ・ノードは予めできるだけ
高レベルに且つできるだけ一様に充電され、ＴＴＬ入力
信号は一方のラツチ・ノードに結合された制御回路ブラ
ンチに供給されて、２つのラツチ・ノード間に比較的小
さな電圧差を発生するように働く。

そして、この電圧差がラツチのセット動作時にラッチの
高度にバイアスされたＦＥＴ従って高度に導通したＦＥ
Ｔによって全ＦＥＴ電圧スイングまで迅速に増幅される
。ラッチの状態はＴＴＬ信号の２進状態によって決まる
が、このラツチの状態は一方の入力ノードを所定量だけ
放電させるか又はそのノード電位を上昇させることによ
ってプリセットされ（又は書込まれ）、その後にラッチ
にゲ−ト制御パルスが印加されたときラッチされる。有
利なやり方によれば、印加される入力信号が比較的短い
期間だけ所定値にあって、その後選択サイクルの終了前
に変化するような場合でも動作できるように簡単に回路
を変更できる。第１図はアドレス・ラッチ回路として構
成された本発明の実施例の回路を示しており、この回路
は普通のＮチャンネルＭＯＳＦＥＴを使用しており、動
作電圧ＶＨは典型的な場合で略８．５Ｖである。

勿論本発明は他の導電型のＦＥＴあるいは他の動作電圧
を用いても同様に実施できる。更に第２図は第１図の回
路の動作パルス波形を表わしているが、これも単なる例
示にすぎない事は理解されよう。第１図において、Ｓは
ＦＥＴ電圧レベル（アース、ＶＨ）に変換されるべきＴ
ＴＬ入力信号を示し、出力されるＦＥＴ電圧レベルのう
ちの真出力信号はＳＴによって、補出力信号はＳＣによ
って示されている。

このＴＴＬ入力信号Ｓは例えば、メモリ・チップ上の特
定のメモリ・セルの解読に用いられるアドレス信号であ
る。他の制御パルスＲ，Ｃ及びＤＲは本発明では既に全
ＦＥＴレベルにあるものと仮定する。これらの制御パル
スも一般に、ＴＴＬレベルを有する外部から印放される
チップ選択信号によって内部的に発生される。制御パル
スＲは回路を所定の初期状態にセットする回復相を決め
る。制御パルスＣは夫々チップ上の回路機能を能動にし
、例えばこの例ではゲート型フリツプ・フロップをセッ
トするためのゲート制御パルスとして働く。制御パルス
ＤＲは出力駆動器を能動する。ＴＴＬレベルを有する外
部印加信号によって制御パルスＲ，Ｃ，ＤＲを発生する
ことは普通に行なうことができる。入力信号Ｓのレベル
変換及び相補信号出力動作にかかる時間は夫々のチップ
上のメモリ・セルに対するアクセス時間に累積的に含ま
れる。従って、もし信号ＳＴ／ＳＣが短い時間で入力信
号Ｓ（ＨＬ）から発生できれば、対応してアクセス時間
を減じることができる。第１図において、ＦＥＴ１，２
，３はいわゆるゲート型フリップ・フロップを形成し、
そのラッチ・ノードＮ２，Ｎ３は夫々隔離用ＦＥＴ４，
５を介してブートストラッブ出力駆動器段のＦＥＴ６，
７へ結合されている。

本発明において特に重姿なことは、２つのラツチ・ノー
ドのうちの一方のラツチ・ノードＮ２のみを制御する片
側制御を用い且つ待機相においてＦＥＴ８，９を介して
２つのラツチ・ノードＮ２，Ｎ３を十分にプリチャージ
する回路設計を用いた点である。ＴＴＬ入力信号Ｓ及び
制御パルスＲを受取るＦＥＴＩＯとコンデンサＣＩはラ
ッチ・ノードＮ２に対する制御回路を形成し、ＦＥＴＩ
Ｏの回路は１つの制御回路ブランチを与え、コンデンサ
ＣＩの回路はもう１つの制御回路ブランチを与える。ラ
ツチ・ノードＮ２はＦＥＴＩＯのソースードレィン略を
介して制御パルスＲの入力に接続されている。

ＦＥＴＩＯのゲートにはＴＬＬ入力信号Ｓが印加される
。破線で示されているＦＥＴＩＩ及びＣ２については後
述する。更にノードＮ２には制御パルスＣの入力からコ
ンデンサＣＩを介して容量性結合が与えられる。次に回
路動作について説明する。

待機相において則ち制御パルスＲが高レベルにあるとき
（第２図参照）、／ードＮ２，Ｎ３，Ｎ４及びＮ５は動
作電圧源ＮＨから電位ＶＨ−ＶＴに充電され、ノードＮ
Ｉは値ＶＨ一２ＶＴに充電される。ＶＴはＦＥＴのスレ
ショルド電圧であり、この例ではすべて等しいとする。
ラツチ・ノードは待機相において、特に最大のＴＴＬ入
力信号電圧レベルよりも高い最大電圧にプリチャージさ
れるべきである。第２図に示すように待機相においてゲ
ート制御パルスＣは略ＯＶであるから、ＦＥＴＩは非導
通である。駆動器パルスＤＲも待機相ではＯＶであるか
ら、出力ＳＴ及びＳＣは導通ＦＥＴ６，７を介してアー
ス電位に保たれる。ノードＮ２に対する一方の制御回路
ブランチ内にあって、ゲートにＴＴＬ入力信号Ｓを受取
るＦＥＴＩＯのソースとドレィンはゲートよりも高電位
にあるから、ＦＥＴＩＯは待機相では常に非導通である
。従って待機相では入力信号Ｓは回路に何ら影響を与え
ない。ここで、時間ｔｏで入力信号（アドレス信号）Ｓ
がその適正値になったものと仮定する。

その後制御パルスＲが時間ｔｌ（ｔｌ−ｔｏ之０）にア
ース電位に減少すれば、ラッチ・ノードＮ２，Ｎ３は動
作電圧源ＶＨから分離され、浮動する。入力信号Ｓが高
い２進電圧状態則ち２．４Ｖ以上の電圧を示すものとす
れば、ＦＥＴＩＯ‘ま制御パルスＲがアース電位に低下
したとき導適状態になる。ＦＥＴＩ０の目的はフリツプ
・フロップが後に確実にセットされるようにラツチ・ノ
ードＮ２とＮ３の間に差信号△Ｖを発生することである
。従って、時間ｔ２‘こゲート制御パルスＣが現われる
前に、ラッチ・ノードＮ２の電位を低下させることによ
って、ラツチ・ノードＮ２とＮ３の間に、入力信号状態
に依存する非対称性が得られる。

ゲート制御パルスＣが現われるとフリツプ・フロップが
セットされる。このラッチ効果か最初の低い値△Ｖを全
ＦＥＴレベル差に増幅する。換言すれば、ラッチ・／ー
ドＮ２及び／ードＮ４は導通ＦＥＴ１，２を介してアー
ス電位まで事実上放電される。しかしノードＮ３，Ｎ５
の電位は高レベルに留まり、ＦＥＴ７は従って導適状態
にある。時間ｔ３のとき駆動器パルスＤＲがアース電位
からＶＨに変わると、ＦＥＴ７の駆動器段では、知られ
ているブートストラップ効果が現われ、出力ＳＴもＶＨ
の電位になる。出力ＳＣはこの入力状態ではアース電位
に留まる。選択の開始時に入力信号Ｓが低い２進電圧状
態則ちミ０．６Ｖにあれば、ＦＥＴ１０は時間ｔｌに制
御パルスＲが低レベルになっても非導運状態を続ける。

従って／−ドＮ２ではＦＥＴＩＯを通る放電電流による
電位の減少はない。この場合両方のラッチ・ノードＮ２
，Ｎ３は前にプリチャージされた電位にあり、このとき
ノードＮ２とＮ３の間に差電圧は生じない。しかし時間
ｔ２でゲート制御パルスＣが現われると、上述した場合
と逆の関係の非対称性をつくるような量の電荷がコンデ
ンサＣＩを介してノードＮ２に結合される。ノードＮ２
の電位はノードＮ３よりも上昇する。そしてフリップ・
フロップのセット動作によってノードＮ３及びＮ５はほ
ぼアース電位まで放電される。駆動器パルスＤＲが付勢
されると今度はＦＥＴ６の出力駆動器段でブートストラ
ップ効果が生じ、出力ＳＣがＶＨ電位になり出力ＳＴは
ほぼアース電位に留まる。ノードＮ２，Ｎ３の容量はブ
ートストラツプ作用に対する妨害的寄生容量になりうる
ためＦＥＴ４，５は夫々のブートストラツプ回路ノード
Ｎ４，Ｎ５を隔離するために用いられる。

このようなサイクルを終端させる場合は、先ず最初のゲ
ート制御パルスＣをオフにして、制御パルスＲがＶＨに
なるとき導適状態のフリップ・フロップＦＥＴを介して
不要なＤＣ電力消費が生じないように制御されるのが好
ましい。

第１図の回路において、破線で示されたＦＥＴＩＩ及び
コンデンサＣ２が用いられた場合は選択サイクルの終了
前にＴＴＬ入力信号Ｓの状態が変わることができるとい
う付加的特徴が得られる。

ＦＥＴＩＩは制御パルスＲによって制御される。入力信
号Ｓが特定の値ぐ０”又は“１”）を示すべきときＦＥ
ＴＩＩは十分に導通しており、入力信号はＦＥＴＩＯの
ゲート及びコンデンサＣ２に直接印加される。コンデン
サＣ２はＦＥＴＩＩがオフになるときＦＥＴＩＯのゲー
ト電圧の安定化を与える働きをする。待機相の終了時に
制御パルスＲがオフになると、このときＦＥＴＩ Ｉは
もはや導適状態にないから入力信号Ｓはアドレス・ラッ
チ回路の残りの回路部にもはや影響を与えない。ＴＴＬ
アドレス信号のための入力線では、このとき（ｔ＞ｔｌ
）早くも電位の変化を受入れることが可能な状態になっ
ており、このことはある場合に有利な特徴を与える。こ
のような入力信号の変化は第２図に細い破線で示されて
いる。上で説明したように、本発明はＴＴＬ入力信号又
は同等の信号のレベル変換及び相補信号出力動作にラッ
チ回路の感度及び特定の増幅効果を利用する。

夫々の入力信号状態の関数として特定の制御を用いるこ
とにより、まだセットされていないフリツブ・フロップ
に、互いに逆の関係の非対称性を与えることができる。
識別されるべき２つの入力状態はラッチ回路の交差結合
されたノード間に反対符号の差電圧を生じる。２つのラ
ッチ・ノードの一方だけが制御されると、そのノード電
位は一方の場合は比較的低い放電電流によって低下し、
他方の場合は少量の電荷の結合によって他方のラツチ・
ノードよりも上昇する。

このようにフリップ・フロップが非能動的又は隔離され
た状態にあるとき入力信号状態に応じて定められるプリ
セット状態はフリップ・フロップのセット動作時に最終
的にラツチされる。ラッチ・ノード例えば第１図のＮ２
をＦＥＴＩＯ及びコンデンサＣＩを介して制御するよう
に回路設計する場合は次の事項を考慮する必要がある。

即ち、制御パルスＣが生じるときコンデンサＣＩを介し
て与えられる電位の増加分は、その前にＦＥＴＩＯを通
る放電によって生じた電位の減少分よりも小さく保たれ
るようにする必要がある。換言すれば、ＦＥＴＩ０及び
コンデンサＣＩによる制御ブランチの設計は、高い２進
電圧レベルの入力信号Ｓがあった場合に生じるＦＥＴＩ
Ｏによる放電効果がコンデンサＣＩによる電位の上昇よ
りも大きくなるようにされる必要がある。ＦＥＴＩＯを
通る放電によって生じる爵位減少の典型的な値は０．３
Ｖ程度である。コンデンサＣＩによる電位上昇によって
得られる差電圧の典型的な値は略０．１５Ｖである。従
って電位の減少分を特定の値△Ｖとした場合、ＦＥＴＩ
Ｏを通る放電電流値又はその持続時間は夫々のノード例
えばＮ２における有効な容量値に基づいて求めることが
できる。典型的な例では例えば４０仏Ａの電流を１則ｓ
間放電させる。ノードＮ２のためのこの放電時間は第２
図の時間差ｔ２−ｔｌに対応する。求められた放電電流
の値から、所与の電圧レベルの制御パルスＲ及びＳにお
けるＦＥＴＩＯの寸法（Ｗ／Ｌ）を決めることができ、
例えば３５／３．５である。同様に、コンデンサＣＩに
よる電圧上昇分を△Ｖとした場合コンデンサＣＩの値は
ラッチ・ノード‘こおける有効な漂遊容量、制御パルス
Ｃのレベル、並びにフリツプ・フロツプのパラメータか
ら決めることができる。上述の条件における典型的な値
は約０．７５ｐＦである。ラッチ・ノードＮ２，Ｎ３は
ほぼ動作電圧ＶＨまで高レベルに且つ一様にプリチャー
ジされるため、フリツプ・フロツプのセット時にオンに
スイッチされるＦＥＴ２又は３が、ラツチ・ノードが低
レベルにしかプリチャージされないこの種の従来公知の
回路と違って、直ちに非常に低いインピーダンスを示し
、夫々のラツチ・ノードを迅速に且つ完全に放電させる
。

要するに、本発明によれば、ＴＴＬ信号をＦＥＴレベル
の信号に変換し且つ同時に反対位相の信号を出力する高
速ＦＥＴ回路が得られる。

この場合、全ＶＨ電圧ではなく比較的小さな差信号だけ
発生すればよいため、この回路はＴＴＬ信号に対して小
さな入力容量を与える。また、提示したアドレス・ラッ
チ回路は最少数の制御パルス及び補助電圧源で動作でき
、ＤＣ電力消費を生じない。更に、集積回路の設計の点
から見ても、入力信号はそれほど大きくない１つのＦＥ
Ｔに印加されるだけであるから、必要な回路面積が小さ
くてすむという利点が得られる。また、印加入力信号が
比較的短い期間だけ所定値にあって、その電位が選択プ
ロセスの終了前に変わる場合でも動作できるように回路
を簡単に修正できる。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は第１図の回
路動作を示すパルス波形図である。 １，２，３……フリツプ・フロツプ、Ｎ２，Ｎ３……ラ
ッチ・ノード、４，５……隔離用ＦＥＴ、６，７・…・
・ブートストラップ出力駆動器段ＦＥＴ、８，９・・・
・・・プリチャージＦＥＴ、Ｓ（ＴＴＬ）・・・・・・
ＴＴＬ入力信号２、Ｒ，Ｃ，ＤＲ・・・・・・制御パル
ス端子、１０・・・・・・ＦＥＴ、Ｃ１・・・・・・コ
ンデンサ、Ｓ（ＴＴＬ），Ｒ，１０……第１の制御回路
ブランチ、Ｃ，ＣＩ…・・・第２の制御回路ブランチ。 ＦＩＧ．ＩＦＩＧ．２

Claims (1)

1. 【特許請求の範囲】 １ 夫々関連する出力駆動器段に結合された２つのラツ
   チ・ノードを有するゲード型フリツプ・フロツプを含む
   ＦＥＴレベル変換／相補信号出力回路において、前記ラ
   ツチ・ノードに接続され待機相において前記ラツチ・ノ
   ードを動作電源でプリチヤージする回路と、入力信号に
   応答して一方のラツチ・ノードの電位を減少させる第１
   の制御回路ブランチ及び制御信号に応答して前記入力信
   号と独立的に前記一方のラツチ・ノードの電位を増加さ
   せる第２の制御回路ブランチを含む、前記一方のラツチ
   ・ノードに結合された制御回路とを有し、前記第１及び
   第２の制御回路ブランチは前記第１の制御回路ブランチ
   によつて与えられる電位の減少分が前記第２の制御回路
   ブランチによつて与えられる電位の増加分よりも大きく
   なるように構成され、前記第２の制御回路ブランチの入
   力が上記フリツプ・フロツプのゲート制御入力に結合さ
   れていることを特徴とする、ＦＥＴを用いたレベル変換
   ／相補信号出力回路。 ２ 前記２つのラツチ・ノードは前記入力信号の最大電
   圧レベルよりも大きく且つ実質的に同じ値の電圧に前記
   待機相においてプリチヤージされることを特徴とする特
   許請求の範囲第１項に記載の回路。 ３ 前記第１の制御回路ブランチは前記一方のラツチ・
   ノードと制御パルス源との間にソース−ドレイン路が接
   続されそのゲートに前記入力信号を受取るよう接続され
   たＦＥＴを含み、前記第２の制御回路ブランチは前記制
   御信号の発生時に前記一方のラツチ・ノードに所定量の
   電荷を結合するための容量性素子を含むことを特徴とす
   る特許請求の範囲第１項又は第２項に記載の回路。 ４ 前記入力信号は前記待機相において導通状態にある
   ＦＥＴを介して前記第１の制御回路ブランチの前記ＦＥ
   Ｔのゲートに結合されることを特徴とする特許請求の範
   囲第３項に記載の回路。