JPS5914827B2 - アドレス選択システム - Google Patents

Description

【発明の詳細な説明】 本発明はアドレス選択システム及びその回路に関し、特
に絶縁ゲート型電界効果トランジスタ（ＦＥＴ）を用い
た記憶装置のアドレン選択を対象１５とする。

第４図に示されるアドレス選択システムが本発明者によ
つて提案され検討された。

同図は４ＫＲＡＭ（ランダムアクセスメモリ）の一部を
示すものであり、実際には６本のアドレス２０信号Ａ。

−Ａ６に対応してそれぞれ同様なアドレス選択システム
が構成されているのであるが、ここでは１本のアドレス
信号Ａ。とメモリセル部との接続関係のみを示す。図中
１０はＸ（行）ラインアドルスセツト回路であり、駆動
信号φｏｘにより駆２５動されＴＴＬ（Ｔｒａｎｓｌｓ
ｔｅｒ−Ｔｒａｎｓｉｓｔｅｒ一Ｌｏｇｉｃ）レベルの
アドレス入力信号Ａ。を２つの相反するＭＯＳレベル（
ＶＤＤレベル）ａｏ、ａｏに変換するものであり、１１
はＸ（行）ライン選択デコーダ、駆動回路でありデコー
ダ、駆動信号ａ。ｘ。３０η丁ｆ出力する。

一方１２はＹ（列）ライン選択アドレスセット回路であ
りＴＴＬレベルのアドレス信号Ａ。を２つの相反するＭ
ＯＳレベルａ。、ａｏに変換するものであり、１３はＹ
選択デコーダ駆動回路であり２つのデコーダ駆動信号ａ
０Ｙ、Ｔ汀３５を出力する。このように、このシステム
は、１本のアドレス信号Ａ。をＸとＹのセット回路を介
してそれぞれデコーダを駆動するようなアドレス選択シ
ステムである。なお、上記アドレスセツト回路は、アド
レスバツフア回路とも呼ばれている。次にメモリセルと
の接続関係を説明する。図中４ａ〜４ｄはＸ選択デコー
ダであり、６ａ〜６ｈはゲート回路であり、７ａ，７ｂ
はプリセンスアンプである。

このブリセンスアンプ７Ａ，７ｂを中心としてＸライン
とＹラインに接続されたメモリセル８ａ〜８ｐか上下対
称に配置されている。このようにブリセンスアンプ７Ａ
，７ｂを中心にメモリセルが上下にふり分けられている
のはプリセンスアンプ入力信号中の差動雑音を少なくす
るためである。また、アドレスバツフア回路の出力負荷
容量を小さくするため同図のＸ選択デコーダ４ａ〜４ｄ
には上記アドレス信号Ａ。

の印加される駆動回路１１からの出力のみならず他のア
ドレス信号（Ａ１〜Ａ５）が印加されるデコーダ回路の
出力がそれぞれ入力として５駆動回路（６ａ〜６ｈ）に
印加されている。同図では一個のデコーダで２つのゲー
ト回路を駆動するような構成となつている（例えばデコ
ーダ４ａは２つのゲート回路６ａ，６ｂを駆動するよう
になつている）が、これは設計上の便宜を考えて２ｂｉ
ｔに１つのデコーダを接続したものである。そして上記
ゲート回路は同時に１となることのないように残りのア
ドレス入力信号で制御された位相の異なるビツト選択信
号φＸＡ・φＸＢが印加されている。図中５ａ，５ｂは
Ｙライン選択デコーダであり、上記Ｙ選択デコーダ駆動
回路１３の出力Ａ。

Ｙ，πが入力として印加されているとともに、他のアド
レス信号（Ａ，Ｙ−Ａ，Ｙ）が印加される，駆動回路か
らの信号が印加されており、このＹ選択デコーダの出力
は各列ラインに設けられている入出力回路９ａ，９ｂに
接続されている。なお、図中ＦＥＴＱａ，Ｑｂはチツプ
非選択時（ＣＥ）にプリセンスアンプ７Ａ，７ｂの上部
に伸びているライン（デイジツト線）をＶＤＰレベルに
ブリチヤージするためのものでありＦＥＴＱｃ，Ｑｄは
同じくチツプ非選択時にプリセンスアンプの下部に伸び
ているライン（デイジツト線）をＶＤＰレベルにプリチ
ヤージしておくためのものである。以上の構造のアドレ
ス選択システムによれば、選ばれたアドレスのセツト回
路がセツトさ泊、それに接続される１駆動回路が１駆動
され、もつて所定のＸライン、Ｙラインを選択してメモ
リセルの記憶情報を処理することかできるのである。

上記のようなアドレス選択システムでは各アドレス入力
信号毎に２つのセツト回路（Ｘ選択用とＹ選択用）が人
用となる。

すなわち、４ＫＲＡＭにあつては１２個のセツト回路が
必要となるのである。このため以下のような欠点を生ず
ることが分かつた。４ＫＲＡＭの場合１２個のセツト回
路（アドレスバツフア回路）が必要となるため消費電力
大となり、より大容量のＲＡＭを構成する場合には特に
大きな問題となる。

また、アドレスバツフア回路が多いということは、集積
度の向上が図れないことをも意味し、同時にアドレス人
カピンの人力容量が大きくなる欠点がある。

さらに、このように周辺回路が多くなると誤動作（誤選
択等）が生じやすく信頼性に欠けるものとなる。

したがつて、本発明の目的は消費電力の少ないアドレス
選択システムを有する半導体記憶装置を提供することで
あり、本発明の他の目的は消費電力が少なく安定した動
作をするアドレスバツフア回路を提供することであり、
さらに本発明の他の目的はアドレスバツフア回路（セツ
ト回路）の個数を減らして消費電力の少ない記憶装置と
なるようなアドレス選択システム及びその回路を提供す
ることであり、他の目的は集積度の向上が図れるアドレ
ス選択システム及びその回路を提供することにあり、さ
らに他の目的は安定な動作が期待でき、さらにアドレス
ピン入力容量を減小させることができ、信頼性の高いも
のとなるアドレス選択システム及びその回路及びそのア
ドレスシステム選択システムを用いた半導体記憶装置を
提供することにある。

上記目的を達成するための本発明の基本的構成は、アド
レス入力信号をセツトし、このセツト出力を行選択デコ
ーダと列選択デコーダに共通に印加し、上記行選択デコ
ーダと列選択デコーダを時分割的に駆動させるようにし
たことを特徴とする。

上記目的を達成するための本発明の他の構成は、アドレ
ス入力信号を受けこれをセツトする論理セツト回路と、
この論理セツト回路の変換出力を共通入力とする行選択
デコーダ駆動回路と列選択デコータ駆動回路とを具備し
、上記行選択デコーダ駆動回路を第１の，駆動信号φ、
によつて駆動し、上記列選択デコーダ駆動回路を第２の
１駆動信号φＹによつて駆動してなることを特徴とする
。以下実施例にそつて図面を参照し本発明を具体的に説
明する。第１図は本発明のアドレス選択回路の一例を示
す回路図である。

同図に示すように、１つのアドレス入力信号（ＡＯをア
ドレスセツト回路（アドレスバツフア回路）１で受け、
その出力Ａ。

，ａＯをＸ選択デコーダ駆動回路２とＹデコーダ駆動回
路３とに共通に印加し、Ｘデコーダ駆動回路２はタロツ
タパルスφＸによつて１駆動し、Ｙデコーダ１駆動回路
は上記タロツクパルスφＸよりも位相の遅れたクロツタ
パルスφＹによつて１駆動し、このそれぞれの１駆動回
路の出力信号によつてＸデコーダ、Ｙデコーダを時分割
的に１駆動しようとするものである。アドレス信号セツ
ト回路（アドレスバツフア回路）１は消費電力を減らす
為にＭＯＳＦＥＴＱｌ〜Ｑ５からなるダイナミツク型フ
リ１ンプ・フロツプで構成される。

Ｑｌ，Ｑ２は負荷用ＭＯＳＦＥＴであり、それぞれのド
レイン端子には電源電圧ＤＤ（＝１２Ｖ）が印加され、
ゲート端子には選択動作時アドレス信号セツト回路１の
出力端子Ａ。

或はＡ。のどちらか方から電源電圧レベルの出力を取り
出すのに充分な電圧レベルの負荷用ＭＯＳＦＥＴ，駆動
信号φ。（＝１４Ｖ）が印加される。Ｑ３，Ｑ４は駆動
用ＭＯＳＦＥＴであり、お互にゲートとドレイン端子が
タロス・カツプルされており、それぞれのソース端子は
共通に接続され、アドレスバツフア駆動信号φ２によつ
て制御されるＭＯＳＦＥＴＱ６を介してＲｅｆｅｒｅｎ
ｃｅｐＯｔｅｎｔｌａｌに接続されている。

また、このフリツプ・フロツプ回路を非平衡形にする為
に、，駆動用ＭＯＳＦＥＴＱ３とＱ４それぞれのチヤネ
ル幅（Ｗ）とチヤネル長（Ｌ）との比率（Ｗ／Ｌ）が変
えられ、Ｑ４のＭｕｔｕａｌｃＯｎｄｕｃ−Ｔａｎｃｅ
（Ｇｒｒｌ）はＱ３のそれよりも大きく設計されている
。

フリツプ・フロツプリセツト信号φ１によつて制御され
るＭＯＳＦＥＴＱ５はアトレスセツト回路１の出力端子
Ａ。

及びＡ。のそれぞれの容量の充電時に、両出力端子の電
圧レベルを同一にりセツトする為に設けられている。さ
らにまた、一方の１駆動用ＦＥＴＱ３のドレイン端子と
ＲｅｆｅｒｅｎｃｅｐＯｔｅｎｔｌａｌとの間には、人
力信号Ａ。

によつて制御されるＭＯＳＦＥＴＱ７とアドレスバツフ
ア駆動信号φ２によつて制御されるＭＯＳＦＥＴＱ８と
の直列接続回路か設けられている。Ｘデコーダ駆動回路
２は、，駆動用ＦＥＴＱｌＯ，Ｑｌ２を直列接続した回
路と駆動用ＦＥＴＱ，，，Ｑｌ２を直列接続した回路と
を並列接続し、このうち一方の直列接続回路のＦＥＴＱ
ｌＯと他方の直列接続回路のＦＥＴＱｌ３には上記アド
レスバツフア回路１の出力Ａ。を共通に印加し、残りの
ＦＥＴＱｌ２とＱｌｌにはアドレスバツフア回路１の出
力Ａ。を共通に印加し、この並列接続回路の電源側端子
はＸデコーダ駆動信号φＸによつて駆動されるＦＥＴＱ
９を介して電源ＶＤＤに接続し、アドレスセツト回路と
デコーダ駆動回路は、１駆動信号φＸを受けるトランス
フアＦＥＴＱ，４，Ｑｌｌによつて接続される。そして
、上記直列接続回路の接続点から出力Ａ。Ｘを収り出し
、他方の直列接続回路の接続点から出力；を取り出すも
のとする。なお、行アドレスストローブＲＡＳによつて
，駆動されるＦＥＴＱｌ５，Ｑｌ６，Ｑ２５，Ｑ２５′
（工出力のフローテイング防止用である。さらに、Ｙデ
コーダ駆動回路３は、上記Ｘデコーダ駆動回路２と同様
な構成となつている。

すなわち、ＦＥＴＱｌ８，Ｑ２Ｏ及びＦＥＴＱｌ，，Ｑ
２ｌによつてそれぞれ構成された直列接続回路を並列接
続し、ＦＥＴＱｌ８，Ｑ２ｌにはアドレスバツフア回路
１の出力Ａ。をφＹを受けるＦＥＴＱ２２を通して印加
し、ＦＥＴＱ２ＯとＱｌ９には出力］；をφＹを受ける
ＦＥＴＱ２２′を通して印加し、並列接続回路の電源側
はＹデコーダ駆動信号φＹによつて１駆動されるＦＥＴ
Ｑｌ７を設け、ＦＥＴＱｌ，とＱ２ｌの接続点より出カ
ゴ腎を、ＦＥＴＱｌ８とＱ２Ｏの接続点より出力Ａ。Ｙ
をそれぞ゛れ取り出す。なお、列アドレスストロープ信
号ＣＡＳによつて駆動されるＦＥＴＱ２３，Ｑ２４，Ｑ
２６，Ｑ′２６は出力のフローテイング状態を防止する
ためのものである。以上のＦＥＴは全てｎチヤンネルエ
ンハンスメント型のＦＥＴである。

このような構成で所定のアドレス選択が行なえる理由は
以下の動作説明により明らかとなるであろう。第２図は
、その動作説明のための電圧波形図である。先ず、第２
図に示されたタイミングチヤートのＴＯ−Ｔ２の期間ア
ドレス信号セツト回路１の負荷用ＭＯＳＦＥＴｌ駆動信
号φ。

は第１の電圧レベル（８Ｖ）におり、負荷用ＭＯＳＦＥ
ＴＱｌ，Ｑ２は導通している。そこで出力端子Ａ。，ａ
Ｏそれぞれに付随する容量Ｃｌ，Ｃ２は負荷用ＭＯＳＦ
ＥＴＱｌ，Ｑ２を通じて電源電圧ＶＤＤ（−１２）レベ
ルの一のレベル（＝６Ｖ）にチヤージアツプされる。一
方この間フリツプ・フロツプリセツト信号φ１は高レベ
ルになつているのでＭＯＳＦＥＴＱ５は導通状態にあり
容量Ｃ，，Ｃ２は正確に同一レベル（６Ｖ）にりセツト
される。次に１３をすぎ、フリツプ・フロツプリセツト
信号φ１がＲｅｆｅｒｅｎｃｅｐＯｔｅｎｔｌａｌレベ
ル（ＧＮ［））になると、ＮＯＳＦＥＴＱ５が０ｆｆ状
態になる。

一方この間負荷用ＭＯＳＦＥＴ５駆動信号φ。は第一の
電圧レベルからＶＤＤ＋ΔＶｔ（ΔＶｔ＝Ｖｉｈ＋ΔＶ
ｔｈ）以上の高レベルに立上り、その結果負荷用ＭＯＳ
ＦＥＴのソース端子からは、これらＭＯＳＦＥＴのドレ
イン端子に印加さねている電源電圧レベルＤＤと同じレ
ベルの電圧か得られるようになる。それと同時にアドレ
ス・バツフア，駆動信号φ２がＶＤＤレベルになるので
、ＭＯＳＦＥＴＱ６は導通しＣｌ，Ｃ２に蓄えられてい
た電荷が放電し始め、入力信号Ａ。の値に応答して、ア
ドレスセツト回路１はどちらかの状態にセツトされる。
入力信号Ａ。が低レベル（゛Ｏ゛）の場合、この入力信
号Ａ。が印加されるＭＯＳＦＥＴＱ７は０ｆｆ状態であ
るので、出力端子Ａ。に付随する容量Ｃ２は，駆動用Ｍ
ＯＳＦＥＴＱ３→ＭＯＳＦＥＴＱ６の経路を流れる電流
２により、一万出力端子Ａ。に付随する容量Ｃ１は駆動
用ＭＯＳＦＥＴＱ４→ＭＯＳＦＥＴＱ６の経路を流れる
電流３によつて放電される。ところで駆動用ＭＯＳＦＥ
ＴＱ４のＭｕｔｕａｌｃＯｎｄｕｃｔａｎｃｅ（Ｇｒｒ
ｌ）はＱ５のそれよりも大きくなるように設計されてい
るため、出力端子Ａ。の容量Ｃ１の方が出力端子Ａ。の
容量Ｃ２よりも早く放電され、その結果出力Ａ。は低レ
ベル（゛Ｏ”）に、出力Ａ。は高レベル（゛１”）にそ
れぞれセツトされる。逆に、入力信号Ａ。が高レベル（
゛１″）の場合、ＭＯＳＦＥＴＱ７は導通する。その結
果、出力端子Ａ。の容量Ｃ２の放電経路は、上記電流２
の流れる経路と、ＭＯＳＦＥＴＱ７→ＭＯＳＦＥＴＱ８
を流れる電流１の経路の２つの経路となり、１＋２〉１
３となるようにＭＯＳＦＥＴＱ３，Ｑ４，Ｑ６，Ｑ７の
Ｇｍを設計しておけば、アドレス信号セツト回路１の出
力Ａ。の容量Ｃ２は出力Ａ。の容量Ｃ１よりも早く放電
されるので、その結果Ａ。は高レベル（“ビ）にセツト
され、？は低レベルＣ『′）にセツトされる。この様に
駆動用ＭＯＳＦＥＴＱ４，Ｑ，のＧｍに差を設けた非平
衡型ダイナミツク・フリツブ・フロツプをアドレス信号
セツト回路として用いている為、このＧｍの差を充分と
つておけば、出力端子谷量Ｃ，，Ｃ２に多少のバラツ牛
が在つても、入力信号Ａ。

に応答せずにアドレス信号セツト回路１がセツトされる
という様な誤動作をさけることが出来る。上述の様に入
力信号Ａ。

が低レベルの場合アドレス信号セツト回路Ａ。，ａＯか
らはそれぞれ６ＧＮＤ゛レベル、ＶＤＤレベルの出力が
得られ、次にＴ４時Ｘデコーダ駆動信号φＸがＤＤレベ
ルとなるからＸデコーダ駆動回路２が動作し、上記アド
レスバツフア回路の出力Ａ。（ＧＮＤレベル）、ＡＯ（
Ｖｊ，Ｄレベノ（ハ）に対応した出力Ａ。ｘ（ＧＮＤレ
ベル），；（１）。レベルに近いレベノ（ハ）が生じ、
これによつてＸデコーダが所定のラインを選択すること
になる。次に、上記Ｘアドレス選択動作終了後Ｙアドレ
スストロープ信号窯瓦がＧＮＤレベルになると、それに
応答して上記同様アドレスバツフア回路１の負荷用ＦＥ
Ｔ駆動信号φ。

が再び高レベル（ＤＤ＋ΔＶｔ以上のレベル）となり、
また、アドレスバツフア１駆動信号φ２がＶＤＤレベル
となるからフリツプフロツプ回路かセツトされ、アドレ
ス入力信号ＡＯが例えば上記と逆に高レベルであれば出
力ＡＯはＶ。Ｏレベル、ＡＯはＧＮＤレベルとなる。上
記Ｙアドレスストローブ信号ＣＡＳの変化に同期してＹ
デコーダ選択信号φＹがＶｌ，ＤレベルとなるからＹデ
コーダ駆動回路が動作し、その出力Ａ。Ｙは高レベル、
石腎はＧＮＤレベルとなり、これによつてＹデコーダが
駆動され所定の列が選択されることになる。なお、チツ
プ非選択時（ＲＡＳ，ＣＡＳは共に高レベル）にはフロ
ーデイング防止用ＦＥＴＱｌ５，Ｑｌ６・Ｑ２３・Ｑ２
４・Ｑ２５）Ｑ′２５９Ｑ２６・Ｑ′２６がオンとなつ
て出力を強制的に゛ＧＮＤ゛レベルに規定しているから
雑音による誤選択が生ずることはない。

以上のような本発明を前述の４ＫＲＡＭに応用した場合
の一例が第３図に示す回路である。

すなわち、アドレス入力信号Ａ。

が印加されるアドレスセツト回路（アドレスバツフア回
路）１と、この出力Ａ。，ａＯか共通に印加されるＸデ
コーダ，駆動回路２及びＹデコーダ駆動回路３が本発明
のアドレス選択回路であり、Ｘデコーダ４ａ〜４ｄ１ゲ
゛一ト回路６ａ〜６ｈ１メモリセル８ａ〜８Ｐ１ブリセ
ンスアンプ７ａ〜７ｂ，．Ｙデコーダ５ａ〜５ｂ１入出
力回路９ａ，９ｂ０）構成及びその接続関係は従来例と
して第４図に示し５たものと全く同様であるから、重複
を避けるためその詳細の説明は省略する。以上の構成か
ら明らかなように、４ＫＲＡＭに本発明を適用した場合
にはアドレス入力信号の数ＡＯ−Ａ５（６本）に対応し
た６個のアドレスバツフア回路を要するだけでその目的
が達成できることになる。

したがつて本発明によれば、アドレスバツフア回路の個
数が減り消費電力が極めて少なくなる。

ちなみに、第４図に示したシステムで必要なアドレスバ
ツフア回路１２個に対して半分で足りるからアドレスバ
ツフアシステムの消費電力も約半分となる。また、アド
レスバツフア回路の個数か少なくなるから半導体記憶装
置の集積度の向上が図れるものとなり同時にアドレス入
力ピン容量が減少する。

さらに、周辺回路の数が減ることになるから安定な動作
が期待でき、信頼性の高いものとなる。特に、本発明の
ようにフローテイング防止用のＦＥＴを設けているため
、誤選択が生ずることはなく、ノイズマージンが大きい
ものとなる。さらにまた、上述のように、Ｘデコーダ駆
動回路とＹデコーダ駆動回路とを時分割的に駆動するた
めのタイミングパルスφＸ，φＹはＸアドレスストロー
ブ信号ＲＡＳ及びＹアドレスストローブ信号寛Ｇから形
成することができ、また、上記？＝は、通常のチツプイ
ネーブル（ＣＥ）と同じであり、己毫はＲＡＳを遅延さ
せた信号と外部から入力されるＹ選択信号によつて形成
できるものであるから、特に、本発明のための新たな回
路が必要ではなく、また、そのタイミングも単純なもの
であるから設計上も便宜であり、極めて有効であるＯ本
発明は上記実施例に限定されず種々の変形を用いること
かできる。

上記実施例で示したアドレス信号セツト回路アドレスバ
ツフア回路１の其体的構成、Ｘ，Ｙデコーダ，堅勲回路
の具体的構成はどのようなものであつてもよい。

例えば、前述のアドレス信号セツト回路で用いられるフ
リツプフロツプを非平衡型とするには、出力端子容量Ｃ
ｌ，Ｃ２又は負荷用ＦＥＴＱｌ，Ｑ２のＧｍにそれぞれ
差を設けてもよい。

（１）出力谷量をＣ１くＣ２とした場合（この時、負荷
用ＭＯＳＦＥＴＱｌ，Ｑ２のＧｍを同一にし、また１駆
動用ＭＯＳＦＥＴＱ３，Ｑ４のＧｍも同一にしておく）
チツブ非選択時において、ＭＯＳＦＥＴＱ５により出力
端子Ａ。

．ｊが同一電位になつている時は、上記谷量Ｃ１〈Ｃ２
の関係にあるから出力端子Ａ。の付随容量の方かＡ。の
それよりも充電電荷荷量が多い。したがつて、チツプ選
択時人力信号Ａ。が０ＧＮＤ”レベルの場合、Ｃ１の電
荷が先に放電し、ＡＯがＧＭＤレベル、ＡＯがＶＤＤレ
ベルにセツトされ、入力信号Ａ。がＶＤ］Ｊレベルの場
合はＭＯＳＦＥＴＱ７が導通しさらに電流経路１が加わ
る為逆の状態にセツトされる。゜（２）負荷用ＦＥＴＱ
ｌ，Ｑ２のＧｍをＱ１〉Ｑ２とした場合（この時、出力
容量Ｃｌ，Ｃ２を同一に、また５駆動用ＭＯＳＦＥＴＣ
））Ｇｍも同一にする。

）チツプ非選択時、ＭＯＳＦＥＴＱ５が導通することに
より、出力端子Ａ。，？が同一電位になつた後、チツプ
選択時両出力端子の付随容量は１２，１３の経路を通つ
て同時に放電する。一方、入力信号Ａ。が゛ＧＮＤ”レ
ベルの場合、負荷用ＭＯＳＦＥＴＱｌ，Ｑ２を介して再
びＣ２，Ｃｌに充電゛がなされるが、ＭＯＳＦＥＴＱｌ
のＧｍはＱ２のそれよりも大きい為、出力端子Ａ。の付
随容量Ｃ２への充電スピードか速く、出力端子Ａ。が゛
１゛にセツトされるＡ。ば０”となる。また、入力信号
Ａ。がＶＤｌ）レベルの場合はＭＯＳＦＥＴＱ７は導通
し、？の付随容量Ｃ２は電流１と１２により出力端子Ａ
。の容量よりも早く放電してしまうから゛Ｏ”となり、
逆にＡ。ばビとなる。また、上記実施例では本発明を４
ＫＲＡＭに適用した場合を示したが、それ以外のＲＡＭ
にも適用できることは言うまでもない。さらに本発明の
実施例ではＦＥＴは全てｎチヤノネルエンハンスメント
型のものを用いるものとしたか、ＰチヤンネルＦＥＴを
用いても全く同様である。

かかる場合は使用電源として負電源を用いればよい。本
発明はアドレス選択システム及びその回路として広く利
用できる。

【図面の簡単な説明】

第１図は本発明の具体的構成を示す回路図、第２図はそ
の動作説明のための電圧波形図、第３図は本発明の応用
の一例を示す具体的回路図、第４図は４ＫＲＡＭの一部
構成を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １ 行線に結合された行選択デコーダおよび列線に結合
   された列選択デコーダを駆動するためのアドレス選択シ
   ステムであつて、アドレス入力信号に応じて２つの出力
   ノードに相補アドレス出力信号を送出するためのアドレ
   スバッファ回路と、それぞれ２つの入力ノードが上記ア
   ドレスバッファ回路の２つの出力ノードに共通に結合さ
   れかつそれぞれ２つの出力ノードが上記行選択デコーダ
   および列選択デコーダにそれぞれ結合された行選択デコ
   ーダ駆動回路および列選択デコーダ駆動回路とを備えて
   なり、上記行選択デコーダと列選択デコーダとが時分割
   的に駆動されるようにしたことを特徴とするアドレス選
   択システム。 ２ 行線に結合された行選択デコーダおよび列線に結合
   された列選択デコーダを駆動するためのアドレス選択回
   路であつて、アドレス入力信号に応じて２つの出力ノー
   ドに相補アドレス出力信号を送出するためのアドレスバ
   ッファ回路と、それぞれ２つの入力ノードが上記アドレ
   スバッファ回路の２つの出力ノードに共通に結合されか
   つそれぞれ２つの出力ノードが上記行選択デコーダおよ
   び列選択デコーダにそれぞれ結合された行選択デコーダ
   駆動回路および列選択デコーダ駆動回路とを具備してな
   り、上記行選択デコーダ駆動回路は第１の駆動信号によ
   つて駆動され、上記列選択デコーダ駆動回路は第２の駆
   動信号によつて駆動され、上記第１と第２の駆動信号と
   は互いに位相がずらされることにより、上記行選択デコ
   ーダと列選択デコーダとが時分割的に、駆動されるよう
   にしたことを特徴とするアドレス選択回路。