JPS592118B2 - 増巾回路 - Google Patents
増巾回路Info
- Publication number
- JPS592118B2 JPS592118B2 JP51040756A JP4075676A JPS592118B2 JP S592118 B2 JPS592118 B2 JP S592118B2 JP 51040756 A JP51040756 A JP 51040756A JP 4075676 A JP4075676 A JP 4075676A JP S592118 B2 JPS592118 B2 JP S592118B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- node
- potential
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ、主とし
てＭＯＳ電界効果トランジスタ（以下ＭＯＳＴと呼ぶ）
によつて構成された回路に関するもので、特に微小差信
号を増巾し、２進出力を得る回路に関するものである。
てＭＯＳ電界効果トランジスタ（以下ＭＯＳＴと呼ぶ）
によつて構成された回路に関するもので、特に微小差信
号を増巾し、２進出力を得る回路に関するものである。
なお、以下の説明はすべてＮチャンネルＭＯＳＴで行う
が、ＰチャネルＭＯＳＴでも、又他の絶縁ゲート型電界
効果トランジスタでも本質的に同様である。
が、ＰチャネルＭＯＳＴでも、又他の絶縁ゲート型電界
効果トランジスタでも本質的に同様である。
ＭＯＳＴを用いたダイナミックメモリでは、高速化が要
求されるようになり、クロック信号以外のＭＯＳメモリ
回路入力信号は、ＭＯＳレベル（１２Ｖ）に比し小さい
ＴＴＬレベル（０．４〜２．４Ｖ）を有しているために
、ＭＯＳレベルに変換する必要が生じている。
求されるようになり、クロック信号以外のＭＯＳメモリ
回路入力信号は、ＭＯＳレベル（１２Ｖ）に比し小さい
ＴＴＬレベル（０．４〜２．４Ｖ）を有しているために
、ＭＯＳレベルに変換する必要が生じている。
又、一方メモリが大容量化されるに従いメモリセルの面
積が最も小さい１トランジスタ型メモリセルが使用され
ているが、１トランジスタメモリセルを読出すと、その
セルに記憶された２値レベル信号、すなわち、゛゛１’
’、゛゛ｏ゛゜の情報はデジツツト線に０．１〜０．５
Ｖ程度の小さな電位変化しか起さず、従つてこの微小信
号を増巾する増巾回路が必要となつてくる。従来、この
ような微小信号を増巾する回路としては、第１図に示さ
れる形が使用されている。すなわち、増巾回路１はスイ
ッチングトランジスタＱ１とＱ３及び負荷トランジスタ
Ｑ２とＱ４からなるフリップフロップで構成されている
。フリップフロップ出力２及び３はメモリ回路のディジ
ット線４、４’に各々接続され、この両者の負荷容量は
等しくされている。ディジット線４に接続されているメ
モリセルのうちの１つであるセル５が読み出される時に
は、ディジット線４’に接続されたメモリセル５’は読
み出されず、代りに基準電位発生回路６’によりメモリ
セル情報゛１’’、゛゛Ｏ’’の中間の基準電位がディ
ジット線４’土に発生される。逆に、ディジット線（に
接続されたセルテが読み出される時は、デイジツト線４
に基準電圧発生回路６により基準電位が発生される。第
２図には、両デイジツト線４，４″の波形を示してある
。
積が最も小さい１トランジスタ型メモリセルが使用され
ているが、１トランジスタメモリセルを読出すと、その
セルに記憶された２値レベル信号、すなわち、゛゛１’
’、゛゛ｏ゛゜の情報はデジツツト線に０．１〜０．５
Ｖ程度の小さな電位変化しか起さず、従つてこの微小信
号を増巾する増巾回路が必要となつてくる。従来、この
ような微小信号を増巾する回路としては、第１図に示さ
れる形が使用されている。すなわち、増巾回路１はスイ
ッチングトランジスタＱ１とＱ３及び負荷トランジスタ
Ｑ２とＱ４からなるフリップフロップで構成されている
。フリップフロップ出力２及び３はメモリ回路のディジ
ット線４、４’に各々接続され、この両者の負荷容量は
等しくされている。ディジット線４に接続されているメ
モリセルのうちの１つであるセル５が読み出される時に
は、ディジット線４’に接続されたメモリセル５’は読
み出されず、代りに基準電位発生回路６’によりメモリ
セル情報゛１’’、゛゛Ｏ’’の中間の基準電位がディ
ジット線４’土に発生される。逆に、ディジット線（に
接続されたセルテが読み出される時は、デイジツト線４
に基準電圧発生回路６により基準電位が発生される。第
２図には、両デイジツト線４，４″の波形を示してある
。
以下同図の波形を利用して第１図の回路動作を述べる。
デイジツト線４，４′は時刻ｔ１以前に共に等しいレベ
ルにクロツク０３によりトランジスタＱ５，Ｑ６により
それぞれプリチヤージされている。
ルにクロツク０３によりトランジスタＱ５，Ｑ６により
それぞれプリチヤージされている。
なお、ゲートにクロツク０３が印加されたトランジスタ
Ｑ７は、デイジツト線４，４′が等しいレベルになる効
率を良くするためのものであり、プリチヤージされるレ
ベルよりプリチヤージ用クロツク信号０３が十分に高け
れば必要としない。時刻ｔ１でプリチヤージが完了し、
クロツク０３が低いレベルになつた後、アドレス信号に
より、例えばアドレス線７が選択され高レベルとなると
メモリセル５の情報の読み出しが行なわれる。アドレス
線７が高レベルになるとデイジツト線４とメモリセル５
との間に電荷のやりとりが行われセルの情報゛１゛，゛
０゛に応じてデイジツト線４上に電位の変化が表われる
。一方、デイジツト線４′は基準電圧発生回路６′によ
りセル情報゛１”，１０゛の中間の電位が与えられる。
この結果時刻Ｔ２以前にデイジツト線４，４′の間に０
．１Ｖ程度の電位差が生じる。時刻Ｔ２にクロツク信号
０１を高レベルにし、増巾回路１をトランジスタＱ８に
より活性化すると、デイジツト線４，４′の電荷は各ト
ランジスタＱｌ，Ｑ３を通して放電されるが、デイジッ
ト線４，４″の間には、わずかであるが上述の如く電位
差があるため、トランジスタＱｌ，Ｑ３のオン抵抗に差
が生じている。今、デイジツト線４の方が高いとすると
トランジスタＱ３の抵抗が小さく、よ０てデイジツト線
４″の電位がより早く低いレベルとなる。その結果トラ
ンジスタＱ１のオン抵抗がますます大きくなり、デイジ
ツト線４の電位の下るのをさらに遅くし、デイジツト線
間の電位差を増巾する。この結果、フリツプフロツプの
出力節点２，３間では時刻Ｔ３において大きな電位差が
生じる。従つて時刻Ｔ３でクロツク信号０２を高レベル
にし、一度低くなつたデイジツト線４を負荷トランジス
タＱ２により再度高レベルにし、デイジツト線４′は低
レベルに保つことができる。尚、クロツク信号０１と０
２を分離して説明したが、この信号は同一信号でも動作
可能である。第１図の増巾回路ではクロツク０２が高レ
ベルにある期間中常にトランジスタＱ２又はＱ４にＤＣ
電流が流れる。
Ｑ７は、デイジツト線４，４′が等しいレベルになる効
率を良くするためのものであり、プリチヤージされるレ
ベルよりプリチヤージ用クロツク信号０３が十分に高け
れば必要としない。時刻ｔ１でプリチヤージが完了し、
クロツク０３が低いレベルになつた後、アドレス信号に
より、例えばアドレス線７が選択され高レベルとなると
メモリセル５の情報の読み出しが行なわれる。アドレス
線７が高レベルになるとデイジツト線４とメモリセル５
との間に電荷のやりとりが行われセルの情報゛１゛，゛
０゛に応じてデイジツト線４上に電位の変化が表われる
。一方、デイジツト線４′は基準電圧発生回路６′によ
りセル情報゛１”，１０゛の中間の電位が与えられる。
この結果時刻Ｔ２以前にデイジツト線４，４′の間に０
．１Ｖ程度の電位差が生じる。時刻Ｔ２にクロツク信号
０１を高レベルにし、増巾回路１をトランジスタＱ８に
より活性化すると、デイジツト線４，４′の電荷は各ト
ランジスタＱｌ，Ｑ３を通して放電されるが、デイジッ
ト線４，４″の間には、わずかであるが上述の如く電位
差があるため、トランジスタＱｌ，Ｑ３のオン抵抗に差
が生じている。今、デイジツト線４の方が高いとすると
トランジスタＱ３の抵抗が小さく、よ０てデイジツト線
４″の電位がより早く低いレベルとなる。その結果トラ
ンジスタＱ１のオン抵抗がますます大きくなり、デイジ
ツト線４の電位の下るのをさらに遅くし、デイジツト線
間の電位差を増巾する。この結果、フリツプフロツプの
出力節点２，３間では時刻Ｔ３において大きな電位差が
生じる。従つて時刻Ｔ３でクロツク信号０２を高レベル
にし、一度低くなつたデイジツト線４を負荷トランジス
タＱ２により再度高レベルにし、デイジツト線４′は低
レベルに保つことができる。尚、クロツク信号０１と０
２を分離して説明したが、この信号は同一信号でも動作
可能である。第１図の増巾回路ではクロツク０２が高レ
ベルにある期間中常にトランジスタＱ２又はＱ４にＤＣ
電流が流れる。
このため各デイジツト線にこのような増巾回路を設ける
と大きな電力が消費される。さらにトランジスタＱｌ，
Ｑ３とトランジスタＱ２，Ｑ４の大きさの比も大きくと
る必要がある。これらがこの増巾回路の大きな欠点であ
る。なお、この回路例に抽いてトランジスタＱ１とＱ３
の共通ソース接続点を複数個の増巾回路に対し共通にし
、増巾回路を活性化するトランジスタｑを複数個の増巾
回路に対し１個ですますことも可能である。
と大きな電力が消費される。さらにトランジスタＱｌ，
Ｑ３とトランジスタＱ２，Ｑ４の大きさの比も大きくと
る必要がある。これらがこの増巾回路の大きな欠点であ
る。なお、この回路例に抽いてトランジスタＱ１とＱ３
の共通ソース接続点を複数個の増巾回路に対し共通にし
、増巾回路を活性化するトランジスタｑを複数個の増巾
回路に対し１個ですますことも可能である。
本発明の目的は消費電力の少ない増巾回路を提供するこ
とである。
とである。
本発明の他の目的は、ダイナミツク動作を行う増巾回路
を提供することである。
を提供することである。
本発明の更に他の目的は微少差信号の増巾に適した増巾
回路を提供することである。
回路を提供することである。
本発明の他の目的は、１トランジスタメモリセルをメモ
リエレメントとするメモリ回路のセンスアンプとして好
適な増巾回路を提供することである。
リエレメントとするメモリ回路のセンスアンプとして好
適な増巾回路を提供することである。
本発明による増幅回路は、第１ないし第４の節点と、該
第１および第２の節点をプリチヤージする手段と、該第
１の節点の電位によつて制御される第１の負荷回路と、
該第２節点の電位によつて制御される第２の負荷回路と
、該第１の負荷回路と該第３の節点との間に接続された
第１の電界効果トランジスタと、該第２の負荷トランジ
スタと該第３の節点との間に接続された第２の電界効果
トランジスタと、該第１のトランジスタのゲートを該第
２の負荷回路と第２のトランジスタの中間接続点に接続
する手段と、該第２のトランジスタのゲートを該第１の
負荷回路と該第１のトランジスタの中間接続点に接続す
る手段と、該第１の節点と該第４の節点との間に接続さ
れ該第２の負荷回路と該第２のトランジスタとの中間接
続点の電位によつて制御される第３の電界効果トランジ
スタと、該第２の節点と該第４の節点との間に接続され
該第１の負荷回路と該第１のトランジスタとの中間接続
点の電位によつて制御される第４の電界効果トランジス
タと、該第３の節点を動作時に基準電位に設定する手段
と、該第４の節点を動作時に基準電位に設定する手段と
を有することを特徴とする増幅回路。
第１および第２の節点をプリチヤージする手段と、該第
１の節点の電位によつて制御される第１の負荷回路と、
該第２節点の電位によつて制御される第２の負荷回路と
、該第１の負荷回路と該第３の節点との間に接続された
第１の電界効果トランジスタと、該第２の負荷トランジ
スタと該第３の節点との間に接続された第２の電界効果
トランジスタと、該第１のトランジスタのゲートを該第
２の負荷回路と第２のトランジスタの中間接続点に接続
する手段と、該第２のトランジスタのゲートを該第１の
負荷回路と該第１のトランジスタの中間接続点に接続す
る手段と、該第１の節点と該第４の節点との間に接続さ
れ該第２の負荷回路と該第２のトランジスタとの中間接
続点の電位によつて制御される第３の電界効果トランジ
スタと、該第２の節点と該第４の節点との間に接続され
該第１の負荷回路と該第１のトランジスタとの中間接続
点の電位によつて制御される第４の電界効果トランジス
タと、該第３の節点を動作時に基準電位に設定する手段
と、該第４の節点を動作時に基準電位に設定する手段と
を有することを特徴とする増幅回路。
更に好ましくは、この増幅回路を１トランジスタメモリ
セルをメモリエレメントとして用いるメモリ回路のセン
スアンプに用いる。
セルをメモリエレメントとして用いるメモリ回路のセン
スアンプに用いる。
本発明によれば、増巾回路中に直流籠流通路がないので
、電力消費がなく、又ダイナミツク動作が可能なので、
レシオレス回路とすることが可能となり、よつて回路を
構成するＭＯＳＴの集積回路上に占める面積を小さくす
ることができる。
、電力消費がなく、又ダイナミツク動作が可能なので、
レシオレス回路とすることが可能となり、よつて回路を
構成するＭＯＳＴの集積回路上に占める面積を小さくす
ることができる。
以下、本発明をよりよく理解するために実施例を用いて
詳述する。尚、本発明に用いる土述の絶縁ゲート型電界
効果トランジスタは、ソース、ドレイン及び制御、すな
わちゲートの各電極を有しているが、ソース電極はドレ
イン電極として用いても、又ドレイン電極はソース電極
として用いても、等価であり何等本発明を限定するもの
ではない。
詳述する。尚、本発明に用いる土述の絶縁ゲート型電界
効果トランジスタは、ソース、ドレイン及び制御、すな
わちゲートの各電極を有しているが、ソース電極はドレ
イン電極として用いても、又ドレイン電極はソース電極
として用いても、等価であり何等本発明を限定するもの
ではない。
第３図は本発明の一実施例を示し、第１図と同等部分は
同一符号を付す。
同一符号を付す。
トランジスタＱ１〜Ｑ４により構成されるフリツプフロ
ツプの１出力２は、スイッチングトランジスタＱ９のゲ
゛一トに入力される。トランジスタＱ９のドレインは負
荷トランジスタＱ，Ｏを通して電源ＶＤＤに接続される
と共にトランジスタＱ４のゲート９に接続される。フリ
ツプフロツプの他出力３はスイツチングトランジスタＱ
，ｌのゲート入力となる。トランジスタＱｌｌのドレイ
ンは負荷トランジスタＱｌ２を介して電源ＶＤＤに接続
されると共に、トランジスタＱ２のゲート８に接続され
る。負荷トランジスタＱｌＯ，Ｑｌ２のゲートにはプリ
チヤージ用クロツク信号０３が印加されている。又トラ
ンジスタＱ９，Ｑｌｌのソースは共通接続され、ゲート
にクロツク信号０４力炬助口されたトランジスタＱｌ３
を介して接地されている。フリツプフロツプの負荷トラ
ンジスタＱ２，Ｑ４はそれぞれゲートにクロツク信号０
２が位加されたトランジスタＱｌ４，Ｑｌ５を介して電
源ＤＤに接続されている。そしてトランジスタＱｌ４の
ゲートと節点８およびトランジスタＱｌ５のゲートと節
点９との間にはそれぞれプートストラツプ用コンデ゛ン
サＣ１及びＣ２が接続されている。かかる第３図の回路
動作を第４図に示す動作波形を用いて説明する。
ツプの１出力２は、スイッチングトランジスタＱ９のゲ
゛一トに入力される。トランジスタＱ９のドレインは負
荷トランジスタＱ，Ｏを通して電源ＶＤＤに接続される
と共にトランジスタＱ４のゲート９に接続される。フリ
ツプフロツプの他出力３はスイツチングトランジスタＱ
，ｌのゲート入力となる。トランジスタＱｌｌのドレイ
ンは負荷トランジスタＱｌ２を介して電源ＶＤＤに接続
されると共に、トランジスタＱ２のゲート８に接続され
る。負荷トランジスタＱｌＯ，Ｑｌ２のゲートにはプリ
チヤージ用クロツク信号０３が印加されている。又トラ
ンジスタＱ９，Ｑｌｌのソースは共通接続され、ゲート
にクロツク信号０４力炬助口されたトランジスタＱｌ３
を介して接地されている。フリツプフロツプの負荷トラ
ンジスタＱ２，Ｑ４はそれぞれゲートにクロツク信号０
２が位加されたトランジスタＱｌ４，Ｑｌ５を介して電
源ＤＤに接続されている。そしてトランジスタＱｌ４の
ゲートと節点８およびトランジスタＱｌ５のゲートと節
点９との間にはそれぞれプートストラツプ用コンデ゛ン
サＣ１及びＣ２が接続されている。かかる第３図の回路
動作を第４図に示す動作波形を用いて説明する。
時刻ｔ１以前には、クロツク信号０３によりデイジツト
線４及び４！、節点８及び９、節点２及び３がそれぞれ
所定の電位にプリチヤージされる。
線４及び４！、節点８及び９、節点２及び３がそれぞれ
所定の電位にプリチヤージされる。
トランジスタＱ７は前述した如く、節点２と３のプリチ
ヤージレベルをより正確に等しくするためのもので、デ
イジツト線４，４′の寄生容量等が等しく構成でき、節
点２と３のレベルが等しくできれば不要である。プリチ
ヤージ用クロツク信号０３が低レベルになつた後、時刻
ｔ１にアドレス線に信号が印加されると、デジツト線４
，４′にセル情報が読み出される。
ヤージレベルをより正確に等しくするためのもので、デ
イジツト線４，４′の寄生容量等が等しく構成でき、節
点２と３のレベルが等しくできれば不要である。プリチ
ヤージ用クロツク信号０３が低レベルになつた後、時刻
ｔ１にアドレス線に信号が印加されると、デジツト線４
，４′にセル情報が読み出される。
時刻Ｔ２にクロツク信号０１を高レベルにし、増巾回路
丁５を活性化すると、時刻Ｔ３までにデジツト線４，４
′すなわち節点２，３の電位差が増巾される。このこと
は第１図の回路例と同様である。以下の説明をわかりや
すくするためデジツト線４が４′の電位より高いとする
。時刻Ｔ３よりクロツク信号０４を高レベルにすること
によりプリチヤージされていた節点８，９の電荷が放電
可能となるが、デジツト線４′が低いレベルにあるため
トランジスタＱｌｌは０ｆｆ状態にあり、節点８では電
荷が放電されず高レベルを保つ。一方デジツト線２は高
レベルにあるためトランジスタＱ９は０Ｎ状態にあり、
節点９の電荷は放電され低レベルとなる。その結果トラ
ンジスタＱ２はそのゲート電極８が高レベルのため０Ｎ
状態になり、一方トランジスタＱ４はその電極９が低レ
ベルのため０ｆｆ状態となる。その時刻Ｔ４にクロツク
０２を高レベルにすることによりデジツト線４はトラン
ジスタＱ２，Ｑｌ４を通して充電され、一方デジツト線
４″はトランジスタＱ４が０ｆｆのため充電されず、ト
ランジスタＱ３，Ｑ８により接地電位とされる。このよ
うにデジツト線４，４！を充電するトランジスタＱ２，
Ｑ４のゲート電位をデジツト線４，４′で制御すること
により増巾回路Ｖ中に流れる電流をなくすことができる
。ここで容量Ｃｌ，Ｃ２は節点８，９を容量結合により
プリチヤージされた電位よりもさらに高い電位にあげ、
トランジスタＱ２，Ｑ４の０Ｎ抵抗を小さくし、充電速
度を速くし、さらに充電電位を高く得る目的で存在する
ものであり、動作に不可欠なものではない。
丁５を活性化すると、時刻Ｔ３までにデジツト線４，４
′すなわち節点２，３の電位差が増巾される。このこと
は第１図の回路例と同様である。以下の説明をわかりや
すくするためデジツト線４が４′の電位より高いとする
。時刻Ｔ３よりクロツク信号０４を高レベルにすること
によりプリチヤージされていた節点８，９の電荷が放電
可能となるが、デジツト線４′が低いレベルにあるため
トランジスタＱｌｌは０ｆｆ状態にあり、節点８では電
荷が放電されず高レベルを保つ。一方デジツト線２は高
レベルにあるためトランジスタＱ９は０Ｎ状態にあり、
節点９の電荷は放電され低レベルとなる。その結果トラ
ンジスタＱ２はそのゲート電極８が高レベルのため０Ｎ
状態になり、一方トランジスタＱ４はその電極９が低レ
ベルのため０ｆｆ状態となる。その時刻Ｔ４にクロツク
０２を高レベルにすることによりデジツト線４はトラン
ジスタＱ２，Ｑｌ４を通して充電され、一方デジツト線
４″はトランジスタＱ４が０ｆｆのため充電されず、ト
ランジスタＱ３，Ｑ８により接地電位とされる。このよ
うにデジツト線４，４！を充電するトランジスタＱ２，
Ｑ４のゲート電位をデジツト線４，４′で制御すること
により増巾回路Ｖ中に流れる電流をなくすことができる
。ここで容量Ｃｌ，Ｃ２は節点８，９を容量結合により
プリチヤージされた電位よりもさらに高い電位にあげ、
トランジスタＱ２，Ｑ４の０Ｎ抵抗を小さくし、充電速
度を速くし、さらに充電電位を高く得る目的で存在する
ものであり、動作に不可欠なものではない。
又トランジスタＱｌ，Ｑ３のソース共通接続点を複数個
の増巾回路に共通にしても良いことは従来例と同様であ
る。
の増巾回路に共通にしても良いことは従来例と同様であ
る。
第１図は従来のメモリ回路におけるセンスアンプ部を示
す図、第２図は第１図の回路の動作波形図、第３図は本
発明の一実施例を示す回路図、第４図は第３図の回路の
動作波形図を示す。 図において、Ｑｌ，Ｑ３，Ｑ９及びＱｌｌはスイツチン
グトランジスタ、Ｑ２，Ｑ４，ＱｌＯ及びＱｌ２は負荷
トランジスタ、２，３はフリツプフロツプ出力、４，４
′はデジイツト線をそれぞれ示す。
す図、第２図は第１図の回路の動作波形図、第３図は本
発明の一実施例を示す回路図、第４図は第３図の回路の
動作波形図を示す。 図において、Ｑｌ，Ｑ３，Ｑ９及びＱｌｌはスイツチン
グトランジスタ、Ｑ２，Ｑ４，ＱｌＯ及びＱｌ２は負荷
トランジスタ、２，３はフリツプフロツプ出力、４，４
′はデジイツト線をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 第１ないし第４の節点と、該第１および第２の節点
をプリチヤージする手段と、該第１の節点の電位によつ
て制御される第１の負荷回路と、該第２節点の電位によ
つて制御される第２の負荷回路と、該第１の負荷回路と
該第３の節点との間に接続された第１の電界効果トラン
ジスタと。 該第２の負荷トランジスタと該第３の節点との間に接続
された第２の電界効果トランジスタと、該第１のトラン
ジスタのゲートを該第２の負荷路路と第２のトランジス
タの中間接続点に接続する手段と、該第２のトランジス
タのゲートを該第１の負荷回路と該第１のトランジスタ
の中間接続点に接続する手段と、該第１の節点と該第４
の節点との間に接続され該第２の負荷回路と該第２のト
ランジスタとの中間接続点の電位によつて制御される第
３の電界効果トランジスタと、該第２の節点と、該第４
の節点との間に接続され該第１の負荷回路と該第１のト
ランジスタとの中間接続点の電位によつて制御される第
４の電界効果トランジスタと、該第３の節点を動作時に
基準電位に設定する手段と、該第４の節点を動作時に基
準電位に設定する手段とを有することを特徴とする増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51040756A JPS592118B2 (ja) | 1976-04-09 | 1976-04-09 | 増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51040756A JPS592118B2 (ja) | 1976-04-09 | 1976-04-09 | 増巾回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061734A Division JPS6028077B2 (ja) | 1983-04-08 | 1983-04-08 | 増幅回路 |
| JP58061735A Division JPS6021440B2 (ja) | 1983-04-08 | 1983-04-08 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52123849A JPS52123849A (en) | 1977-10-18 |
| JPS592118B2 true JPS592118B2 (ja) | 1984-01-17 |
Family
ID=12589457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51040756A Expired JPS592118B2 (ja) | 1976-04-09 | 1976-04-09 | 増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592118B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5836437B2 (ja) * | 1978-10-11 | 1983-08-09 | 株式会社東芝 | Ｍｏｓダイナミツクセンス回路 |
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| JPS5712484A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Differential amplifier |
| DE3028754C2 (de) * | 1980-07-29 | 1982-10-28 | Siemens AG, 1000 Berlin und 8000 München | Dynamischer Leseverstärker für MOS-Halbleiterspeicher |
| JPS5891595A (ja) * | 1982-11-15 | 1983-05-31 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPS6346695A (ja) * | 1987-06-08 | 1988-02-27 | Hitachi Ltd | 半導体メモリ |
-
1976
- 1976-04-09 JP JP51040756A patent/JPS592118B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52123849A (en) | 1977-10-18 |
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