JPH09232937A - バスライン駆動回路およびこれを具備する半導体記憶装置 - Google Patents
バスライン駆動回路およびこれを具備する半導体記憶装置Info
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- JPH09232937A JPH09232937A JP8354185A JP35418596A JPH09232937A JP H09232937 A JPH09232937 A JP H09232937A JP 8354185 A JP8354185 A JP 8354185A JP 35418596 A JP35418596 A JP 35418596A JP H09232937 A JPH09232937 A JP H09232937A
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Abstract
(57)【要約】
【課題】 消費電流が低減できるとともに、低電圧動作
のマージンを確保でき、動作速度の向上を図ることので
きるバスライン駆動回路、およびこのバスライン駆動回
路を搭載した半導体記憶装置を提供する。 【解決手段】 バスライン駆動回路は、夫々のゲートに
読み出しデータが入力されるインバータと、該インバー
タの出力信号を受ける遅延回路と、前記遅延回路の出力
を受けるデプリーション型トランジスタとを含む。デー
タがローレベルからハイレベルに変化する時に、前記遅
延回路により前記デプリーション型トランジスタのゲー
トに印加される信号電位が高いままなので大きな電流供
給能力をもってバスラインを充電し、その後遅延回路に
よりトランジスタのゲート電位はローレベルとなるた
め、バスラインを電源電圧に依存させずに、徐々に電源
電圧よりも低い一定電位に収束できる。
のマージンを確保でき、動作速度の向上を図ることので
きるバスライン駆動回路、およびこのバスライン駆動回
路を搭載した半導体記憶装置を提供する。 【解決手段】 バスライン駆動回路は、夫々のゲートに
読み出しデータが入力されるインバータと、該インバー
タの出力信号を受ける遅延回路と、前記遅延回路の出力
を受けるデプリーション型トランジスタとを含む。デー
タがローレベルからハイレベルに変化する時に、前記遅
延回路により前記デプリーション型トランジスタのゲー
トに印加される信号電位が高いままなので大きな電流供
給能力をもってバスラインを充電し、その後遅延回路に
よりトランジスタのゲート電位はローレベルとなるた
め、バスラインを電源電圧に依存させずに、徐々に電源
電圧よりも低い一定電位に収束できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであり、特に、バスライン等の負荷容量，負
荷抵抗の大きいバスラインを駆動する回路に関する。
関するものであり、特に、バスライン等の負荷容量，負
荷抵抗の大きいバスラインを駆動する回路に関する。
【０００２】
【背景技術】近年、半導体記憶装置、半導体記憶装置を
内蔵するロジック等においては動作時における低消費電
力化が大きな技術課題となっている。そのための一方法
として、バスライン等、負荷容量の大きい信号ラインを
駆動する場合には、その負荷容量に対する充放電電流を
抑えるために、以下のような方法を利用している。すな
わち、電源電圧を外部端子から供給し、この電源電圧よ
りも低い電圧を半導体記憶装置内で形成してメモリアレ
イ等の内部回路に供給している。このことによって、前
記内部回路を低電圧で駆動させ、製品全体としての消費
電流を抑えている。
内蔵するロジック等においては動作時における低消費電
力化が大きな技術課題となっている。そのための一方法
として、バスライン等、負荷容量の大きい信号ラインを
駆動する場合には、その負荷容量に対する充放電電流を
抑えるために、以下のような方法を利用している。すな
わち、電源電圧を外部端子から供給し、この電源電圧よ
りも低い電圧を半導体記憶装置内で形成してメモリアレ
イ等の内部回路に供給している。このことによって、前
記内部回路を低電圧で駆動させ、製品全体としての消費
電流を抑えている。
【０００３】例えば、『ＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯ
Ｌ．３０，ＮＯ．４，Ｐ３９７，ＡＰＲＩＬ １９９
５』にはクロック容量と振幅を半分にしてクロック電力
を１／４にした回路が記載されている。この回路は、十
分に大きな、同等の容量を電源電圧（ＶDD）と接地電圧
（ＧＮＤ）の間に設けて、クロック線の容量を半分にし
て、ドライバ回路を構成する２つのインバータをそれぞ
れ異なる電圧にて動作させるものである。
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯ
Ｌ．３０，ＮＯ．４，Ｐ３９７，ＡＰＲＩＬ １９９
５』にはクロック容量と振幅を半分にしてクロック電力
を１／４にした回路が記載されている。この回路は、十
分に大きな、同等の容量を電源電圧（ＶDD）と接地電圧
（ＧＮＤ）の間に設けて、クロック線の容量を半分にし
て、ドライバ回路を構成する２つのインバータをそれぞ
れ異なる電圧にて動作させるものである。
【０００４】すなわち、この回路においては、電源電圧
用端子側に設けられたインバータを、ＶDD，ＶDD／２の
電圧間で振幅させ、接地電圧用端子側に設けられたイン
バータをＶDD／２，ＧＮＤの電圧間で振幅させるもので
ある。そして、このことによって、この回路において、
信号振幅の深さを浅くし、チップ内に引き回されるバス
ラインの充放電における消費電力を低減している。
用端子側に設けられたインバータを、ＶDD，ＶDD／２の
電圧間で振幅させ、接地電圧用端子側に設けられたイン
バータをＶDD／２，ＧＮＤの電圧間で振幅させるもので
ある。そして、このことによって、この回路において、
信号振幅の深さを浅くし、チップ内に引き回されるバス
ラインの充放電における消費電力を低減している。
【０００５】近年は回路の高集積化、大規模化に伴い、
１チップ当たりのトランジスタ数が増加していることか
ら、低消費電力化のために電源電圧自体を下げるという
検討が進んでいる。例えば、半導体記憶装置の電源電圧
の仕様が５Ｖであったものが、電源電圧仕様を３．３Ｖ
へ移行するといった電源電圧の低電圧化がすすめられて
いる。そして、この低電圧化によって、たとえば、ＭＯ
Ｓトランジスタのしきい値電圧分の電源電圧の低下でさ
えも問題となってくる。すなわち、電源電圧ＶDDのう
ち、ＭＯＳトランジスタのしきい値電圧Ｖthnの占める
割合が大きくなってしまうため、トランジスタの動作マ
ージンの確保が困難となる。たとえば、ＶDD＝５Ｖ，Ｖ
thn＝０．７Ｖであれば、Ｖthnは電源電圧の１４％に相
当するのに対し、ＶDD＝３．３Ｖ，Ｖthn＝０．７Ｖで
あれば、Ｖthnは約２１．２％の電圧に相当する。
１チップ当たりのトランジスタ数が増加していることか
ら、低消費電力化のために電源電圧自体を下げるという
検討が進んでいる。例えば、半導体記憶装置の電源電圧
の仕様が５Ｖであったものが、電源電圧仕様を３．３Ｖ
へ移行するといった電源電圧の低電圧化がすすめられて
いる。そして、この低電圧化によって、たとえば、ＭＯ
Ｓトランジスタのしきい値電圧分の電源電圧の低下でさ
えも問題となってくる。すなわち、電源電圧ＶDDのう
ち、ＭＯＳトランジスタのしきい値電圧Ｖthnの占める
割合が大きくなってしまうため、トランジスタの動作マ
ージンの確保が困難となる。たとえば、ＶDD＝５Ｖ，Ｖ
thn＝０．７Ｖであれば、Ｖthnは電源電圧の１４％に相
当するのに対し、ＶDD＝３．３Ｖ，Ｖthn＝０．７Ｖで
あれば、Ｖthnは約２１．２％の電圧に相当する。
【０００６】つまり、電源電圧ＶDDが低い仕様の半導体
記憶装置を構成することは、出力電圧の低下に伴う動作
不良や、ＭＯＳトランジスタが導通時の電流供給能力の
低下に伴うバスラインの充電速度の低下という問題を引
き起こすこととなる。
記憶装置を構成することは、出力電圧の低下に伴う動作
不良や、ＭＯＳトランジスタが導通時の電流供給能力の
低下に伴うバスラインの充電速度の低下という問題を引
き起こすこととなる。
【０００７】ところで、スタティック型ＲＡＭにおいて
は、高速であるという性能を利用して、コンピュータ等
の高速性が要求される機器においてキャッシュメモリ等
に内蔵されるケースが多い。このスタティック型ＲＡＭ
は、周辺回路がＣＭＯＳトランジスタにより構成されて
いるが、メモリセルの構成によっては、メモリアレイ等
の内部回路において消費電力が大きくなってしまう。こ
のため、スタティック型ＲＡＭの消費電力をダイナミッ
クＲＡＭよりも低消費電力とすることが大きな課題とな
っている。
は、高速であるという性能を利用して、コンピュータ等
の高速性が要求される機器においてキャッシュメモリ等
に内蔵されるケースが多い。このスタティック型ＲＡＭ
は、周辺回路がＣＭＯＳトランジスタにより構成されて
いるが、メモリセルの構成によっては、メモリアレイ等
の内部回路において消費電力が大きくなってしまう。こ
のため、スタティック型ＲＡＭの消費電力をダイナミッ
クＲＡＭよりも低消費電力とすることが大きな課題とな
っている。
【０００８】さらに、ダイナミック型ＲＡＭにおいて
は、安価で大きな記憶容量をもつため、コンピュータの
主記憶装置，画像メモリ等に内蔵されるなど適用範囲が
大きいが、ダイナミック型ＲＡＭは、一定時間間隔をも
って、リフレッシュ動作によりメモリセルのデータの書
き替えが行われるので、リフレッシュ時の充放電に電流
を消費する。したがって、ダイナミックＲＡＭにおいて
も、バッテリバックアップ方式を採る場合には、さらな
る低消費電力化が重要な課題となっている。このよう
に、ダイナミック型ＲＡＭは、低価格で構成できるとい
う点と、高集積度に構成することができるという点か
ら、多方面にわたって活用されているが、一方、スタテ
ィック型ＲＡＭのような高速性も要求されるようになっ
てきている。このため、ダイナミック型ＲＡＭの高速化
および低消費電力化は大きな課題となっている。
は、安価で大きな記憶容量をもつため、コンピュータの
主記憶装置，画像メモリ等に内蔵されるなど適用範囲が
大きいが、ダイナミック型ＲＡＭは、一定時間間隔をも
って、リフレッシュ動作によりメモリセルのデータの書
き替えが行われるので、リフレッシュ時の充放電に電流
を消費する。したがって、ダイナミックＲＡＭにおいて
も、バッテリバックアップ方式を採る場合には、さらな
る低消費電力化が重要な課題となっている。このよう
に、ダイナミック型ＲＡＭは、低価格で構成できるとい
う点と、高集積度に構成することができるという点か
ら、多方面にわたって活用されているが、一方、スタテ
ィック型ＲＡＭのような高速性も要求されるようになっ
てきている。このため、ダイナミック型ＲＡＭの高速化
および低消費電力化は大きな課題となっている。
【０００９】このように、現在、半導体記憶装置の低消
費電力化，高速化について着目され、さまざまな検討が
行われている。特に、半導体記憶装置のバスラインは、
例えばアルミニウム，ポリシリコンなどで形成されてい
るが、バスラインは非常に長い配線であるため大きな負
荷抵抗および負荷容量を有する。一方、回路レイアウト
を変更しても長い配線をなくすことは困難であり、ま
た、抵抗値の低い配線材料に変更することも、デバイス
の特性が変わってしまうことになり、実現することが難
しい。
費電力化，高速化について着目され、さまざまな検討が
行われている。特に、半導体記憶装置のバスラインは、
例えばアルミニウム，ポリシリコンなどで形成されてい
るが、バスラインは非常に長い配線であるため大きな負
荷抵抗および負荷容量を有する。一方、回路レイアウト
を変更しても長い配線をなくすことは困難であり、ま
た、抵抗値の低い配線材料に変更することも、デバイス
の特性が変わってしまうことになり、実現することが難
しい。
【００１０】
【発明が解決しようとする課題】本発明は、上述したよ
うな課題に鑑みてなされたものであり、その目的は、消
費電流が低減できるとともに、低電圧動作のマージンを
確保でき、動作速度の向上を図ることのできるバスライ
ン駆動回路、およびこのバスライン駆動回路を搭載した
半導体記憶装置を提供することにある。
うな課題に鑑みてなされたものであり、その目的は、消
費電流が低減できるとともに、低電圧動作のマージンを
確保でき、動作速度の向上を図ることのできるバスライ
ン駆動回路、およびこのバスライン駆動回路を搭載した
半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１記載のバスライ
ン駆動回路は、第１導電型のトランジスタと第２導電型
のトランジスタとバスラインとを含み、前記第１導電型
のトランジスタのドレインと前記バスラインの一端の間
にデプリーション型の第２導電型のトランジスタが接続
され、該バスラインの一端と前記第２導電型のトランジ
スタのドレインとが接続されてなり、前記デプリーショ
ン型の第２導電型のトランジスタのゲートに、電源電圧
以下であって該デプリーション型の第２導電型のトラン
ジスタのしきい値電圧の絶対値以上の電圧が印加される
ことを特徴とする。
ン駆動回路は、第１導電型のトランジスタと第２導電型
のトランジスタとバスラインとを含み、前記第１導電型
のトランジスタのドレインと前記バスラインの一端の間
にデプリーション型の第２導電型のトランジスタが接続
され、該バスラインの一端と前記第２導電型のトランジ
スタのドレインとが接続されてなり、前記デプリーショ
ン型の第２導電型のトランジスタのゲートに、電源電圧
以下であって該デプリーション型の第２導電型のトラン
ジスタのしきい値電圧の絶対値以上の電圧が印加される
ことを特徴とする。
【００１２】したがって、請求項１記載のバスライン駆
動回路によれば、前記バスラインの電位は、前記デプリ
ーション型の第２導電型のトランジスタのしきい値電圧
の絶対値のみに依存するものであって、電源電圧の影響
を受けることがない。このため、上述した電源電圧の低
電圧化に対応でき、この電源電圧が低く設定されても安
定した回路動作が可能である。また、前記バスラインに
おいては、すべてのバスラインの充放電が高速にでき、
かつ、消費電力が小さくなる。
動回路によれば、前記バスラインの電位は、前記デプリ
ーション型の第２導電型のトランジスタのしきい値電圧
の絶対値のみに依存するものであって、電源電圧の影響
を受けることがない。このため、上述した電源電圧の低
電圧化に対応でき、この電源電圧が低く設定されても安
定した回路動作が可能である。また、前記バスラインに
おいては、すべてのバスラインの充放電が高速にでき、
かつ、消費電力が小さくなる。
【００１３】請求項２記載のバスライン駆動回路は、請
求項１記載のバスライン駆動回路において、前記デプリ
ーション型の第２導電型のトランジスタのゲートには、
前記第１導電型のトランジスタのゲートに入力される信
号を遅延した信号が入力されてなることを特徴とする。
求項１記載のバスライン駆動回路において、前記デプリ
ーション型の第２導電型のトランジスタのゲートには、
前記第１導電型のトランジスタのゲートに入力される信
号を遅延した信号が入力されてなることを特徴とする。
【００１４】したがって、請求項２記載のバスライン駆
動回路によれば、デプリーション型の第２導電型のトラ
ンジスタのゲートに印加される電圧は、入力電圧レベル
変化直後は、電源電圧レベルの信号が遅延されて転送さ
れるため、比較的高い電圧レベルとなり、この電圧が前
記デプリーション型ＮＭＯＳトランジスタのゲートに印
加されることとなる。このため、前記デプリーション型
の第２導電型のトランジスタは、大きな電流供給能力を
もって、バスラインを充電することができる。
動回路によれば、デプリーション型の第２導電型のトラ
ンジスタのゲートに印加される電圧は、入力電圧レベル
変化直後は、電源電圧レベルの信号が遅延されて転送さ
れるため、比較的高い電圧レベルとなり、この電圧が前
記デプリーション型ＮＭＯＳトランジスタのゲートに印
加されることとなる。このため、前記デプリーション型
の第２導電型のトランジスタは、大きな電流供給能力を
もって、バスラインを充電することができる。
【００１５】請求項３記載のバスライン駆動回路は、請
求項２記載のバスライン駆動回路において、前記デプリ
ーション型の第２導電型のトランジスタのゲートに、前
記第１導電型のトランジスタのゲートに入力される信号
と略同相の信号が入力されてなることを特徴とする。
求項２記載のバスライン駆動回路において、前記デプリ
ーション型の第２導電型のトランジスタのゲートに、前
記第１導電型のトランジスタのゲートに入力される信号
と略同相の信号が入力されてなることを特徴とする。
【００１６】したがって、請求項３記載のバスライン駆
動回路によれば、前記バスラインの電位は、前記第１導
電型のトランジスタのゲートに印加される電圧と、入力
電圧レベル変化直後は、同相の信号が遅延されて転送さ
れるため、前記デプリーション型の第２導電型のトラン
ジスタのしきい値電圧のみに依存するものであって、電
源電圧の影響を受けることがない。このため、上述した
電源電圧の低電圧化に対応でき、この電源電圧が低く設
定されても安定した回路動作が可能である。また、前記
バスラインにおいては、すべてのバスラインの充放電が
高速にでき、かつ、消費電力が小さくなる。
動回路によれば、前記バスラインの電位は、前記第１導
電型のトランジスタのゲートに印加される電圧と、入力
電圧レベル変化直後は、同相の信号が遅延されて転送さ
れるため、前記デプリーション型の第２導電型のトラン
ジスタのしきい値電圧のみに依存するものであって、電
源電圧の影響を受けることがない。このため、上述した
電源電圧の低電圧化に対応でき、この電源電圧が低く設
定されても安定した回路動作が可能である。また、前記
バスラインにおいては、すべてのバスラインの充放電が
高速にでき、かつ、消費電力が小さくなる。
【００１７】請求項４記載のバスライン駆動回路は、第
１導電型のトランジスタと第２導電型のトランジスタと
バスラインとを含み、前記第１導電型のトランジスタの
ドレインと前記バスラインの一端の間にデプリーション
型の第２導電型のトランジスタが接続され、該バスライ
ンの一端と前記第２導電型のトランジスタのドレインと
が接続されてなり、前記デプリーション型の第２導電型
のトランジスタのゲートに、接地電圧または電源電圧よ
りも低い電圧が供給されることを特徴とする。したがっ
て、請求項４記載のバスライン駆動回路によれば、遅延
回路を設けることなく、電源電圧に依存せずに電源を供
給することができるので、小型のチップにて構成でき、
遅延時間の設定も不要になり、使い勝手が向上できる。
１導電型のトランジスタと第２導電型のトランジスタと
バスラインとを含み、前記第１導電型のトランジスタの
ドレインと前記バスラインの一端の間にデプリーション
型の第２導電型のトランジスタが接続され、該バスライ
ンの一端と前記第２導電型のトランジスタのドレインと
が接続されてなり、前記デプリーション型の第２導電型
のトランジスタのゲートに、接地電圧または電源電圧よ
りも低い電圧が供給されることを特徴とする。したがっ
て、請求項４記載のバスライン駆動回路によれば、遅延
回路を設けることなく、電源電圧に依存せずに電源を供
給することができるので、小型のチップにて構成でき、
遅延時間の設定も不要になり、使い勝手が向上できる。
【００１８】請求項５記載のバスライン駆動回路は、第
１導電型のトランジスタと第２導電型のトランジスタと
バスラインとを含み、前記第１導電型のトランジスタの
ドレインと前記第２導電型のトランジスタのドレインと
前記バスラインの一端とを接続し、前記第１導電型のト
ランジスタのソースと電源端子との間にデプリーション
型の第２導電型のトランジスタが接続され、該デプリー
ション型の第２導電型のトランジスタのゲートに、電源
電圧以下の電圧であって該デプリーション型の第２導電
型のトランジスタのしきい値電圧の絶対値以上の電圧を
印加することを特徴とする。
１導電型のトランジスタと第２導電型のトランジスタと
バスラインとを含み、前記第１導電型のトランジスタの
ドレインと前記第２導電型のトランジスタのドレインと
前記バスラインの一端とを接続し、前記第１導電型のト
ランジスタのソースと電源端子との間にデプリーション
型の第２導電型のトランジスタが接続され、該デプリー
ション型の第２導電型のトランジスタのゲートに、電源
電圧以下の電圧であって該デプリーション型の第２導電
型のトランジスタのしきい値電圧の絶対値以上の電圧を
印加することを特徴とする。
【００１９】したがって、請求項５記載のバスライン駆
動回路によれば、遅延回路を設けることなく、さらに回
路素子数を低減させることができ、さらに電源電圧に依
存せずに電源を供給することができるので、大容量の半
導体記憶装置を小型のチップにて構成でき、遅延時間の
設定も不要になり、使い勝手が向上できる。
動回路によれば、遅延回路を設けることなく、さらに回
路素子数を低減させることができ、さらに電源電圧に依
存せずに電源を供給することができるので、大容量の半
導体記憶装置を小型のチップにて構成でき、遅延時間の
設定も不要になり、使い勝手が向上できる。
【００２０】請求項６記載のバスライン駆動回路は、請
求項５記載のバスライン駆動回路において、複数のバス
ラインと複数の前記第１導電型のトランジスタとを含
み、前記デプリーション型の第２導電型のトランジスタ
のソースが、該複数の第１導電型のトランジスタのソー
スに共通接続されてなり、前記デプリーション型の第２
導電型のトランジスタは、前記複数のバスラインを駆動
する電源供給能力を有することを特徴とする。
求項５記載のバスライン駆動回路において、複数のバス
ラインと複数の前記第１導電型のトランジスタとを含
み、前記デプリーション型の第２導電型のトランジスタ
のソースが、該複数の第１導電型のトランジスタのソー
スに共通接続されてなり、前記デプリーション型の第２
導電型のトランジスタは、前記複数のバスラインを駆動
する電源供給能力を有することを特徴とする。
【００２１】したがって、請求項６記載のバスライン駆
動回路によれば、すべてのバスラインが導通状態となっ
たときに、前記デプリーション型の第２導電型のトラン
ジスタのサイズが充分大きく構成されているので、前記
バスラインの電位の立ち上がりを高速にすることができ
る。
動回路によれば、すべてのバスラインが導通状態となっ
たときに、前記デプリーション型の第２導電型のトラン
ジスタのサイズが充分大きく構成されているので、前記
バスラインの電位の立ち上がりを高速にすることができ
る。
【００２２】請求項７記載のバスライン駆動回路は、第
１導電型のトランジスタと第２導電型のトランジスタと
バスラインとを含み、前記第１導電型のトランジスタの
ドレインと前記第２導電型のトランジスタのドレインと
を接続し、前記第１導電型のトランジスタのドレインと
前記バスラインの一端の間にデプリーション型の第２導
電型のトランジスタが接続され、該デプリーション型の
第２導電型のトランジスタのゲートには、前記第１導電
型のトランジスタのゲートに入力される信号を遅延した
信号が入力されてなることを特徴とする。
１導電型のトランジスタと第２導電型のトランジスタと
バスラインとを含み、前記第１導電型のトランジスタの
ドレインと前記第２導電型のトランジスタのドレインと
を接続し、前記第１導電型のトランジスタのドレインと
前記バスラインの一端の間にデプリーション型の第２導
電型のトランジスタが接続され、該デプリーション型の
第２導電型のトランジスタのゲートには、前記第１導電
型のトランジスタのゲートに入力される信号を遅延した
信号が入力されてなることを特徴とする。
【００２３】したがって、請求項７記載のバスライン駆
動回路によれば、デプリーション型ＮＭＯＳトランジス
タのゲートに印加される電圧は、入力電圧レベル変化直
後は、電源電圧レベルの信号が遅延されて転送されるた
め、比較的高い電圧レベルとなり、この電圧が前記デプ
リーション型の第２導電型のトランジスタのゲートに印
加されることとなる。このため、前記デプリーション型
の第２導電型のトランジスタは、大きな電流供給能力を
もって、バスラインを充電することができる。
動回路によれば、デプリーション型ＮＭＯＳトランジス
タのゲートに印加される電圧は、入力電圧レベル変化直
後は、電源電圧レベルの信号が遅延されて転送されるた
め、比較的高い電圧レベルとなり、この電圧が前記デプ
リーション型の第２導電型のトランジスタのゲートに印
加されることとなる。このため、前記デプリーション型
の第２導電型のトランジスタは、大きな電流供給能力を
もって、バスラインを充電することができる。
【００２４】請求項８記載のバスライン駆動回路は、第
２の第１導電型のトランジスタと第２の第２導電型のト
ランジスタとを含み、該第２の第１導電型のトランジス
タのドレインと該第２の第２導電型のトランジスタのド
レインとを接続し、該第２の第１導電型のトランジスタ
のソースと電源端子との間に第２のデプリーション型の
第２導電型のトランジスタを接続し、該第２のデプリー
ション型の第２導電型のトランジスタのゲートには、前
記第２の第１導電型のトランジスタのドレインから出力
される信号を入力してなるレベル変換回路を有すること
を特徴とする。
２の第１導電型のトランジスタと第２の第２導電型のト
ランジスタとを含み、該第２の第１導電型のトランジス
タのドレインと該第２の第２導電型のトランジスタのド
レインとを接続し、該第２の第１導電型のトランジスタ
のソースと電源端子との間に第２のデプリーション型の
第２導電型のトランジスタを接続し、該第２のデプリー
ション型の第２導電型のトランジスタのゲートには、前
記第２の第１導電型のトランジスタのドレインから出力
される信号を入力してなるレベル変換回路を有すること
を特徴とする。
【００２５】したがって、請求項８記載のバスライン駆
動回路によれば、第２の第１導電型のトランジスタのソ
ースと電源端子との間に第２のデプリーション型の第２
導電型のトランジスタが接続してなるレベル変換回路Ｌ
ＶＣを有するため、データ書き込み／読み出しのどちら
の動作の場合にも電源ＶDDからデプリーション型の第２
導電型のトランジスタＤＱ２，第１導電型のトランジス
タＱ１０，第２導電型のトランジスタＱ１１を通してＧ
ＮＤへの定常的な貫通電流はなく、消費電流の増加は生
じない。
動回路によれば、第２の第１導電型のトランジスタのソ
ースと電源端子との間に第２のデプリーション型の第２
導電型のトランジスタが接続してなるレベル変換回路Ｌ
ＶＣを有するため、データ書き込み／読み出しのどちら
の動作の場合にも電源ＶDDからデプリーション型の第２
導電型のトランジスタＤＱ２，第１導電型のトランジス
タＱ１０，第２導電型のトランジスタＱ１１を通してＧ
ＮＤへの定常的な貫通電流はなく、消費電流の増加は生
じない。
【００２６】請求項９記載の半導体記憶装置は、スタテ
ィック型のメモリセルにバスラインを介して所定のデー
タを書き込み又は該メモリセルに記憶されたデータを読
み出す半導体記憶装置において、前記バスラインの一方
の端部を接続した請求項１、４、５又は７記載のバスラ
イン駆動回路を具備することを特徴とする。
ィック型のメモリセルにバスラインを介して所定のデー
タを書き込み又は該メモリセルに記憶されたデータを読
み出す半導体記憶装置において、前記バスラインの一方
の端部を接続した請求項１、４、５又は７記載のバスラ
イン駆動回路を具備することを特徴とする。
【００２７】したがって、請求項９記載の半導体記憶装
置によれば、スタティック型のメモリ内に設けられた回
路間の長いバスラインの電位を、前記デプリーション型
の第２導電型のトランジスタのしきい値電圧のみに依存
させるようにして、電源電圧の影響を受けることをなく
し、電源電圧の低電圧化に対応できるようにし、この電
源電圧が低く設定されても安定した回路動作を可能とす
る。
置によれば、スタティック型のメモリ内に設けられた回
路間の長いバスラインの電位を、前記デプリーション型
の第２導電型のトランジスタのしきい値電圧のみに依存
させるようにして、電源電圧の影響を受けることをなく
し、電源電圧の低電圧化に対応できるようにし、この電
源電圧が低く設定されても安定した回路動作を可能とす
る。
【００２８】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置において、さらに、前記バス
ライン駆動回路の出力信号が前記バスラインを介して入
力される請求項８記載のレベル変換回路を具備すること
を特徴とする。
項９記載の半導体記憶装置において、さらに、前記バス
ライン駆動回路の出力信号が前記バスラインを介して入
力される請求項８記載のレベル変換回路を具備すること
を特徴とする。
【００２９】したがって、請求項１０記載の半導体記憶
装置によれば、スタティック型のメモリ内に設けられた
回路間の長いバスラインの電位を、回路内部では低電圧
とし、外部には所定の電源電圧レベルのデータ信号を出
力し、又は外部から所定の電源電圧レベルのデータ信号
を入力することができ、外部機器や外部の回路とのイン
ターフェースが容易となる。
装置によれば、スタティック型のメモリ内に設けられた
回路間の長いバスラインの電位を、回路内部では低電圧
とし、外部には所定の電源電圧レベルのデータ信号を出
力し、又は外部から所定の電源電圧レベルのデータ信号
を入力することができ、外部機器や外部の回路とのイン
ターフェースが容易となる。
【００３０】請求項１１記載の半導体記憶装置は、請求
項９記載の半導体記憶装置において、該半導体記憶装置
は複数のセンスアンプとデータ入力バッファとを含み、
前記バスライン駆動回路は、前記センスアンプの出力段
又は前記データ入力バッファの出力段に設けられること
を特徴とする。
項９記載の半導体記憶装置において、該半導体記憶装置
は複数のセンスアンプとデータ入力バッファとを含み、
前記バスライン駆動回路は、前記センスアンプの出力段
又は前記データ入力バッファの出力段に設けられること
を特徴とする。
【００３１】したがって、請求項１１記載の半導体記憶
装置によれば、データ読み出し又は書き込みにおいて消
費電力を低減することができる。また、データ出力バ
ス，データ入力バスにおいては、データ書き込み時又は
読み出し時においてデータ転送が速くなるため、半導体
記憶装置の応答性が向上できる。
装置によれば、データ読み出し又は書き込みにおいて消
費電力を低減することができる。また、データ出力バ
ス，データ入力バスにおいては、データ書き込み時又は
読み出し時においてデータ転送が速くなるため、半導体
記憶装置の応答性が向上できる。
【００３２】請求項１２記載の半導体記憶装置は、請求
項９記載の半導体記憶装置において、前記バスライン駆
動回路は、電源電圧よりも低い電圧を供給するバスライ
ンへの電源供給回路として使用されることを特徴とす
る。
項９記載の半導体記憶装置において、前記バスライン駆
動回路は、電源電圧よりも低い電圧を供給するバスライ
ンへの電源供給回路として使用されることを特徴とす
る。
【００３３】したがって、請求項１２記載の半導体記憶
装置によれば、前記バスライン駆動回路を低電圧動作を
行なう回路の電源供給回路として使用することで、回路
の応用範囲を広げることができ、種々の低電圧供給回路
に応用できる。
装置によれば、前記バスライン駆動回路を低電圧動作を
行なう回路の電源供給回路として使用することで、回路
の応用範囲を広げることができ、種々の低電圧供給回路
に応用できる。
【００３４】請求項１３記載の半導体記憶装置は、請求
項９記載の半導体記憶装置において、該半導体記憶装置
は複数のセンスアンプとデータ出力バッファとを含み、
前記データ出力バッファは、前記センスアンプから転送
された読み出しデータを受け、該読み出しデータの電圧
振幅を変換する回路を含むことを特徴とする。
項９記載の半導体記憶装置において、該半導体記憶装置
は複数のセンスアンプとデータ出力バッファとを含み、
前記データ出力バッファは、前記センスアンプから転送
された読み出しデータを受け、該読み出しデータの電圧
振幅を変換する回路を含むことを特徴とする。
【００３５】したがって、請求項１３記載の半導体記憶
装置によれば、前記回路に転送された小振幅の信号の電
圧振幅を大きくすることができ、外部装置の電源仕様に
合わせた信号振幅にすることができる。
装置によれば、前記回路に転送された小振幅の信号の電
圧振幅を大きくすることができ、外部装置の電源仕様に
合わせた信号振幅にすることができる。
【００３６】請求項１４記載の半導体記憶装置は、ダイ
ナミック型のメモリセルにバスラインを介して所定のデ
ータを書き込み又は該メモリセルに記憶されたデータを
読み出す半導体記憶装置において、前記バスラインの一
方の端部を接続した請求項１、４、５又は７記載のバス
ライン駆動回路を具備することを特徴とする。
ナミック型のメモリセルにバスラインを介して所定のデ
ータを書き込み又は該メモリセルに記憶されたデータを
読み出す半導体記憶装置において、前記バスラインの一
方の端部を接続した請求項１、４、５又は７記載のバス
ライン駆動回路を具備することを特徴とする。
【００３７】したがって、請求項１４記載の半導体記憶
装置によれば、ダイナミック型のメモリ内に設けられた
回路間の長いバスラインの電位を、前記デプリーション
型ＮＭＯＳトランジスタのしきい値電圧のみに依存させ
るようにして、電源電圧の影響を受けることをなくし、
電源電圧の低電圧化に対応できるようにし、この電源電
圧が低く設定されても安定した回路動作を可能とする。
装置によれば、ダイナミック型のメモリ内に設けられた
回路間の長いバスラインの電位を、前記デプリーション
型ＮＭＯＳトランジスタのしきい値電圧のみに依存させ
るようにして、電源電圧の影響を受けることをなくし、
電源電圧の低電圧化に対応できるようにし、この電源電
圧が低く設定されても安定した回路動作を可能とする。
【００３８】請求項１５記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置において、さらに、前記バ
スライン駆動回路の出力信号が前記バスラインを介して
入力される請求項８記載のレベル変換回路を具備するこ
とを特徴とする。
項１４記載の半導体記憶装置において、さらに、前記バ
スライン駆動回路の出力信号が前記バスラインを介して
入力される請求項８記載のレベル変換回路を具備するこ
とを特徴とする。
【００３９】したがって、請求項１５記載の半導体記憶
装置によれば、ダイナミック型のメモリ内に設けられた
回路間の長いバスラインの電位を、回路内部では低電圧
とし、外部には所定の電源電圧レベルのデータ信号を出
力し、又は外部から所定の電源電圧レベルのデータ信号
を入力することができ、外部機器や外部の回路とのイン
ターフェースが容易となる。
装置によれば、ダイナミック型のメモリ内に設けられた
回路間の長いバスラインの電位を、回路内部では低電圧
とし、外部には所定の電源電圧レベルのデータ信号を出
力し、又は外部から所定の電源電圧レベルのデータ信号
を入力することができ、外部機器や外部の回路とのイン
ターフェースが容易となる。
【００４０】請求項１６記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置において、該半導体記憶装
置は複数のセンスアンプとデータ入力バッファとを含
み、前記バスライン駆動回路は、前記センスアンプの出
力段又は前記データ入力バッファの出力段に設けられる
ことを特徴とする。
項１４記載の半導体記憶装置において、該半導体記憶装
置は複数のセンスアンプとデータ入力バッファとを含
み、前記バスライン駆動回路は、前記センスアンプの出
力段又は前記データ入力バッファの出力段に設けられる
ことを特徴とする。
【００４１】したがって、請求項１６記載の半導体記憶
装置によれば、データ読み出し又は書き込みにおいて消
費電力を低減することができる。また、データ出力バ
ス，データ入力バスにおいては、データ書き込み時又は
読み出し時においてデータ転送が速くなるため、半導体
記憶装置の応答性が向上できる。
装置によれば、データ読み出し又は書き込みにおいて消
費電力を低減することができる。また、データ出力バ
ス，データ入力バスにおいては、データ書き込み時又は
読み出し時においてデータ転送が速くなるため、半導体
記憶装置の応答性が向上できる。
【００４２】請求項１７記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置において、前記バスライン
駆動回路は、電源電圧よりも低い電圧を供給するバスラ
インへの電源供給回路として使用されることを特徴とす
る。
項１４記載の半導体記憶装置において、前記バスライン
駆動回路は、電源電圧よりも低い電圧を供給するバスラ
インへの電源供給回路として使用されることを特徴とす
る。
【００４３】したがって、請求項１７記載の半導体記憶
装置によれば、前記バスライン駆動回路を低電圧動作を
行なう回路の電源供給回路として使用することで、回路
の応用範囲を広げることができ、種々の低電圧供給回路
に応用できる。
装置によれば、前記バスライン駆動回路を低電圧動作を
行なう回路の電源供給回路として使用することで、回路
の応用範囲を広げることができ、種々の低電圧供給回路
に応用できる。
【００４４】請求項１８記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置において、該半導体記憶装
置は複数のセンスアンプとデータ出力バッファとを含
み、前記データ出力バッファは、前記センスアンプから
転送された読み出しデータを受け、該読み出しデータの
電圧振幅を変換する回路を含むことを特徴とする。
項１４記載の半導体記憶装置において、該半導体記憶装
置は複数のセンスアンプとデータ出力バッファとを含
み、前記データ出力バッファは、前記センスアンプから
転送された読み出しデータを受け、該読み出しデータの
電圧振幅を変換する回路を含むことを特徴とする。
【００４５】したがって、請求項１８記載の半導体記憶
装置によれば、前記回路に転送された小振幅の信号の電
圧振幅を大きくすることができ、外部装置の電源仕様に
合わせた信号振幅にすることができる。
装置によれば、前記回路に転送された小振幅の信号の電
圧振幅を大きくすることができ、外部装置の電源仕様に
合わせた信号振幅にすることができる。
【００４６】請求項１９記載の半導体記憶装置は、複数
のデータ線対と、複数のワード線と、前記データ線対と
前記ワード線の交点にそれぞれ設けられた複数のスタテ
ィック型メモリセルと、を含む複数のメモリブロック
と、アドレス信号を入力するアドレス端子と、前記アド
レス信号を取り込んで、前記メモリブロック内のカラム
アドレスを指定するカラムアドレスバッファ並びにカラ
ムアドレスデコーダと、前記アドレス信号を取り込ん
で、前記メモリブロック内のローアドレスを指定するロ
ーアドレスバッファならびにローアドレスデコーダと、
前記アドレス信号を取り込んで、前記複数のメモリブロ
ックのうち一つのメモリブロックを選択するブロック入
力バッファ並びにブロックプリデコーダと、前記メモリ
ブロックへの書き込みデータあるいは前記メモリブロッ
クからの読み出しデータを増幅する複数のセンスアンプ
と、外部データが入力されるデータ入力端子と、記憶デ
ータが出力されるデータ出力端子と、外部端子から入力
される書き込み制御信号、アウトプットイネーブル信
号、チップセレクト信号により、前記それぞれの回路の
動作タイミングを制御するタイミング制御信号を生成す
るクロックジェネレータと、前記アウトプットイネーブ
ル信号により制御され、データ出力時に、前記センスア
ンプを介してメモリセルから読み出した読み出しデータ
を取り込み、データ出力バスを介して、前記データ出力
端子へ前記読み出しデータを転送するデータ出力バッフ
ァと、前記書き込み制御信号により制御され、データ入
力時に、前記データ入力端子からの書き込みデータを取
り込み、データ入力バスを介して、前記センスアンプへ
前記書き込みデータを転送するデータ入力バッファと、
前記それぞれの回路間に設けられた複数のバスライン
と、前記バスラインの一部または全部において、前記バ
スラインの一方の端部に設けられたバスライン駆動回路
と、により構成される半導体記憶装置であって、前記バ
スライン駆動回路は、第１導電型のトランジスタと第２
導電型のトランジスタとバスラインとを含み、前記第１
導電型のトランジスタのドレインと前記バスラインの一
端の間にデプリーション型の第２導電型のトランジスタ
が接続され、該バスラインの一端と前記第２導電型のト
ランジスタのドレインとが接続されてなり、前記デプリ
ーション型の第２導電型のトランジスタのゲートに、電
源電圧以下であって該デプリーション型の第２導電型の
トランジスタのしきい値電圧の絶対値以上の電圧が印加
されることを特徴とする。
のデータ線対と、複数のワード線と、前記データ線対と
前記ワード線の交点にそれぞれ設けられた複数のスタテ
ィック型メモリセルと、を含む複数のメモリブロック
と、アドレス信号を入力するアドレス端子と、前記アド
レス信号を取り込んで、前記メモリブロック内のカラム
アドレスを指定するカラムアドレスバッファ並びにカラ
ムアドレスデコーダと、前記アドレス信号を取り込ん
で、前記メモリブロック内のローアドレスを指定するロ
ーアドレスバッファならびにローアドレスデコーダと、
前記アドレス信号を取り込んで、前記複数のメモリブロ
ックのうち一つのメモリブロックを選択するブロック入
力バッファ並びにブロックプリデコーダと、前記メモリ
ブロックへの書き込みデータあるいは前記メモリブロッ
クからの読み出しデータを増幅する複数のセンスアンプ
と、外部データが入力されるデータ入力端子と、記憶デ
ータが出力されるデータ出力端子と、外部端子から入力
される書き込み制御信号、アウトプットイネーブル信
号、チップセレクト信号により、前記それぞれの回路の
動作タイミングを制御するタイミング制御信号を生成す
るクロックジェネレータと、前記アウトプットイネーブ
ル信号により制御され、データ出力時に、前記センスア
ンプを介してメモリセルから読み出した読み出しデータ
を取り込み、データ出力バスを介して、前記データ出力
端子へ前記読み出しデータを転送するデータ出力バッフ
ァと、前記書き込み制御信号により制御され、データ入
力時に、前記データ入力端子からの書き込みデータを取
り込み、データ入力バスを介して、前記センスアンプへ
前記書き込みデータを転送するデータ入力バッファと、
前記それぞれの回路間に設けられた複数のバスライン
と、前記バスラインの一部または全部において、前記バ
スラインの一方の端部に設けられたバスライン駆動回路
と、により構成される半導体記憶装置であって、前記バ
スライン駆動回路は、第１導電型のトランジスタと第２
導電型のトランジスタとバスラインとを含み、前記第１
導電型のトランジスタのドレインと前記バスラインの一
端の間にデプリーション型の第２導電型のトランジスタ
が接続され、該バスラインの一端と前記第２導電型のト
ランジスタのドレインとが接続されてなり、前記デプリ
ーション型の第２導電型のトランジスタのゲートに、電
源電圧以下であって該デプリーション型の第２導電型の
トランジスタのしきい値電圧の絶対値以上の電圧が印加
されることを特徴とする。
【００４７】したがって、請求項１９記載の半導体記憶
装置によれば、スタティック型のメモリ内に設けられた
回路間の長いバスラインの電位を、前記デプリーション
型ＮＭＯＳトランジスタのしきい値電圧のみに依存させ
るようにして、電源電圧の影響を受けることをなくし、
電源電圧の低電圧化に対応できるようにし、この電源電
圧が低く設定されても安定した回路動作を可能とする。
装置によれば、スタティック型のメモリ内に設けられた
回路間の長いバスラインの電位を、前記デプリーション
型ＮＭＯＳトランジスタのしきい値電圧のみに依存させ
るようにして、電源電圧の影響を受けることをなくし、
電源電圧の低電圧化に対応できるようにし、この電源電
圧が低く設定されても安定した回路動作を可能とする。
【００４８】請求項２０記載の半導体記憶装置は、複数
のビット線対と、複数のワード線と、前記ビット線対と
前記ワード線の交点にそれぞれ設けられた複数のダイナ
ミック型メモリセルと、を含む複数のメモリアレイと、
アドレス信号を入力するアドレス端子と、前記アドレス
信号を取り込んで、前記メモリアレイ内のカラムアドレ
スを指定するカラムアドレスバッファ、カラムアドレス
プリデコーダ、カラムアドレスデコーダと、前記アドレ
ス信号を取り込んで、前記メモリアレイ内のローアドレ
スを指定するローアドレスバッファ、ローアドレスプリ
デコーダ、ローアドレスデコーダと、前記メモリアレイ
への書き込みデータあるいは前記メモリブロックからの
読み出しデータを増幅する複数のセンスアンプと、外部
データが入力されるデータ入力端子と、記憶データが出
力されるデータ出力端子と、外部端子から入力されるカ
ラムアドレスストローブ信号、ローアドレスストローブ
信号、ライトイネーブル信号の、それぞれの信号の組み
合わせによって、ダイナミック型ＲＡＭのモードを設定
し、前記それぞれの回路の動作タイミングを制御するタ
イミング制御信号を生成するロー系，カラム系，ライト
系のそれぞれのクロックジェネレータと、前記アウトプ
ットイネーブル信号により制御され、データ出力時に、
前記センスアンプを介してメモリセルから読み出した読
み出しデータを取り込み、データ出力バスを介して、前
記データ出力端子へ前記読み出しデータを転送するデー
タ出力バッファと、前記ライトイネーブル信号により制
御され、データ入力時に、前記データ入力端子からの書
き込みデータを取り込み、データ入力バスを介して、前
記センスアンプへ前記書き込みデータを転送するデータ
入力バッファと、前記それぞれの回路間に設けられた複
数のバスラインと、前記バスラインの一部または全部に
おいて、前記バスラインの一方の端部に設けられたバス
ライン駆動回路と、により構成される半導体記憶装置で
あって、前記バスライン駆動回路は、第１導電型のトラ
ンジスタと第２導電型のトランジスタとバスラインとを
含み、前記第１導電型のトランジスタのドレインと前記
バスラインの一端の間にデプリーション型の第２導電型
のトランジスタが接続され、該バスラインの一端と前記
第２導電型のトランジスタのドレインとが接続されてな
り、前記デプリーション型の第２導電型のトランジスタ
のゲートに、電源電圧以下であって該デプリーション型
の第２導電型のトランジスタのしきい値電圧の絶対値以
上の電圧が印加されることを特徴とする。
のビット線対と、複数のワード線と、前記ビット線対と
前記ワード線の交点にそれぞれ設けられた複数のダイナ
ミック型メモリセルと、を含む複数のメモリアレイと、
アドレス信号を入力するアドレス端子と、前記アドレス
信号を取り込んで、前記メモリアレイ内のカラムアドレ
スを指定するカラムアドレスバッファ、カラムアドレス
プリデコーダ、カラムアドレスデコーダと、前記アドレ
ス信号を取り込んで、前記メモリアレイ内のローアドレ
スを指定するローアドレスバッファ、ローアドレスプリ
デコーダ、ローアドレスデコーダと、前記メモリアレイ
への書き込みデータあるいは前記メモリブロックからの
読み出しデータを増幅する複数のセンスアンプと、外部
データが入力されるデータ入力端子と、記憶データが出
力されるデータ出力端子と、外部端子から入力されるカ
ラムアドレスストローブ信号、ローアドレスストローブ
信号、ライトイネーブル信号の、それぞれの信号の組み
合わせによって、ダイナミック型ＲＡＭのモードを設定
し、前記それぞれの回路の動作タイミングを制御するタ
イミング制御信号を生成するロー系，カラム系，ライト
系のそれぞれのクロックジェネレータと、前記アウトプ
ットイネーブル信号により制御され、データ出力時に、
前記センスアンプを介してメモリセルから読み出した読
み出しデータを取り込み、データ出力バスを介して、前
記データ出力端子へ前記読み出しデータを転送するデー
タ出力バッファと、前記ライトイネーブル信号により制
御され、データ入力時に、前記データ入力端子からの書
き込みデータを取り込み、データ入力バスを介して、前
記センスアンプへ前記書き込みデータを転送するデータ
入力バッファと、前記それぞれの回路間に設けられた複
数のバスラインと、前記バスラインの一部または全部に
おいて、前記バスラインの一方の端部に設けられたバス
ライン駆動回路と、により構成される半導体記憶装置で
あって、前記バスライン駆動回路は、第１導電型のトラ
ンジスタと第２導電型のトランジスタとバスラインとを
含み、前記第１導電型のトランジスタのドレインと前記
バスラインの一端の間にデプリーション型の第２導電型
のトランジスタが接続され、該バスラインの一端と前記
第２導電型のトランジスタのドレインとが接続されてな
り、前記デプリーション型の第２導電型のトランジスタ
のゲートに、電源電圧以下であって該デプリーション型
の第２導電型のトランジスタのしきい値電圧の絶対値以
上の電圧が印加されることを特徴とする。
【００４９】したがって、請求項２０記載の半導体記憶
装置によれば、ダイナミック型のメモリ内に設けられた
回路間の長いバスラインの電位を、前記デプリーション
型ＮＭＯＳトランジスタのしきい値電圧のみに依存させ
るようにして、電源電圧の影響を受けることをなくし、
電源電圧の低電圧化に対応できるようにし、この電源電
圧が低く設定されても安定した回路動作を可能とする。
装置によれば、ダイナミック型のメモリ内に設けられた
回路間の長いバスラインの電位を、前記デプリーション
型ＮＭＯＳトランジスタのしきい値電圧のみに依存させ
るようにして、電源電圧の影響を受けることをなくし、
電源電圧の低電圧化に対応できるようにし、この電源電
圧が低く設定されても安定した回路動作を可能とする。
【００５０】
＜実施の形態１＞図２に本願発明者が検討した比較例の
バスライン駆動回路を示す。このバスライン駆動回路
は、半導体記憶装置に含まれるバスラインの数（ｎ本）
と対応されて設けられるものであるが、ここでは省略
し、ｎ本のバスラインの内の１本のバスラインＬ0の駆
動回路のみを示す。
バスライン駆動回路を示す。このバスライン駆動回路
は、半導体記憶装置に含まれるバスラインの数（ｎ本）
と対応されて設けられるものであるが、ここでは省略
し、ｎ本のバスラインの内の１本のバスラインＬ0の駆
動回路のみを示す。
【００５１】図２のバスライン駆動回路は、ＰＭＯＳト
ランジスタＱ５のドレインとＮＭＯＳトランジスタＱ６
のドレインが接続され、それらのゲートに同一の信号が
供給される電源供給回路ＰＳを有する。そして、前記Ｐ
ＭＯＳトランジスタＱ５のソースに電源電圧ＶDD，ＮＭ
ＯＳトランジスタＱ６のソースに接地電圧ＧＮＤが印加
されることによって、前記電源電圧ＶDDを分圧し、ライ
ンｐの電位を前記電源電圧ＶDDよりも低い電位Ｖｐとし
ている。たとえば、前記ＰＭＯＳトランジスタＱ５とＮ
ＭＯＳトランジスタＱ６が同等の電流供給能力をもって
構成されれば、電源電圧ＶDDが５Ｖであれば、電圧Ｖｐ
は約２．５Ｖとなる。
ランジスタＱ５のドレインとＮＭＯＳトランジスタＱ６
のドレインが接続され、それらのゲートに同一の信号が
供給される電源供給回路ＰＳを有する。そして、前記Ｐ
ＭＯＳトランジスタＱ５のソースに電源電圧ＶDD，ＮＭ
ＯＳトランジスタＱ６のソースに接地電圧ＧＮＤが印加
されることによって、前記電源電圧ＶDDを分圧し、ライ
ンｐの電位を前記電源電圧ＶDDよりも低い電位Ｖｐとし
ている。たとえば、前記ＰＭＯＳトランジスタＱ５とＮ
ＭＯＳトランジスタＱ６が同等の電流供給能力をもって
構成されれば、電源電圧ＶDDが５Ｖであれば、電圧Ｖｐ
は約２．５Ｖとなる。
【００５２】図２のバスライン駆動回路では、ＰＭＯＳ
トランジスタＱ５とＮＭＯＳトランジスタＱ６により構
成される電源供給回路ＰＳに定常的な貫通電流が流れて
しまい、その分だけ消費電流が大きくなってしまうこと
になる。
トランジスタＱ５とＮＭＯＳトランジスタＱ６により構
成される電源供給回路ＰＳに定常的な貫通電流が流れて
しまい、その分だけ消費電流が大きくなってしまうこと
になる。
【００５３】そして、前記ラインｐの電位Ｖｐは、サブ
ストレート（トランジスタの基板）とソースとが短絡さ
れたＰＭＯＳトランジスタＱ９のソースに供給される。
また、前記ＰＭＯＳトランジスタＱ９のドレインとＮＭ
ＯＳトランジスタＱ８のドレインがラインｑにおいて共
通接続されると共に、前記２つのトランジスタＱ８，Ｑ
９のゲートは共通接続されている。
ストレート（トランジスタの基板）とソースとが短絡さ
れたＰＭＯＳトランジスタＱ９のソースに供給される。
また、前記ＰＭＯＳトランジスタＱ９のドレインとＮＭ
ＯＳトランジスタＱ８のドレインがラインｑにおいて共
通接続されると共に、前記２つのトランジスタＱ８，Ｑ
９のゲートは共通接続されている。
【００５４】このＰＭＯＳトランジスタＱ９と、ＮＭＯ
ＳトランジスタＱ８とが直列接続された回路Ｘは、たと
えば、データ出力にかかるバスライン駆動回路として
は、バスラインＬ0の端部かつ内部回路側（メモリアレ
イ側）に接続される回路である。また、この回路Ｘは、
たとえば、データ入力にかかるバスライン駆動回路とし
ては、バスラインＬ0の端部かつ入力バッファ側に接続
される回路である。ここでは、前記データ出力にかかる
バスライン駆動回路として、比較例のバスライン駆動回
路を用いた場合について説明する。
ＳトランジスタＱ８とが直列接続された回路Ｘは、たと
えば、データ出力にかかるバスライン駆動回路として
は、バスラインＬ0の端部かつ内部回路側（メモリアレ
イ側）に接続される回路である。また、この回路Ｘは、
たとえば、データ入力にかかるバスライン駆動回路とし
ては、バスラインＬ0の端部かつ入力バッファ側に接続
される回路である。ここでは、前記データ出力にかかる
バスライン駆動回路として、比較例のバスライン駆動回
路を用いた場合について説明する。
【００５５】ここで、前記ＰＭＯＳトランジスタＱ９，
ＮＭＯＳトランジスタＱ８のそれぞれのゲートには、Ｐ
ＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ
２からなるインバータＩＮＶ１からの出力信号が入力さ
れる。このインバータＩＮＶ１は、内部回路からの内部
読み出しデータｄ0を入力信号として、この内部読み出
しデータｄ0をバスライン駆動回路に取り込むものであ
る。
ＮＭＯＳトランジスタＱ８のそれぞれのゲートには、Ｐ
ＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ
２からなるインバータＩＮＶ１からの出力信号が入力さ
れる。このインバータＩＮＶ１は、内部回路からの内部
読み出しデータｄ0を入力信号として、この内部読み出
しデータｄ0をバスライン駆動回路に取り込むものであ
る。
【００５６】そして、前記ＰＭＯＳトランジスタＱ９，
ＮＭＯＳトランジスタＱ８からなる回路Ｘの出力信号
は、ラインｑから長く引き延ばされたバスラインＬ0上
に出力され、データ出力部の初段に設けられたレベル変
換回路ＬＶＣに入力される。
ＮＭＯＳトランジスタＱ８からなる回路Ｘの出力信号
は、ラインｑから長く引き延ばされたバスラインＬ0上
に出力され、データ出力部の初段に設けられたレベル変
換回路ＬＶＣに入力される。
【００５７】このレベル変換回路ＬＶＣは、電源電圧を
ＶDDとし、レベル変換回路のＬＶＣの入力段の回路を構
成するトランジスタのしきい値電圧を適切に設定すれ
ば、バスラインＬ0上にラインｑから出力されたＶｐと
０Ｖとを振幅とする信号をフルスイング（ＶDDレベルと
ＧＮＤレベルを振幅とするスイング）させることによ
り、外部装置の入力電圧仕様の電圧振幅に適合した電圧
レベルに変換する。すなわち、前記バスラインＬ0上に
出力される信号の振幅を電源電圧ＶDDまたは接地電圧Ｇ
ＮＤにするものである。このレベル変換回路ＬＶＣにつ
いては図１０に示し、この詳細な構成及び動作について
は後に説明する。ここで、前記外部装置は、たとえば、
磁気ディスク等のインターフェース回路やマイクロプロ
セッサ等を示している。
ＶDDとし、レベル変換回路のＬＶＣの入力段の回路を構
成するトランジスタのしきい値電圧を適切に設定すれ
ば、バスラインＬ0上にラインｑから出力されたＶｐと
０Ｖとを振幅とする信号をフルスイング（ＶDDレベルと
ＧＮＤレベルを振幅とするスイング）させることによ
り、外部装置の入力電圧仕様の電圧振幅に適合した電圧
レベルに変換する。すなわち、前記バスラインＬ0上に
出力される信号の振幅を電源電圧ＶDDまたは接地電圧Ｇ
ＮＤにするものである。このレベル変換回路ＬＶＣにつ
いては図１０に示し、この詳細な構成及び動作について
は後に説明する。ここで、前記外部装置は、たとえば、
磁気ディスク等のインターフェース回路やマイクロプロ
セッサ等を示している。
【００５８】ここで、このバスラインＬ0は、前記した
ように長く引き延ばされているため、負荷容量ＣL，負
荷抵抗ＲLが形成されてしまうことになる。
ように長く引き延ばされているため、負荷容量ＣL，負
荷抵抗ＲLが形成されてしまうことになる。
【００５９】次に図２に示す回路の動作について説明す
る。まず、内部読み出しデータｄ0をローレベルからハ
イレベルに変化させた場合の動作について説明する。
る。まず、内部読み出しデータｄ0をローレベルからハ
イレベルに変化させた場合の動作について説明する。
【００６０】内部読み出しデータｄ0をローレベルから
ハイレベルに変化させることにより、ＰＭＯＳトランジ
スタＱ１がオフされ、ＮＭＯＳトランジスタＱ２がオン
される。このことによって、ラインｏにおける電位が接
地電圧ＧＮＤレベル（０Ｖ）とされる。
ハイレベルに変化させることにより、ＰＭＯＳトランジ
スタＱ１がオフされ、ＮＭＯＳトランジスタＱ２がオン
される。このことによって、ラインｏにおける電位が接
地電圧ＧＮＤレベル（０Ｖ）とされる。
【００６１】そして、インバータＩＮＶ１からのローレ
ベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９が
オンされ、ＮＭＯＳトランジスタＱ８がオフされる。こ
のため、前記接地電圧ＧＮＤレベルとされていたバスラ
インＬ0は電位Ｖｐ（＝ＶDD／２＝２．５Ｖ）に充電さ
れる。
ベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９が
オンされ、ＮＭＯＳトランジスタＱ８がオフされる。こ
のため、前記接地電圧ＧＮＤレベルとされていたバスラ
インＬ0は電位Ｖｐ（＝ＶDD／２＝２．５Ｖ）に充電さ
れる。
【００６２】そして、レベル変換回路ＬＶＣはバスライ
ンＬ0の電位変化を受けて、バスラインＬ0の出力電位Ｖ
ｐを電源電圧ＶDDレベルに変換し、読み出しデータＤ0
として出力する。この読み出しデータＤ0は、半導体記
憶装置の出力部を介して図示しないデータ出力端子から
出力され、外部装置へ転送される。
ンＬ0の電位変化を受けて、バスラインＬ0の出力電位Ｖ
ｐを電源電圧ＶDDレベルに変換し、読み出しデータＤ0
として出力する。この読み出しデータＤ0は、半導体記
憶装置の出力部を介して図示しないデータ出力端子から
出力され、外部装置へ転送される。
【００６３】一方、前記内部読み出しデータｄ0をハイ
レベルからローレベルに変化させた場合は、ＰＭＯＳト
ランジスタＱ１がオンされ、ＮＭＯＳトランジスタＱ２
がオフされる。従って、ラインｏの電位は電源電圧ＶDD
レベル（５Ｖ）となる。
レベルからローレベルに変化させた場合は、ＰＭＯＳト
ランジスタＱ１がオンされ、ＮＭＯＳトランジスタＱ２
がオフされる。従って、ラインｏの電位は電源電圧ＶDD
レベル（５Ｖ）となる。
【００６４】そして、インバータＩＮＶ１からのハイレ
ベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９が
オフされ、ＮＭＯＳトランジスタＱ８がオンされる。こ
のため、電位Ｖｐに充電されていた前記バスラインＬ0
のラインｒの電荷は放電されて、ラインｒの電位は接地
電圧ＧＮＤとなる。
ベルの出力信号を受けて、ＰＭＯＳトランジスタＱ９が
オフされ、ＮＭＯＳトランジスタＱ８がオンされる。こ
のため、電位Ｖｐに充電されていた前記バスラインＬ0
のラインｒの電荷は放電されて、ラインｒの電位は接地
電圧ＧＮＤとなる。
【００６５】そして、レベル変換回路ＬＶＣはこのバス
ラインＬ0の電位変化を受けて、接地電圧ＧＮＤレベル
の信号を読み出しデータＤ0として出力する。この読み
出しデータＤ0は、半導体記憶装置の出力部を介して図
示しないデータ出力端子から出力され、外部装置へ転送
される。
ラインＬ0の電位変化を受けて、接地電圧ＧＮＤレベル
の信号を読み出しデータＤ0として出力する。この読み
出しデータＤ0は、半導体記憶装置の出力部を介して図
示しないデータ出力端子から出力され、外部装置へ転送
される。
【００６６】次に、図２のレベル変換回路ＬＶＣを図１
０を用いて説明する。図１０のレベル変換回路は、バス
ラインＬ0のラインｒの電位を入力信号とするＮＭＯＳ
トランジスタＱ３１と、該ＮＭＯＳトランジスタＱ３１
の出力がゲートに入力されるＰＭＯＳトランジスタＱ３
３と、前記ラインｒに出力される信号がゲートに入力さ
れるＮＭＯＳトランジスタＱ３４とを含み、ＰＭＯＳト
ランジスタＱ３３のドレインとＮＭＯＳトランジスタＱ
３４のドレインと接続されている。また、ラインｋの電
位をゲートに入力するＰＭＯＳトランジスタＱ３２を含
み、該ＰＭＯＳトランジスタＱ３２のドレインがＰＭＯ
ＳトランジスタＱ３３のゲートに接続されている。ま
た、ＮＭＯＳトランジスタＱ３１のゲートには、図２の
Ｖｐが印加されている。ラインｋからは信号が出力さ
れ、その信号はＰＭＯＳトランジスタＱ３５とＮＭＯＳ
トランジスタＱ３６とからなるＣＭＯＳインバータに入
力され、ＣＭＯＳインバータは読み出しデータＤ0を出
力する。
０を用いて説明する。図１０のレベル変換回路は、バス
ラインＬ0のラインｒの電位を入力信号とするＮＭＯＳ
トランジスタＱ３１と、該ＮＭＯＳトランジスタＱ３１
の出力がゲートに入力されるＰＭＯＳトランジスタＱ３
３と、前記ラインｒに出力される信号がゲートに入力さ
れるＮＭＯＳトランジスタＱ３４とを含み、ＰＭＯＳト
ランジスタＱ３３のドレインとＮＭＯＳトランジスタＱ
３４のドレインと接続されている。また、ラインｋの電
位をゲートに入力するＰＭＯＳトランジスタＱ３２を含
み、該ＰＭＯＳトランジスタＱ３２のドレインがＰＭＯ
ＳトランジスタＱ３３のゲートに接続されている。ま
た、ＮＭＯＳトランジスタＱ３１のゲートには、図２の
Ｖｐが印加されている。ラインｋからは信号が出力さ
れ、その信号はＰＭＯＳトランジスタＱ３５とＮＭＯＳ
トランジスタＱ３６とからなるＣＭＯＳインバータに入
力され、ＣＭＯＳインバータは読み出しデータＤ0を出
力する。
【００６７】図１０のレベル変換回路ＬＶＣの動作を説
明する。ラインｒにハイレベル即ち電位Ｖｐをもつ信号
が入力されると、ＮＭＯＳトランジスタＱ３４はオンす
るため、ラインｋの電位は接地電位ＧＮＤレベルとな
る。なお、ラインｋの電位がＧＮＤレベルになると、Ｐ
ＭＯＳトランジスタＱ３２はオンするため、ラインｊに
はＶDDの電位となり、ＰＭＯＳトランジスタＱ３３はオ
フする。また、ＮＭＯＳトランジスタＱ３１のゲートに
はラインｒの電位と同じ電位Ｖｐが印加されているた
め、ＮＭＯＳＱ３１はオフ状態となり、ラインｊからラ
インｒへの定常的電流は流れない。
明する。ラインｒにハイレベル即ち電位Ｖｐをもつ信号
が入力されると、ＮＭＯＳトランジスタＱ３４はオンす
るため、ラインｋの電位は接地電位ＧＮＤレベルとな
る。なお、ラインｋの電位がＧＮＤレベルになると、Ｐ
ＭＯＳトランジスタＱ３２はオンするため、ラインｊに
はＶDDの電位となり、ＰＭＯＳトランジスタＱ３３はオ
フする。また、ＮＭＯＳトランジスタＱ３１のゲートに
はラインｒの電位と同じ電位Ｖｐが印加されているた
め、ＮＭＯＳＱ３１はオフ状態となり、ラインｊからラ
インｒへの定常的電流は流れない。
【００６８】そして、ラインｋがローレベルであるた
め、ＰＭＯＳトランジスタＱ３５がオンし、ＮＭＯＳト
ランジスタＱ３６がオフするため、読み出しデータＤ0
はハイレベル即ちＶDDの電位を持つ信号として出力され
る。
め、ＰＭＯＳトランジスタＱ３５がオンし、ＮＭＯＳト
ランジスタＱ３６がオフするため、読み出しデータＤ0
はハイレベル即ちＶDDの電位を持つ信号として出力され
る。
【００６９】次に、ラインｒにローレベル即ち接地電位
ＧＮＤレベルの信号が入力された場合を説明する。ライ
ンｒがローレベルであるため、ＮＭＯＳトランジスタＱ
３４はオフする一方、ＮＭＯＳトランジスタＱ３１はオ
ンする。また、ＰＭＯＳトランジスタＱ３２はラインｋ
の電位の上昇の伴ってオフに移行するため、ラインｊの
電位は接地電位に向けて低下する。ラインｒの電位の低
下に伴ってＰＭＯＳトランジスタＱ３３がオンに移行
し、ラインｋの電位はさらに上昇する。そして、ライン
ｋの電位はＶDDまで上昇する。なお、ラインｋがＶDD電
位となるとＰＭＯＳトランジスタＱ３２はオフ状態とな
り、ＰＭＯＳトランジスタＱ３２を介してラインｊから
ラインｒへ定常的な電流が流れることはない。
ＧＮＤレベルの信号が入力された場合を説明する。ライ
ンｒがローレベルであるため、ＮＭＯＳトランジスタＱ
３４はオフする一方、ＮＭＯＳトランジスタＱ３１はオ
ンする。また、ＰＭＯＳトランジスタＱ３２はラインｋ
の電位の上昇の伴ってオフに移行するため、ラインｊの
電位は接地電位に向けて低下する。ラインｒの電位の低
下に伴ってＰＭＯＳトランジスタＱ３３がオンに移行
し、ラインｋの電位はさらに上昇する。そして、ライン
ｋの電位はＶDDまで上昇する。なお、ラインｋがＶDD電
位となるとＰＭＯＳトランジスタＱ３２はオフ状態とな
り、ＰＭＯＳトランジスタＱ３２を介してラインｊから
ラインｒへ定常的な電流が流れることはない。
【００７０】そして、ラインｋがハイレベルであるた
め、ＮＭＯＳトランジスタＱ３６がオンし、ＰＭＯＳト
ランジスタＱ３５がオフするため、読み出しデータＤ0
はローレベル即ち接地電位ＧＮＤレベルの電位を持つ信
号として出力される。
め、ＮＭＯＳトランジスタＱ３６がオンし、ＰＭＯＳト
ランジスタＱ３５がオフするため、読み出しデータＤ0
はローレベル即ち接地電位ＧＮＤレベルの電位を持つ信
号として出力される。
【００７１】図１に本発明の実施の形態１のバスライン
駆動回路を示す。このバスライン駆動回路は、前記問題
を鑑みて本願発明者によって見出されたものである。こ
こで、前記ＰＭＯＳトランジスタＱ７と、デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１と、ＮＭＯＳトランジ
スタＱ８とにより構成される回路Ｙは、たとえば、デー
タ出力にかかるバスライン駆動回路としては、バスライ
ンＬ0の端部かつ内部回路側（メモリアレイ側）に接続
される回路である。また、この回路Ｙは、たとえば、デ
ータ入力にかかるバスライン駆動回路としては、バスラ
インＬ0の端部かつ入力バッファ側に接続される回路で
ある。ここでは、図２の比較例と対応させて、前記デー
タ出力にかかるバスライン駆動回路として、本発明のバ
スライン駆動回路を用いた場合について説明する。ま
た、このバスライン駆動回路は、半導体記憶装置に含ま
れるバスラインの数（ｎ本）と対応されて設けられるも
のであるが、ここでは省略し、一本のバスラインＬ0の
駆動回路のみを示す。また、説明の便宜上、電源電圧Ｖ
DDを５Ｖとし、接地電位ＧＮＤを０Ｖとして説明する
が、電圧はこれに限定されるものではない。また、ＭＯ
Ｓトランジスタを例として説明するが、ＭＩＳトランジ
スタでもよく、本発明の趣旨を損なわない限り同等の機
能を有する能動素子であれば良いことは明らかである。
また、ＭＯＳトランジスタの導電型については、便宜
上、Ｐ型を第１導電型とし、Ｎ型を第２導電型として説
明する。
駆動回路を示す。このバスライン駆動回路は、前記問題
を鑑みて本願発明者によって見出されたものである。こ
こで、前記ＰＭＯＳトランジスタＱ７と、デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１と、ＮＭＯＳトランジ
スタＱ８とにより構成される回路Ｙは、たとえば、デー
タ出力にかかるバスライン駆動回路としては、バスライ
ンＬ0の端部かつ内部回路側（メモリアレイ側）に接続
される回路である。また、この回路Ｙは、たとえば、デ
ータ入力にかかるバスライン駆動回路としては、バスラ
インＬ0の端部かつ入力バッファ側に接続される回路で
ある。ここでは、図２の比較例と対応させて、前記デー
タ出力にかかるバスライン駆動回路として、本発明のバ
スライン駆動回路を用いた場合について説明する。ま
た、このバスライン駆動回路は、半導体記憶装置に含ま
れるバスラインの数（ｎ本）と対応されて設けられるも
のであるが、ここでは省略し、一本のバスラインＬ0の
駆動回路のみを示す。また、説明の便宜上、電源電圧Ｖ
DDを５Ｖとし、接地電位ＧＮＤを０Ｖとして説明する
が、電圧はこれに限定されるものではない。また、ＭＯ
Ｓトランジスタを例として説明するが、ＭＩＳトランジ
スタでもよく、本発明の趣旨を損なわない限り同等の機
能を有する能動素子であれば良いことは明らかである。
また、ＭＯＳトランジスタの導電型については、便宜
上、Ｐ型を第１導電型とし、Ｎ型を第２導電型として説
明する。
【００７２】本発明の実施の形態１のバスライン駆動回
路の構成について以下に説明する。バスライン駆動回路
は、共通に接続されたそれぞれのゲートに内部読み出し
データｄ0が入力されるＰＭＯＳトランジスタＱ１およ
びＮＭＯＳトランジスタＱ２からなるインバータＩＮＶ
１と、該インバータＩＮＶ１の出力信号を受ける遅延回
路ＤＬと、前記インバータＩＮＶ１の出力信号をゲート
にて受ける、ＰＭＯＳトランジスタＱ７およびＮＭＯＳ
トランジスタＱ８と、前記遅延回路ＤＬの出力を受ける
デプリーション型ＮＭＯＳトランジスタＤＱ１とを含
む。
路の構成について以下に説明する。バスライン駆動回路
は、共通に接続されたそれぞれのゲートに内部読み出し
データｄ0が入力されるＰＭＯＳトランジスタＱ１およ
びＮＭＯＳトランジスタＱ２からなるインバータＩＮＶ
１と、該インバータＩＮＶ１の出力信号を受ける遅延回
路ＤＬと、前記インバータＩＮＶ１の出力信号をゲート
にて受ける、ＰＭＯＳトランジスタＱ７およびＮＭＯＳ
トランジスタＱ８と、前記遅延回路ＤＬの出力を受ける
デプリーション型ＮＭＯＳトランジスタＤＱ１とを含
む。
【００７３】ここで、前記ＰＭＯＳトランジスタＱ７の
ソースには電源電圧ＶDDが印加され、前記ＮＭＯＳトラ
ンジスタＱ８のソースには接地電圧ＧＮＤが印加されて
いる。そして、前記デプリーション型ＮＭＯＳトランジ
スタＤＱ１は、前記ＰＭＯＳトランジスタＱ７のドレイ
ンと、前記ＮＭＯＳトランジスタＱ８のドレインとの間
に設けられる。そして、前記デプリーション型ＮＭＯＳ
トランジスタＤＱ１のソースと、前記ＮＭＯＳトランジ
スタＱ８のドレインとを接続したラインｄと、バスライ
ンＬ0とが接続されている。ここで、このバスラインＬ0
は、上述したように長く引き延ばされているため、負荷
容量ＣL，負荷抵抗ＲLが形成されてしまうことになる。
ソースには電源電圧ＶDDが印加され、前記ＮＭＯＳトラ
ンジスタＱ８のソースには接地電圧ＧＮＤが印加されて
いる。そして、前記デプリーション型ＮＭＯＳトランジ
スタＤＱ１は、前記ＰＭＯＳトランジスタＱ７のドレイ
ンと、前記ＮＭＯＳトランジスタＱ８のドレインとの間
に設けられる。そして、前記デプリーション型ＮＭＯＳ
トランジスタＤＱ１のソースと、前記ＮＭＯＳトランジ
スタＱ８のドレインとを接続したラインｄと、バスライ
ンＬ0とが接続されている。ここで、このバスラインＬ0
は、上述したように長く引き延ばされているため、負荷
容量ＣL，負荷抵抗ＲLが形成されてしまうことになる。
【００７４】そして、前記長く引き延ばされたバスライ
ンＬ0上に出力された信号は、レベル変換回路ＬＶＣに
入力され、このレベル変換回路ＬＶＣによって、ライン
ｃの信号レベルをフルスイング（ＶDDレベルとＧＮＤレ
ベルを振幅とするスイング）した信号に変換した上で、
読み出しデータＤ0として出力する。そして該読み出し
データＤ0は図示しないデータ出力端子から出力され、
外部装置へ転送される。
ンＬ0上に出力された信号は、レベル変換回路ＬＶＣに
入力され、このレベル変換回路ＬＶＣによって、ライン
ｃの信号レベルをフルスイング（ＶDDレベルとＧＮＤレ
ベルを振幅とするスイング）した信号に変換した上で、
読み出しデータＤ0として出力する。そして該読み出し
データＤ0は図示しないデータ出力端子から出力され、
外部装置へ転送される。
【００７５】ところで、前記遅延回路ＤＬは、例えば、
抵抗ＲdおよびキャパシタＣdにより形成される。この場
合、半導体チップにおいて、前記抵抗Ｒdおよびキャパ
シタＣdは、前記半導体チップ上の不活性領域におい
て、ポリシリコン等の導電層により形成された配線を使
用して、それを引き回すことにより、形成することがで
きる。 また、この遅延回路ＤＬを前記抵抗，容量で構
成する代わりに、例えばＰＭＯＳトランジスタ，ＮＭＯ
ＳトランジスタからなるＣＭＯＳインバータ回路を偶数
個接続させても良い。この場合、このインバータ回路は
チップ面積対策としては有効であり、前記ＰＭＯＳトラ
ンジスタやＮＭＯＳトランジスタのチャネル幅やチャネ
ル長を所望の寸法にすることで所望の遅延時間を有する
遅延回路を構成することができる。また、このＣＭＯＳ
インバータ回路は、精度がよく、特に、遅延時間を調整
するのには有効である。例えば、ＣＭＯＳインバータ回
路を偶数個直列接続させ、複数のＣＭＯＳインバータ回
路間にヒューズを接続して、トリミングすることによ
り、チップ上にＣＭＯＳインバータ回路を形成してか
ら、仕様に合わせて遅延段数や遅延時間を調整すること
もできる。この遅延時間については、遅延回路からの出
力信号をそのゲートに受けるデプリーション型ＮＭＯＳ
トランジスタＤＱ１のチャンネル幅，チャンネル長に依
存してオン又はオフするタイミングが異なるために、最
適値を選択して遅延時間を設定するようにすればよい。
抵抗ＲdおよびキャパシタＣdにより形成される。この場
合、半導体チップにおいて、前記抵抗Ｒdおよびキャパ
シタＣdは、前記半導体チップ上の不活性領域におい
て、ポリシリコン等の導電層により形成された配線を使
用して、それを引き回すことにより、形成することがで
きる。 また、この遅延回路ＤＬを前記抵抗，容量で構
成する代わりに、例えばＰＭＯＳトランジスタ，ＮＭＯ
ＳトランジスタからなるＣＭＯＳインバータ回路を偶数
個接続させても良い。この場合、このインバータ回路は
チップ面積対策としては有効であり、前記ＰＭＯＳトラ
ンジスタやＮＭＯＳトランジスタのチャネル幅やチャネ
ル長を所望の寸法にすることで所望の遅延時間を有する
遅延回路を構成することができる。また、このＣＭＯＳ
インバータ回路は、精度がよく、特に、遅延時間を調整
するのには有効である。例えば、ＣＭＯＳインバータ回
路を偶数個直列接続させ、複数のＣＭＯＳインバータ回
路間にヒューズを接続して、トリミングすることによ
り、チップ上にＣＭＯＳインバータ回路を形成してか
ら、仕様に合わせて遅延段数や遅延時間を調整すること
もできる。この遅延時間については、遅延回路からの出
力信号をそのゲートに受けるデプリーション型ＮＭＯＳ
トランジスタＤＱ１のチャンネル幅，チャンネル長に依
存してオン又はオフするタイミングが異なるために、最
適値を選択して遅延時間を設定するようにすればよい。
【００７６】次に図１に示すバスライン駆動回路の動作
について、図１に加えて、図３に示す回路の動作波形図
（縦軸：電圧（Ｖ），横軸：時間），図４に示す図１中
のラインｃにおける電圧（縦軸，Ｖ）と時間（横軸）と
の依存を示すグラフ及び図５に示すレベル変換回路ＬＶ
Ｃの回路図とを使用して以下に説明する。なお、説明の
便宜上、前記ＰＭＯＳトランジスタＱ１と、ＮＭＯＳト
ランジスタＱ２との電流供給能力を同一とし、直列接続
された前記ＰＭＯＳトランジスタＱ７およびデプリーシ
ョン型ＮＭＯＳトランジスタＤＱ１のトータルの電流供
給能力と、前記ＮＭＯＳトランジスタＱ８の電流供給能
力とを同一とさせて構成したものとする。
について、図１に加えて、図３に示す回路の動作波形図
（縦軸：電圧（Ｖ），横軸：時間），図４に示す図１中
のラインｃにおける電圧（縦軸，Ｖ）と時間（横軸）と
の依存を示すグラフ及び図５に示すレベル変換回路ＬＶ
Ｃの回路図とを使用して以下に説明する。なお、説明の
便宜上、前記ＰＭＯＳトランジスタＱ１と、ＮＭＯＳト
ランジスタＱ２との電流供給能力を同一とし、直列接続
された前記ＰＭＯＳトランジスタＱ７およびデプリーシ
ョン型ＮＭＯＳトランジスタＤＱ１のトータルの電流供
給能力と、前記ＮＭＯＳトランジスタＱ８の電流供給能
力とを同一とさせて構成したものとする。
【００７７】まず、内部読み出しデータｄ0を、ローレ
ベルからハイレベルに変化させた場合について説明す
る。内部読み出しデータｄ0の電位をローレベル（ＧＮ
Ｄ＝０Ｖ）からハイレベル（ＶDD＝５Ｖ）に変化させる
ことにより、ＰＭＯＳトランジスタＱ１がオフされ、Ｎ
ＭＯＳトランジスタＱ２がオンされる。このことによっ
て、インバータＩＮＶ１の出力信号はローレベルとなる
ため、内部読み出しデータｄ0の電位のローレベルから
ハイレベルへの立ち上がりエッジに応答して、ラインａ
の電位がハイレベルからローレベルに変化する。
ベルからハイレベルに変化させた場合について説明す
る。内部読み出しデータｄ0の電位をローレベル（ＧＮ
Ｄ＝０Ｖ）からハイレベル（ＶDD＝５Ｖ）に変化させる
ことにより、ＰＭＯＳトランジスタＱ１がオフされ、Ｎ
ＭＯＳトランジスタＱ２がオンされる。このことによっ
て、インバータＩＮＶ１の出力信号はローレベルとなる
ため、内部読み出しデータｄ0の電位のローレベルから
ハイレベルへの立ち上がりエッジに応答して、ラインａ
の電位がハイレベルからローレベルに変化する。
【００７８】そして、ラインａの電位が低下してゆく
と、ＰＭＯＳトランジスタＱ７がオンし，ＮＭＯＳトラ
ンジスタＱ８がオフ状態に移行する。したがって、ＰＭ
ＯＳトランジスタＱ７のドレインはＶDDとなる。
と、ＰＭＯＳトランジスタＱ７がオンし，ＮＭＯＳトラ
ンジスタＱ８がオフ状態に移行する。したがって、ＰＭ
ＯＳトランジスタＱ７のドレインはＶDDとなる。
【００７９】一方、前記インバータＩＮＶ１による出力
信号は、遅延回路ＤＬによって所定の時間だけ遅延さ
れ、ラインｂには遅延信号が伝播される。すなわち、図
３に示されるように、ラインａの電位の立ち下がりにお
いては、ラインｂの電位は依然としてハイレベルである
ため、デプリーション型ＮＭＯＳトランジスタＤＱ１は
該ＤＱ１のソースをＤＱ１のドレインの電位即ちＶDDレ
ベルにまで引き上げようとする。つまり、デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１のゲートには、内部読
み出しデータｄ0の電圧レベル変化直後は、電源電圧Ｖ
DDレベルの信号が図３に示されるように所定の遅延時間
分印加されるため、前記デプリーション型ＮＭＯＳトラ
ンジスタＤＱ１は、大きな電流供給能力をもって、急速
にバスラインＬ0を充電することができる。なお、この
遅延時間とデプリーション型ＮＭＯＳトランジスタＤＱ
１との関係については後に詳細に説明する。
信号は、遅延回路ＤＬによって所定の時間だけ遅延さ
れ、ラインｂには遅延信号が伝播される。すなわち、図
３に示されるように、ラインａの電位の立ち下がりにお
いては、ラインｂの電位は依然としてハイレベルである
ため、デプリーション型ＮＭＯＳトランジスタＤＱ１は
該ＤＱ１のソースをＤＱ１のドレインの電位即ちＶDDレ
ベルにまで引き上げようとする。つまり、デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１のゲートには、内部読
み出しデータｄ0の電圧レベル変化直後は、電源電圧Ｖ
DDレベルの信号が図３に示されるように所定の遅延時間
分印加されるため、前記デプリーション型ＮＭＯＳトラ
ンジスタＤＱ１は、大きな電流供給能力をもって、急速
にバスラインＬ0を充電することができる。なお、この
遅延時間とデプリーション型ＮＭＯＳトランジスタＤＱ
１との関係については後に詳細に説明する。
【００８０】その後、ラインｂの電位が、ラインａの電
位とほぼ同等の電位即ち接地電位へ向けて低下し、該接
地電位が前記デプリーション型ＮＭＯＳトランジスタＤ
Ｑ１のゲートに印加され始めるとともに、バスラインＬ
0には十分な充電がされる。そして、ラインｂの電位が
低下するにつれてラインｄ，ｃの電位が上昇し、該ライ
ンｃ，ｄの電位の上昇は、デプリーション型ＮＭＯＳト
ランジスタＤＱ１の電流供給能力が無くなったところで
停止する。デプリーション型ＮＭＯＳトランジスタＤＱ
１の電流供給能力は、ソース電位とゲート電位との相互
関係で定まり、デプリーション型ＮＭＯＳトランジスタ
ＤＱ１電流供給能力は最終的に０となる。このときのラ
インｄの電位及びラインｃの電位Ｖｃは、デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対
値Ｖthd（たとえば１．５Ｖ）とほぼ等しい値に収束
し、それ以上の電位の上昇は生じない。
位とほぼ同等の電位即ち接地電位へ向けて低下し、該接
地電位が前記デプリーション型ＮＭＯＳトランジスタＤ
Ｑ１のゲートに印加され始めるとともに、バスラインＬ
0には十分な充電がされる。そして、ラインｂの電位が
低下するにつれてラインｄ，ｃの電位が上昇し、該ライ
ンｃ，ｄの電位の上昇は、デプリーション型ＮＭＯＳト
ランジスタＤＱ１の電流供給能力が無くなったところで
停止する。デプリーション型ＮＭＯＳトランジスタＤＱ
１の電流供給能力は、ソース電位とゲート電位との相互
関係で定まり、デプリーション型ＮＭＯＳトランジスタ
ＤＱ１電流供給能力は最終的に０となる。このときのラ
インｄの電位及びラインｃの電位Ｖｃは、デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対
値Ｖthd（たとえば１．５Ｖ）とほぼ等しい値に収束
し、それ以上の電位の上昇は生じない。
【００８１】一方、レベル変換回路ＬＶＣ内の初段の回
路は、該回路を構成するトランジスタのしきい値電圧を
たとえばＶｃ／２としてレベル判定するように構成すれ
ば、前記ラインｃの電位がＶｃ／２以上に上昇すると、
レベル変換回路ＬＶＣは、ラインｃの電位をハイレベ
ル、すなわち、電源電圧ＶDDレベルに変換した上で、読
み出しデータＤ0として、図示しないデータ出力端子か
ら出力し、外部装置へ転送する。そして、図１のバスラ
イン駆動回路のラインｃにおける充電速度は図４に示す
ように図２の比較回路と比べてｔ１分だけ速くなるた
め、読み出しデータＤ0も高速に立ち上がることにな
る。
路は、該回路を構成するトランジスタのしきい値電圧を
たとえばＶｃ／２としてレベル判定するように構成すれ
ば、前記ラインｃの電位がＶｃ／２以上に上昇すると、
レベル変換回路ＬＶＣは、ラインｃの電位をハイレベ
ル、すなわち、電源電圧ＶDDレベルに変換した上で、読
み出しデータＤ0として、図示しないデータ出力端子か
ら出力し、外部装置へ転送する。そして、図１のバスラ
イン駆動回路のラインｃにおける充電速度は図４に示す
ように図２の比較回路と比べてｔ１分だけ速くなるた
め、読み出しデータＤ0も高速に立ち上がることにな
る。
【００８２】ここで、デプリーション型ＮＭＯＳトラン
ジスタＤＱ１の性質について説明する。デプリーション
型ＮＭＯＳトランジスタは、チャネルにおける不純物濃
度を制御すること等によって、しきい値電圧の絶対値Ｖ
thdを低く設定するものであって、ゲート電位ＶＧが０
Ｖであっても導電性のチャネルを有するデバイスであ
る。すなわち、ゲート接合の内蔵電位でもって、チャネ
ル領域は充分反転しているものである。
ジスタＤＱ１の性質について説明する。デプリーション
型ＮＭＯＳトランジスタは、チャネルにおける不純物濃
度を制御すること等によって、しきい値電圧の絶対値Ｖ
thdを低く設定するものであって、ゲート電位ＶＧが０
Ｖであっても導電性のチャネルを有するデバイスであ
る。すなわち、ゲート接合の内蔵電位でもって、チャネ
ル領域は充分反転しているものである。
【００８３】よって、そのドレインに電源電圧ＶDDが印
加され、ゲートに電源電圧ＶDDが印加された場合には、
ソース電位は電源電圧ＶDDと同等の電圧レベルＶDDとさ
れる。
加され、ゲートに電源電圧ＶDDが印加された場合には、
ソース電位は電源電圧ＶDDと同等の電圧レベルＶDDとさ
れる。
【００８４】また、そのドレインに電源電圧ＶDDが印加
され、ゲートに接地電圧ＧＮＤが印加された場合には、
ソース電位はしきい値電圧の絶対値Ｖthdと同等とされ
る。
され、ゲートに接地電圧ＧＮＤが印加された場合には、
ソース電位はしきい値電圧の絶対値Ｖthdと同等とされ
る。
【００８５】また、そのドレインに電源電圧ＶDDが印加
され、ゲートに電源電圧ＶDDよりも低い正電圧Ｖｘが印
加された場合には、ソース電位はしきい値電圧の絶対値
Ｖthdに電圧Ｖｘ分が加算された電圧とされる。
され、ゲートに電源電圧ＶDDよりも低い正電圧Ｖｘが印
加された場合には、ソース電位はしきい値電圧の絶対値
Ｖthdに電圧Ｖｘ分が加算された電圧とされる。
【００８６】すなわち、ＶDDがＶthdよりも大きいとき
に、前記デプリーション型ＮＭＯＳトランジスタＤＱ１
のソース電位は、ドレイン電位の影響を受けず、前記デ
プリーション型ＮＭＯＳトランジスタＤＱ１のゲート電
位ＶＧおよびしきい値電圧の絶対値Ｖthdにのみしか依
存しない。
に、前記デプリーション型ＮＭＯＳトランジスタＤＱ１
のソース電位は、ドレイン電位の影響を受けず、前記デ
プリーション型ＮＭＯＳトランジスタＤＱ１のゲート電
位ＶＧおよびしきい値電圧の絶対値Ｖthdにのみしか依
存しない。
【００８７】以上説明したように、本実施の形態の回路
においても、ラインｃの電位Ｖｃは、前記デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対
値Ｖthdのみに依存するものであって、電源電圧ＶDDの
影響を受けることがない。このため、上述した電源電圧
の低電圧化に対応でき、この電源電圧が低く設定されて
も安定した回路動作が可能である。また、前記バスライ
ンにおいては、すべてのバスラインの充放電が高速にで
き、かつ、消費電力が小さくなる。
においても、ラインｃの電位Ｖｃは、前記デプリーショ
ン型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の絶対
値Ｖthdのみに依存するものであって、電源電圧ＶDDの
影響を受けることがない。このため、上述した電源電圧
の低電圧化に対応でき、この電源電圧が低く設定されて
も安定した回路動作が可能である。また、前記バスライ
ンにおいては、すべてのバスラインの充放電が高速にで
き、かつ、消費電力が小さくなる。
【００８８】次に、内部読み出しデータｄ0の電圧レベ
ルをハイレベルからローレベルに変化させた場合につい
て説明する。
ルをハイレベルからローレベルに変化させた場合につい
て説明する。
【００８９】内部読み出しデータｄ0の電位をハイレベ
ル（ＶDD＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変
化させると、ＰＭＯＳトランジスタＱ１がオンに移行
し、ＮＭＯＳトランジスタＱ２がオフに移行する。その
ため、インバータＩＮＶ１の出力信号はハイレベルとな
り、内部読み出しデータｄ0の電位のハイレベルからロ
ーレベルへの立ち下がりエッジに応答して、前記ライン
ａの電位がローレベルからハイレベルに変化する。
ル（ＶDD＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変
化させると、ＰＭＯＳトランジスタＱ１がオンに移行
し、ＮＭＯＳトランジスタＱ２がオフに移行する。その
ため、インバータＩＮＶ１の出力信号はハイレベルとな
り、内部読み出しデータｄ0の電位のハイレベルからロ
ーレベルへの立ち下がりエッジに応答して、前記ライン
ａの電位がローレベルからハイレベルに変化する。
【００９０】そして、このラインａがハイレベルに変化
するため、ＰＭＯＳトランジスタＱ７がオフし、ＮＭＯ
ＳトランジスタＱ８がオンする。したがって、バスライ
ンＬ0に充電されていた電荷はＮＭＯＳトランジスタＱ
８を介して速やかに放電され、ラインｄ，ラインｃの電
位は接地電位となる。
するため、ＰＭＯＳトランジスタＱ７がオフし、ＮＭＯ
ＳトランジスタＱ８がオンする。したがって、バスライ
ンＬ0に充電されていた電荷はＮＭＯＳトランジスタＱ
８を介して速やかに放電され、ラインｄ，ラインｃの電
位は接地電位となる。
【００９１】一方、前記ラインｃの電位がＶｃ／２以下
に低下すると、レベル変換回路ＬＶＣ内の初段の回路
は、該回路を構成するトランジスタのしきい値電圧をた
とえばＶｃ／２としてレベル判定するように構成すれ
ば、ラインｃの電位をローレベル、すなわち、接地電位
０Ｖに変換した上で、読み出しデータＤ0として、図示
しないデータ出力端子から出力し、外部装置へ転送す
る。
に低下すると、レベル変換回路ＬＶＣ内の初段の回路
は、該回路を構成するトランジスタのしきい値電圧をた
とえばＶｃ／２としてレベル判定するように構成すれ
ば、ラインｃの電位をローレベル、すなわち、接地電位
０Ｖに変換した上で、読み出しデータＤ0として、図示
しないデータ出力端子から出力し、外部装置へ転送す
る。
【００９２】次に、前記遅延時間とデプリーション型Ｎ
ＭＯＳトランジスタＤＱ１の関係について説明する。こ
の遅延時間による電位の判定レベルについて図２の比較
例と図１の回路について説明する。
ＭＯＳトランジスタＤＱ１の関係について説明する。こ
の遅延時間による電位の判定レベルについて図２の比較
例と図１の回路について説明する。
【００９３】このとき、比較例の回路において、バスラ
インＬ0の負荷抵抗ＲLが０オームであるとし、ゲート入
力はステップ関数として計算する。ここで、式中の記号
は、バスラインの電位をＶ，負荷容量をＣ，ＰＭＯＳト
ランジスタＱ９のしきい値電圧の絶対値をＶthp，飽和
・非飽和の境界をｔｃ，判定レベルに達するまでの時間
をｔ，Ｆを周波数，Ｉを電流とし、図１のＰＭＯＳトラ
ンジスタＱ９の電流増幅率をβｐ，デプリーション型Ｎ
ＭＯＳトランジスタＤＱ１の電流増幅率をβDEとする。
Ｉ＝ＣＶＦであるから、ＣＶ（＝Ｉ／Ｆ）について求め
ると、式１のようになる。
インＬ0の負荷抵抗ＲLが０オームであるとし、ゲート入
力はステップ関数として計算する。ここで、式中の記号
は、バスラインの電位をＶ，負荷容量をＣ，ＰＭＯＳト
ランジスタＱ９のしきい値電圧の絶対値をＶthp，飽和
・非飽和の境界をｔｃ，判定レベルに達するまでの時間
をｔ，Ｆを周波数，Ｉを電流とし、図１のＰＭＯＳトラ
ンジスタＱ９の電流増幅率をβｐ，デプリーション型Ｎ
ＭＯＳトランジスタＤＱ１の電流増幅率をβDEとする。
Ｉ＝ＣＶＦであるから、ＣＶ（＝Ｉ／Ｆ）について求め
ると、式１のようになる。
【００９４】
【数１】 また、この式１を解いてＰＭＯＳトランジスタＱ９の遅
延時間ｔｐについて求めると、式２のようになる。
延時間ｔｐについて求めると、式２のようになる。
【００９５】
【数２】 一方、図１の回路において、バスラインＬ0の負荷抵抗
ＲLがないものとし、ゲート入力はステップ関数とし、
デプリーション型ＮＭＯＳトランジスタＤＱ１のゲート
には遅延により電源電圧ＶDDが印加されているものとす
る。さらに、前記デプリーション型ＮＭＯＳトランジス
タＤＱ１のドレインに接続されたＰＭＯＳトランジスタ
Ｑ７の遅延時間を無視し、前記デプリーション型ＮＭＯ
ＳトランジスタＤＱ１のボディー効果によるしきい値電
圧の絶対値Ｖthdの変化は無視するものとする。そし
て、ＣＶ（＝Ｉ／Ｆ）について求めると、式３のように
なる。
ＲLがないものとし、ゲート入力はステップ関数とし、
デプリーション型ＮＭＯＳトランジスタＤＱ１のゲート
には遅延により電源電圧ＶDDが印加されているものとす
る。さらに、前記デプリーション型ＮＭＯＳトランジス
タＤＱ１のドレインに接続されたＰＭＯＳトランジスタ
Ｑ７の遅延時間を無視し、前記デプリーション型ＮＭＯ
ＳトランジスタＤＱ１のボディー効果によるしきい値電
圧の絶対値Ｖthdの変化は無視するものとする。そし
て、ＣＶ（＝Ｉ／Ｆ）について求めると、式３のように
なる。
【００９６】
【数３】 この場合、デプリーション型ＮＭＯＳＤＱ１が常に非飽
和状態であるので、このような式が算出される。
和状態であるので、このような式が算出される。
【００９７】そして、この式を解いてデプリーション型
ＮＭＯＳトランジスタＤＱ１の遅延時間を求めると、式
４のようになる。
ＮＭＯＳトランジスタＤＱ１の遅延時間を求めると、式
４のようになる。
【００９８】
【数４】 そして、前記式２と、式３を利用して、判定レベルに達
するまでの時間を同一にするための条件を求める。この
場合、式２にＶ＝ＶDD／２を代入し、式４にＶ＝２Ｖ
thd／２を代入し、ｔｐ＝ｔｄｅであるから、遅延量ｔ
ｒは、式５のようになる。
するまでの時間を同一にするための条件を求める。この
場合、式２にＶ＝ＶDD／２を代入し、式４にＶ＝２Ｖ
thd／２を代入し、ｔｐ＝ｔｄｅであるから、遅延量ｔ
ｒは、式５のようになる。
【００９９】
【数５】 そして、この式をβDE（βDE＜βｐ）について解くこと
により、遅延量を設定することができる。
により、遅延量を設定することができる。
【０１００】また、前記デプリーション型ＮＭＯＳトラ
ンジスタＤＱ１のゲート電圧を、判定レベルまで電源電
圧ＶDDレベルを保持する、ＲG，ＣG，ｔｒの関係を示す
と式６のようになる。ここで、ＲG，ＣGは、夫々図１の
バスライン駆動回路のＲｄ，Ｃｄの値を表わしている。
ンジスタＤＱ１のゲート電圧を、判定レベルまで電源電
圧ＶDDレベルを保持する、ＲG，ＣG，ｔｒの関係を示す
と式６のようになる。ここで、ＲG，ＣGは、夫々図１の
バスライン駆動回路のＲｄ，Ｃｄの値を表わしている。
【０１０１】
【数６】
【数７】 ここで、αの値は、およそ０．４から１．０程度の値と
なる。例えば、図１のＲｄ、Ｃｄを集中定数とし、ライ
ンｂの電位Ｖｂがラインａの電位Ｖａの９０％の電位に
なるまで充電する場合を考えると、式７においてＶｂ／
Ｖａを０．９とするとＣｄ・Ｒｄ＝０．４３ｔとなり、
αの値は、およそ０．４３となる。また、分布定数モデ
ルを用い、他の条件を同じにして計算すると、Ｃｄ・Ｒ
ｄ＝１．００ｔとなり、αの値は、およそ１．００とな
る。従って、このようなαの値を前記求めた式５の遅延
量ｔｒに設定すればよい。
なる。例えば、図１のＲｄ、Ｃｄを集中定数とし、ライ
ンｂの電位Ｖｂがラインａの電位Ｖａの９０％の電位に
なるまで充電する場合を考えると、式７においてＶｂ／
Ｖａを０．９とするとＣｄ・Ｒｄ＝０．４３ｔとなり、
αの値は、およそ０．４３となる。また、分布定数モデ
ルを用い、他の条件を同じにして計算すると、Ｃｄ・Ｒ
ｄ＝１．００ｔとなり、αの値は、およそ１．００とな
る。従って、このようなαの値を前記求めた式５の遅延
量ｔｒに設定すればよい。
【０１０２】図５に、本発明のレベル変換回路ＬＶＣの
一例を示す。この回路は、インバータＩＮＶ２と、レベ
ル変換回路ＬＶＣに電源を供給するデプリーション型Ｎ
ＭＯＳトランジスタＤＱ２と、出力信号の波形整形を行
なうインバータＩＮＶ３により構成される。
一例を示す。この回路は、インバータＩＮＶ２と、レベ
ル変換回路ＬＶＣに電源を供給するデプリーション型Ｎ
ＭＯＳトランジスタＤＱ２と、出力信号の波形整形を行
なうインバータＩＮＶ３により構成される。
【０１０３】前記インバータＩＮＶ２は、ＰＭＯＳトラ
ンジスタＱ１０と、ＮＭＯＳトランジスタＱ１１とを含
み、それぞれのゲートとドレインがそれぞれ共通接続さ
れて構成される。
ンジスタＱ１０と、ＮＭＯＳトランジスタＱ１１とを含
み、それぞれのゲートとドレインがそれぞれ共通接続さ
れて構成される。
【０１０４】前記デプリーション型ＮＭＯＳトランジス
タＤＱ２のゲートには、ＰＭＯＳトランジスタＱ１０の
ドレインとＮＭＯＳトランジスタＱ１１のドレインとが
共通接続されたラインｆに出力される信号が印加され、
ＤＱ２のドレインには電源電圧ＶDDが、ソースにはＱ１
０のソースがそれぞれ接続されている。
タＤＱ２のゲートには、ＰＭＯＳトランジスタＱ１０の
ドレインとＮＭＯＳトランジスタＱ１１のドレインとが
共通接続されたラインｆに出力される信号が印加され、
ＤＱ２のドレインには電源電圧ＶDDが、ソースにはＱ１
０のソースがそれぞれ接続されている。
【０１０５】そして、前記インバータＩＮＶ３は、それ
ぞれのゲート、ドレインが共通接続されたＰＭＯＳトラ
ンジスタＱ１２とＮＭＯＳトランジスタＱ１３とを含
む。そして、前記インバータＩＮＶ２は、前記バスライ
ンＬ0上の図１に示すラインｃ上の信号、すなわち、内
部読み出しデータｄ0に相当する信号をそのゲートに受
け、前記インバータＩＮＶ３は、該内部読み出しデータ
ｄ0に相当する信号の振幅をフルスイング（ＶDDレベル
とＧＮＤレベルを振幅とするスイング）させて読み出し
データＤ0を生成する。そして、前記読み出しデータＤ0
は、図示しないデータ出力端子を介して出力され、外部
装置へ転送される。
ぞれのゲート、ドレインが共通接続されたＰＭＯＳトラ
ンジスタＱ１２とＮＭＯＳトランジスタＱ１３とを含
む。そして、前記インバータＩＮＶ２は、前記バスライ
ンＬ0上の図１に示すラインｃ上の信号、すなわち、内
部読み出しデータｄ0に相当する信号をそのゲートに受
け、前記インバータＩＮＶ３は、該内部読み出しデータ
ｄ0に相当する信号の振幅をフルスイング（ＶDDレベル
とＧＮＤレベルを振幅とするスイング）させて読み出し
データＤ0を生成する。そして、前記読み出しデータＤ0
は、図示しないデータ出力端子を介して出力され、外部
装置へ転送される。
【０１０６】次にこのレベル変換回路ＬＶＣの動作につ
いて説明する。まず、内部読み出しデータｄ0をローレ
ベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶDD＝５Ｖ）に
変化させた場合、すなわち、バスラインＬ0のラインｃ
の電位をローレベル（ＧＮＤ）から前記電位Ｖｃ（＝Ｖ
thd）に変化させた場合について説明する。この場合に
は、ＰＭＯＳトランジスタＱ１０がオフとなり、ＮＭＯ
ＳトランジスタＱ１１はオンとなるため、ラインｆの電
位は低下してローレベル（接地電位）となる。そして、
このローレベルの信号がインバータＩＮＶ３に入力さ
れ、ＰＭＯＳトランジスタＱ１２がオンするため、ハイ
レベルすなわち電源電圧ＶDDレベルの読み出しデータＤ
0がラインｅから出力される。そして、前記ハイレベル
のデータＤ0が図示しないデータ出力端子を介して出力
され、外部装置へ転送される。
いて説明する。まず、内部読み出しデータｄ0をローレ
ベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶDD＝５Ｖ）に
変化させた場合、すなわち、バスラインＬ0のラインｃ
の電位をローレベル（ＧＮＤ）から前記電位Ｖｃ（＝Ｖ
thd）に変化させた場合について説明する。この場合に
は、ＰＭＯＳトランジスタＱ１０がオフとなり、ＮＭＯ
ＳトランジスタＱ１１はオンとなるため、ラインｆの電
位は低下してローレベル（接地電位）となる。そして、
このローレベルの信号がインバータＩＮＶ３に入力さ
れ、ＰＭＯＳトランジスタＱ１２がオンするため、ハイ
レベルすなわち電源電圧ＶDDレベルの読み出しデータＤ
0がラインｅから出力される。そして、前記ハイレベル
のデータＤ0が図示しないデータ出力端子を介して出力
され、外部装置へ転送される。
【０１０７】次に、内部読み出しデータｄ0をハイレベ
ル（ＶDD＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変
化させた場合、すなわち、バスラインＬ0のラインｃの
電位をハイレベル（Ｖthd）からローレベル（ＧＮＤ）
に変化させた場合について説明する。この場合、ＮＭＯ
ＳトランジスタＱ１１はオフされ、ＰＭＯＳトランジス
タＱ１０はオンに移行する。デプリーション型ＮＭＯＳ
トランジスタＤＱ２は、ゲート電位に該デプリーション
型ＮＭＯＳトランジスタＤＱ２のしきい値電圧の絶対値
Ｖthdを加えた値分の電圧をＰＭＯＳトランジスタＱ１
０のソースに印加する。従って、ＰＭＯＳトランジスタ
Ｑ１０がオンされ、ラインｆの電位はＧＮＤから徐々に
上昇して、最終的にラインｆの電位は電源電圧ＶDDレベ
ルにまで達する。
ル（ＶDD＝５Ｖ）からローレベル（ＧＮＤ＝０Ｖ）に変
化させた場合、すなわち、バスラインＬ0のラインｃの
電位をハイレベル（Ｖthd）からローレベル（ＧＮＤ）
に変化させた場合について説明する。この場合、ＮＭＯ
ＳトランジスタＱ１１はオフされ、ＰＭＯＳトランジス
タＱ１０はオンに移行する。デプリーション型ＮＭＯＳ
トランジスタＤＱ２は、ゲート電位に該デプリーション
型ＮＭＯＳトランジスタＤＱ２のしきい値電圧の絶対値
Ｖthdを加えた値分の電圧をＰＭＯＳトランジスタＱ１
０のソースに印加する。従って、ＰＭＯＳトランジスタ
Ｑ１０がオンされ、ラインｆの電位はＧＮＤから徐々に
上昇して、最終的にラインｆの電位は電源電圧ＶDDレベ
ルにまで達する。
【０１０８】そして、ラインｆに出力された信号はイン
バータＩＮＶ３に入力され、ラインｅには接地電圧ＧＮ
Ｄレベルの読み出しデータＤ0が、図示しないデータ出
力端子を介して出力され、外部装置へ転送される。
バータＩＮＶ３に入力され、ラインｅには接地電圧ＧＮ
Ｄレベルの読み出しデータＤ0が、図示しないデータ出
力端子を介して出力され、外部装置へ転送される。
【０１０９】このレベル変換回路ＬＶＣにおいては、デ
ータ書き込み／読み出しのどちらの動作の場合にも電源
ＶDDからデプリーション型ＮＭＯＳトランジスタＤＱ
２，ＰＭＯＳトランジスタＱ１０，ＮＭＯＳトランジス
タＱ１１を通してＧＮＤへの定常的な貫通電流はなく、
消費電流の増加は生じない。
ータ書き込み／読み出しのどちらの動作の場合にも電源
ＶDDからデプリーション型ＮＭＯＳトランジスタＤＱ
２，ＰＭＯＳトランジスタＱ１０，ＮＭＯＳトランジス
タＱ１１を通してＧＮＤへの定常的な貫通電流はなく、
消費電流の増加は生じない。
【０１１０】ところで、本実施の形態のバスライン駆動
回路は、すでに触れたように、データ入力部においても
適用することができる。ただし、この場合、内部回路に
は低振幅の電圧が印加されていれば良いので、レベル変
換回路ＬＶＣは不要であリ、バスラインＬ0の電位をそ
のまま内部回路に供給すれば良い。そして、この場合、
図１の内部読み出しデータｄ0が信号振幅の大きい書き
込みデータに対応し、読み出しデータＤ0が信号振幅の
小さい内部書き込みデータに対応する。つまり、特に図
示しないが、図１のインバータＩＮＶ１のゲートには書
き込みデータがｄ0として供給され、ＩＮＶ１は、図１
のＰＭＯＳトランジスタＱ７，デプリーション型ＮＭＯ
ＳトランジスタＤＱ１，ＮＭＯＳトランジスタＱ８によ
り構成される回路Ｙを駆動する。そして、データ読み出
し時と同様に、デプリーション型ＮＭＯＳトランジスタ
ＤＱ１のゲートへの信号は所定の遅延時間分遅延されて
伝播される。そして、ラインｃの電位は、前記デプリー
ション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の
みにしか依存しなくなるので、電源電圧の影響を受ける
ことがなくなるので、低電圧動作マージンを確保するこ
とができ、バスラインを高速に駆動することができる。
回路は、すでに触れたように、データ入力部においても
適用することができる。ただし、この場合、内部回路に
は低振幅の電圧が印加されていれば良いので、レベル変
換回路ＬＶＣは不要であリ、バスラインＬ0の電位をそ
のまま内部回路に供給すれば良い。そして、この場合、
図１の内部読み出しデータｄ0が信号振幅の大きい書き
込みデータに対応し、読み出しデータＤ0が信号振幅の
小さい内部書き込みデータに対応する。つまり、特に図
示しないが、図１のインバータＩＮＶ１のゲートには書
き込みデータがｄ0として供給され、ＩＮＶ１は、図１
のＰＭＯＳトランジスタＱ７，デプリーション型ＮＭＯ
ＳトランジスタＤＱ１，ＮＭＯＳトランジスタＱ８によ
り構成される回路Ｙを駆動する。そして、データ読み出
し時と同様に、デプリーション型ＮＭＯＳトランジスタ
ＤＱ１のゲートへの信号は所定の遅延時間分遅延されて
伝播される。そして、ラインｃの電位は、前記デプリー
ション型ＮＭＯＳトランジスタＤＱ１のしきい値電圧の
みにしか依存しなくなるので、電源電圧の影響を受ける
ことがなくなるので、低電圧動作マージンを確保するこ
とができ、バスラインを高速に駆動することができる。
【０１１１】また、本実施の形態は、バスラインＬ0の
みに着目して記載したが、ｎ本のうちのいずれのバスラ
インにおいても共通であり、夫々のデータの電位レベル
にしたがった動作を行なうものである。そして、特に、
バスラインを一括充放電するときに、本実施の形態のバ
ス駆動回路は大きな効果を奏する。
みに着目して記載したが、ｎ本のうちのいずれのバスラ
インにおいても共通であり、夫々のデータの電位レベル
にしたがった動作を行なうものである。そして、特に、
バスラインを一括充放電するときに、本実施の形態のバ
ス駆動回路は大きな効果を奏する。
【０１１２】このように、本発明のバス駆動回路は、電
源電圧ＶDDが低い電圧仕様の半導体記憶装置を構成する
ことによる、出力電圧の低下に伴う動作不良や、ＮＭＯ
Ｓトランジスタのオンによる電流供給能力の低下に伴う
バスラインの充電速度の低下という問題を完全に解決す
ることができ、半導体記憶装置を高性能に構成できる。
源電圧ＶDDが低い電圧仕様の半導体記憶装置を構成する
ことによる、出力電圧の低下に伴う動作不良や、ＮＭＯ
Ｓトランジスタのオンによる電流供給能力の低下に伴う
バスラインの充電速度の低下という問題を完全に解決す
ることができ、半導体記憶装置を高性能に構成できる。
【０１１３】＜実施の形態２＞図６は、本発明の実施の
形態２を示すバスライン駆動回路である。本実施の形態
の回路によれば、デプリーション型ＮＭＯＳトランジス
タＤＱ３のゲート電位が接地電圧ＧＮＤに固定されてい
る。そのため、デプリーション型ＮＭＯＳトランジスタ
ＤＱ３は入力信号としての内部読み出しデータｄ0の電
圧レベルの変化直後の大きな電流供給能力を有しないた
め、実施の形態１に比べ、図４に示すように充電速度の
低下ｔ２が生じる。しかしながら、この実施の形態によ
れば、図１における遅延回路を不要にできるという利点
がある。
形態２を示すバスライン駆動回路である。本実施の形態
の回路によれば、デプリーション型ＮＭＯＳトランジス
タＤＱ３のゲート電位が接地電圧ＧＮＤに固定されてい
る。そのため、デプリーション型ＮＭＯＳトランジスタ
ＤＱ３は入力信号としての内部読み出しデータｄ0の電
圧レベルの変化直後の大きな電流供給能力を有しないた
め、実施の形態１に比べ、図４に示すように充電速度の
低下ｔ２が生じる。しかしながら、この実施の形態によ
れば、図１における遅延回路を不要にできるという利点
がある。
【０１１４】つまり、このバスライン駆動回路は、ＰＭ
ＯＳトランジスタＱ７のソースが電源ＶDDに接続され、
ドレインはデプリーション型ＮＭＯＳトランジスタＤＱ
３のドレインに接続されている。また、デプリーション
型ＮＭＯＳトランジスタＤＱ３のソースは、ラインｄに
おいてＮＭＯＳトランジスタＱ８のドレインに接続さ
れ、ＮＭＯＳトランジスタＱ８のソースは接地されてい
る。そして、ラインｄに長く引き回されたバスラインＬ
0が接続されている。
ＯＳトランジスタＱ７のソースが電源ＶDDに接続され、
ドレインはデプリーション型ＮＭＯＳトランジスタＤＱ
３のドレインに接続されている。また、デプリーション
型ＮＭＯＳトランジスタＤＱ３のソースは、ラインｄに
おいてＮＭＯＳトランジスタＱ８のドレインに接続さ
れ、ＮＭＯＳトランジスタＱ８のソースは接地されてい
る。そして、ラインｄに長く引き回されたバスラインＬ
0が接続されている。
【０１１５】つまり、このバスライン駆動回路は、前記
ＰＭＯＳトランジスタＱ７のドレインと、ＮＭＯＳトラ
ンジスタＱ８のドレインの間に、前記デプリーション型
ＮＭＯＳトランジスタＤＱ３が設けられるものである。
そして、前記デプリーション型ＮＭＯＳトランジスタＤ
Ｑ３のソースと、ＮＭＯＳトランジスタＱ８のドレイン
との間にて、長く引き回されたバスラインＬ0と接続さ
れるものである。
ＰＭＯＳトランジスタＱ７のドレインと、ＮＭＯＳトラ
ンジスタＱ８のドレインの間に、前記デプリーション型
ＮＭＯＳトランジスタＤＱ３が設けられるものである。
そして、前記デプリーション型ＮＭＯＳトランジスタＤ
Ｑ３のソースと、ＮＭＯＳトランジスタＱ８のドレイン
との間にて、長く引き回されたバスラインＬ0と接続さ
れるものである。
【０１１６】そして、図１に示した回路と同様に、前記
長く引き延ばされて負荷容量ＣL，負荷抵抗ＲLが形成さ
れたバスラインＬ0上に出力された信号は、レベル変換
回路ＬＶＣに入力されるものである。
長く引き延ばされて負荷容量ＣL，負荷抵抗ＲLが形成さ
れたバスラインＬ0上に出力された信号は、レベル変換
回路ＬＶＣに入力されるものである。
【０１１７】ただし、この場合も実施の形態１と同様
に、前記ＰＭＯＳトランジスタＱ７と、デプリーション
型ＮＭＯＳトランジスタＤＱ３と、ＮＭＯＳトランジス
タＱ８とを含む回路Ｚは、たとえば、データ出力にかか
るバスライン駆動回路としては、バスラインＬ0の端部
かつ内部回路側（メモリアレイ側）に接続される回路で
ある。そして、データ入力に係るバスライン駆動回路と
しては、バスラインＬ0の端部かつ入力バッファ側に接
続される回路である。また、このバスライン駆動回路
は、半導体記憶装置に含まれるバスラインの数と、対応
されて設けられるものであるが、ここでは省略し、１本
のバスラインＬ0の駆動回路のみを示す。ここでは、前
記データ出力にかかるるバス駆動回路として、本発明の
バスライン駆動回路を用いた場合について説明する。
に、前記ＰＭＯＳトランジスタＱ７と、デプリーション
型ＮＭＯＳトランジスタＤＱ３と、ＮＭＯＳトランジス
タＱ８とを含む回路Ｚは、たとえば、データ出力にかか
るバスライン駆動回路としては、バスラインＬ0の端部
かつ内部回路側（メモリアレイ側）に接続される回路で
ある。そして、データ入力に係るバスライン駆動回路と
しては、バスラインＬ0の端部かつ入力バッファ側に接
続される回路である。また、このバスライン駆動回路
は、半導体記憶装置に含まれるバスラインの数と、対応
されて設けられるものであるが、ここでは省略し、１本
のバスラインＬ0の駆動回路のみを示す。ここでは、前
記データ出力にかかるるバス駆動回路として、本発明の
バスライン駆動回路を用いた場合について説明する。
【０１１８】まず、図６の回路動作について説明する。
まず、内部読み出しデータｄ0をローレベルからハイレ
ベルに変化させた場合について説明する。この場合、前
記内部読み出しデータｄ0の電位をローレベル（ＧＮＤ
＝０Ｖ）からハイレベル（ＶDD＝５Ｖ）に変化させる
と、ラインａの電位は、前記内部読み出しデータｄ0の
立ち上がりに応答してハイレベルからローレベルに変化
する。したがって、ＰＭＯＳトランジスタＱ７がオンに
移行し、ＮＭＯＳトランジスタＱ８はオフに移行する。
まず、内部読み出しデータｄ0をローレベルからハイレ
ベルに変化させた場合について説明する。この場合、前
記内部読み出しデータｄ0の電位をローレベル（ＧＮＤ
＝０Ｖ）からハイレベル（ＶDD＝５Ｖ）に変化させる
と、ラインａの電位は、前記内部読み出しデータｄ0の
立ち上がりに応答してハイレベルからローレベルに変化
する。したがって、ＰＭＯＳトランジスタＱ７がオンに
移行し、ＮＭＯＳトランジスタＱ８はオフに移行する。
【０１１９】一方、デプリーション型ＮＭＯＳトランジ
スタＤＱ３のゲートは常に接地電位ＧＮＤに固定されて
いるために、デプリーション型ＮＭＯＳトランジスタＤ
Ｑ３のソース電位は、しきい値電圧の絶対値Ｖthdとな
る。そのため、バスラインＬ0の電位はＶｃ即ちしきい
値電圧の絶対値Ｖthdに達するまで充電される。レベル
変換回路ＬＶＣ内の初段の回路は、該回路を構成するト
ランジスタのしきい値電圧をたとえばＶｃ／２としてレ
ベル判定するように構成すれば、前記ラインｃの電位が
Ｖｃ／２以上に上昇すると、レベル変換回路ＬＶＣは、
ラインｃの電位をハイレベル、すなわち、電源電圧ＶDD
レベルに変換した上で、読み出しデータＤ0として、図
示しないデータ出力端子から出力し、外部装置へ転送す
る。
スタＤＱ３のゲートは常に接地電位ＧＮＤに固定されて
いるために、デプリーション型ＮＭＯＳトランジスタＤ
Ｑ３のソース電位は、しきい値電圧の絶対値Ｖthdとな
る。そのため、バスラインＬ0の電位はＶｃ即ちしきい
値電圧の絶対値Ｖthdに達するまで充電される。レベル
変換回路ＬＶＣ内の初段の回路は、該回路を構成するト
ランジスタのしきい値電圧をたとえばＶｃ／２としてレ
ベル判定するように構成すれば、前記ラインｃの電位が
Ｖｃ／２以上に上昇すると、レベル変換回路ＬＶＣは、
ラインｃの電位をハイレベル、すなわち、電源電圧ＶDD
レベルに変換した上で、読み出しデータＤ0として、図
示しないデータ出力端子から出力し、外部装置へ転送す
る。
【０１２０】次に、内部読み出しデータｄ0をハイレベ
ルからローレベルに変化させた場合について説明する。
ルからローレベルに変化させた場合について説明する。
【０１２１】この場合、前記内部読み出しデータｄ0の
電位をハイレベル（ＶDD＝５Ｖ）からローレベル（ＧＮ
Ｄ＝０Ｖ）に変化させると、ラインａの電位は、前記内
部読み出しデータｄ0の立ち下がりエッジに応答してロ
ーレベルからハイレベルとなる。従って、ＮＭＯＳトラ
ンジスタＱ８がオンとなり、ＰＭＯＳトランジスタＱ７
がオフとなる。その結果、バスラインＬ0の電位は接地
電位となる。レベル変換回路ＬＶＣ内の初段の回路は、
該回路を構成するトランジスタのしきい値電圧をたとえ
ばＶｃ／２としてレベル判定するように構成すれば、前
記ラインｃの電位がＶｃ／２以下に低下すると、レベル
変換回路ＬＶＣは、ラインｃの電位をローレベル、すな
わち、接地電位ＧＮＤに変換した上で、読み出しデータ
Ｄ0として、図示しないデータ出力端子から出力し、外
部装置へ転送する。
電位をハイレベル（ＶDD＝５Ｖ）からローレベル（ＧＮ
Ｄ＝０Ｖ）に変化させると、ラインａの電位は、前記内
部読み出しデータｄ0の立ち下がりエッジに応答してロ
ーレベルからハイレベルとなる。従って、ＮＭＯＳトラ
ンジスタＱ８がオンとなり、ＰＭＯＳトランジスタＱ７
がオフとなる。その結果、バスラインＬ0の電位は接地
電位となる。レベル変換回路ＬＶＣ内の初段の回路は、
該回路を構成するトランジスタのしきい値電圧をたとえ
ばＶｃ／２としてレベル判定するように構成すれば、前
記ラインｃの電位がＶｃ／２以下に低下すると、レベル
変換回路ＬＶＣは、ラインｃの電位をローレベル、すな
わち、接地電位ＧＮＤに変換した上で、読み出しデータ
Ｄ0として、図示しないデータ出力端子から出力し、外
部装置へ転送する。
【０１２２】また、実施の形態２ではデプリーション型
ＮＭＯＳトランジスタＤＱ３のゲート電位を接地電圧Ｇ
ＮＤに固定したが、これは接地電圧ＧＮＤに限らず電源
電圧ＶDDよりも低い任意の電位Ｖｄであってもよい。こ
の場合は、ラインｃの電位Ｖｃは約Ｖｄ分だけ増加す
る。そして、その分消費電流は増えるが、充電速度は速
くなる。
ＮＭＯＳトランジスタＤＱ３のゲート電位を接地電圧Ｇ
ＮＤに固定したが、これは接地電圧ＧＮＤに限らず電源
電圧ＶDDよりも低い任意の電位Ｖｄであってもよい。こ
の場合は、ラインｃの電位Ｖｃは約Ｖｄ分だけ増加す
る。そして、その分消費電流は増えるが、充電速度は速
くなる。
【０１２３】また、デプリーション型ＮＭＯＳトランジ
スタＤＱ３のゲートをＰＭＯＳトランジスタＱ７，ＮＭ
ＯＳトランジスタＱ８のゲート信号に接続してもよく、
図１に示したバス駆動回路と同様の効果が得られる。
スタＤＱ３のゲートをＰＭＯＳトランジスタＱ７，ＮＭ
ＯＳトランジスタＱ８のゲート信号に接続してもよく、
図１に示したバス駆動回路と同様の効果が得られる。
【０１２４】また、本実施の形態２ではＮＭＯＳトラン
ジスタＱ８のドレインをバスラインＬ0に接続したが、
これはＰＭＯＳトランジスタＱ７のドレインに接続して
もよく、図２の回路と比べて消費電力が低減される。
ジスタＱ８のドレインをバスラインＬ0に接続したが、
これはＰＭＯＳトランジスタＱ７のドレインに接続して
もよく、図２の回路と比べて消費電力が低減される。
【０１２５】このように、本実施の形態のバス駆動回路
は、遅延回路を不要にできると共に、電源電圧に依存せ
ずに電源を供給することができるので、小型のチップに
て構成でき、遅延時間の設定も不要になり、使い勝手が
向上できる。
は、遅延回路を不要にできると共に、電源電圧に依存せ
ずに電源を供給することができるので、小型のチップに
て構成でき、遅延時間の設定も不要になり、使い勝手が
向上できる。
【０１２６】また、本実施の形態では、バスライン駆動
回路をデータ出力にかかる回路に設けた例について記載
したが、実施の形態１と同様に、前記バスライン駆動回
路をデータ入力にかかる回路に設けても上述したような
効果を得ることができる。
回路をデータ出力にかかる回路に設けた例について記載
したが、実施の形態１と同様に、前記バスライン駆動回
路をデータ入力にかかる回路に設けても上述したような
効果を得ることができる。
【０１２７】＜実施の形態３＞図７は、本発明の実施の
形態３のバスライン駆動回路である。
形態３のバスライン駆動回路である。
【０１２８】この回路は、電流供給源と、内部読み出し
データｄ0からｄn-1をそれぞれ入力とするＣＭＯＳトラ
ンジスタからなるｎ個のインバータＩＮＶ１0からＩＮ
Ｖ１n-1と、ＣＭＯＳトランジスタからなるｎ個のイン
バータＩＮＶ４0からＩＮＶ４n-1と、前記インバータＩ
ＮＶ４0からＩＮＶ４n-1の出力をそれぞれ受けるｎ本の
バスラインＬ0からＬn-1とを含み構成される。前記イン
バータＩＮＶ１0からＩＮＶ１n-1は、たとえば、図１に
示したＩＮＶ１と同様な構成をしている。また、前記電
流供給源は、デプリーション型ＮＭＯＳトランジスタＤ
Ｑ４を含み、デプリーション型ＭＯＳトランジスタＤＱ
４のドレインには電源電圧ＶDDが供給され、ＤＱ４のゲ
ートには電源電圧ＶDDよりも小さな一定の電圧Ｖｄｇが
印加される。デプリーション型ＮＭＯＳトランジスタＤ
Ｑ４は、複数のバスラインＬ0〜Ｌn-1に対し、１つのト
ランジスタで構成されているために、バスラインの本数
ｎ分の電流駆動能力、及びＰＭＯＳトランジスタＱ１４
0からＱ１４n-1を形成するためのＰウェルの容量分を駆
動する能力が必要となる。すなわち、すべてのバスライ
ンＬ0〜Ｌn-1がハイレベルとなったときに、前記デプリ
ーション型ＮＭＯＳトランジスタＤＱ４のサイズが小さ
すぎると、電位の立ち上がりが悪くなるため、前記バス
ラインの数（ｎ本）分の電流駆動能力が必要となる。ま
た、Ｎウェルがジャンクションとして延びてしまうた
め、前記デプリーション型ＮＭＯＳトランジスタの駆動
能力としては、ジャンクション容量と負荷容量とをもつ
Ｎウエルを駆動する能力が最低必要となる。
データｄ0からｄn-1をそれぞれ入力とするＣＭＯＳトラ
ンジスタからなるｎ個のインバータＩＮＶ１0からＩＮ
Ｖ１n-1と、ＣＭＯＳトランジスタからなるｎ個のイン
バータＩＮＶ４0からＩＮＶ４n-1と、前記インバータＩ
ＮＶ４0からＩＮＶ４n-1の出力をそれぞれ受けるｎ本の
バスラインＬ0からＬn-1とを含み構成される。前記イン
バータＩＮＶ１0からＩＮＶ１n-1は、たとえば、図１に
示したＩＮＶ１と同様な構成をしている。また、前記電
流供給源は、デプリーション型ＮＭＯＳトランジスタＤ
Ｑ４を含み、デプリーション型ＭＯＳトランジスタＤＱ
４のドレインには電源電圧ＶDDが供給され、ＤＱ４のゲ
ートには電源電圧ＶDDよりも小さな一定の電圧Ｖｄｇが
印加される。デプリーション型ＮＭＯＳトランジスタＤ
Ｑ４は、複数のバスラインＬ0〜Ｌn-1に対し、１つのト
ランジスタで構成されているために、バスラインの本数
ｎ分の電流駆動能力、及びＰＭＯＳトランジスタＱ１４
0からＱ１４n-1を形成するためのＰウェルの容量分を駆
動する能力が必要となる。すなわち、すべてのバスライ
ンＬ0〜Ｌn-1がハイレベルとなったときに、前記デプリ
ーション型ＮＭＯＳトランジスタＤＱ４のサイズが小さ
すぎると、電位の立ち上がりが悪くなるため、前記バス
ラインの数（ｎ本）分の電流駆動能力が必要となる。ま
た、Ｎウェルがジャンクションとして延びてしまうた
め、前記デプリーション型ＮＭＯＳトランジスタの駆動
能力としては、ジャンクション容量と負荷容量とをもつ
Ｎウエルを駆動する能力が最低必要となる。
【０１２９】一方、内部読み出しデータｄ0はＩＮＶ１0
に入力され、該ＩＮＶ１0の出力（ラインａ0）はインバ
ータ４0に入力される。インバータＩＮＶ４0は、ＰＭＯ
ＳトランジスタＱ１４0と、ＮＭＯＳトランジスタＱ１
５0により構成される。前記ＰＭＯＳトランジスタＱ１
４0は、ソースとサブストレート（基板）とが共通接続
され、該ソースが前記デプリーション型ＮＭＯＳトラン
ジスタＤＱ４のソースとラインｇにて接続されている。
前記ＮＭＯＳトランジスタＱ１５0のドレインは、前記
ＰＭＯＳトランジスタＱ１４0のドレインとラインｈ0に
て接続され、Ｑ１５0のソースには接地電圧ＧＮＤが印
加される。そして、前記インバータＩＮＶ４0の出力、
すなわち、前記ＰＭＯＳトランジスタＱ１４0のドレイ
ンと前記ＮＭＯＳトランジスタＱ１５0のドレインそれ
ぞれが共通接続されたラインｈ0に、前記バスラインＬ0
が接続されている。また、ｎ個の内部読み出しデータｄ
0からｄn-1のうちのｄ0以外のデータが入力される回路
も同様な構成をしており、図７においては繁雑を避ける
ために、ｄ0とｄn-1のみを示した。
に入力され、該ＩＮＶ１0の出力（ラインａ0）はインバ
ータ４0に入力される。インバータＩＮＶ４0は、ＰＭＯ
ＳトランジスタＱ１４0と、ＮＭＯＳトランジスタＱ１
５0により構成される。前記ＰＭＯＳトランジスタＱ１
４0は、ソースとサブストレート（基板）とが共通接続
され、該ソースが前記デプリーション型ＮＭＯＳトラン
ジスタＤＱ４のソースとラインｇにて接続されている。
前記ＮＭＯＳトランジスタＱ１５0のドレインは、前記
ＰＭＯＳトランジスタＱ１４0のドレインとラインｈ0に
て接続され、Ｑ１５0のソースには接地電圧ＧＮＤが印
加される。そして、前記インバータＩＮＶ４0の出力、
すなわち、前記ＰＭＯＳトランジスタＱ１４0のドレイ
ンと前記ＮＭＯＳトランジスタＱ１５0のドレインそれ
ぞれが共通接続されたラインｈ0に、前記バスラインＬ0
が接続されている。また、ｎ個の内部読み出しデータｄ
0からｄn-1のうちのｄ0以外のデータが入力される回路
も同様な構成をしており、図７においては繁雑を避ける
ために、ｄ0とｄn-1のみを示した。
【０１３０】ところで、インバータＩＮＶ１0，ＩＮＶ
４0等のｎ組の回路は、たとえば、データ出力にかかる
バスライン駆動回路としては、ｎ本のバスライン（Ｌ0
からＬn-1）の端部かつ内部回路側（メモリアレイ側）
に接続される回路である。また、これらのインバータ
は、たとえば、データ入力にかかるバスライン駆動回路
としては、バスラインの端部かつ入力バッファ側に接続
される回路である。ここでは、前記データ出力にかかる
バスライン駆動回路として、本発明のバスライン駆動回
路を用いた場合について動作を説明する。最初に、内部
読み出しデータｄ0をローレベルからハイレベルに変化
させた場合について説明する。
４0等のｎ組の回路は、たとえば、データ出力にかかる
バスライン駆動回路としては、ｎ本のバスライン（Ｌ0
からＬn-1）の端部かつ内部回路側（メモリアレイ側）
に接続される回路である。また、これらのインバータ
は、たとえば、データ入力にかかるバスライン駆動回路
としては、バスラインの端部かつ入力バッファ側に接続
される回路である。ここでは、前記データ出力にかかる
バスライン駆動回路として、本発明のバスライン駆動回
路を用いた場合について動作を説明する。最初に、内部
読み出しデータｄ0をローレベルからハイレベルに変化
させた場合について説明する。
【０１３１】まず、デプリーション型ＮＭＯＳトランジ
スタＤＱ４のゲートは常にドレインの電圧である電源電
圧ＶDDよりも低い電位Ｖｄｇに固定されているために、
デプリーション型ＮＭＯＳトランジスタＤＱ４のソース
電位、すなわち、ラインｇの電位は、前記デプリーショ
ン型ＮＭＯＳトランジスタＤＱ４のゲートに印加される
電圧Ｖｄｇと、そのしきい値電圧の絶対値Ｖthdとの
和、つまり電位Ｖｄｇ＋Ｖthdとなっている。そして、
ラインｇの該電位Ｖｄｇ＋ＶthdはＩＮＶ４0からＩＮＶ
４n-1までのすべてのインバータへ電源電圧として供給
される。
スタＤＱ４のゲートは常にドレインの電圧である電源電
圧ＶDDよりも低い電位Ｖｄｇに固定されているために、
デプリーション型ＮＭＯＳトランジスタＤＱ４のソース
電位、すなわち、ラインｇの電位は、前記デプリーショ
ン型ＮＭＯＳトランジスタＤＱ４のゲートに印加される
電圧Ｖｄｇと、そのしきい値電圧の絶対値Ｖthdとの
和、つまり電位Ｖｄｇ＋Ｖthdとなっている。そして、
ラインｇの該電位Ｖｄｇ＋ＶthdはＩＮＶ４0からＩＮＶ
４n-1までのすべてのインバータへ電源電圧として供給
される。
【０１３２】次に、前記内部読み出しデータｄ0の電位
をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶDD＝
５Ｖ）に変化させると、ＩＮＶ１0の出力はローレベル
となるため、ＰＭＯＳトランジスタＱ１４0はオンす
る。そして、ＮＭＯＳトランジスタ１５0はオフする。
従って、接地電位ＧＮＤとされていたバスラインＬ0の
ラインｈ0，ｃ0は充電されて、前記の電位Ｖｄｇ＋Ｖ
thdまで上昇する。
をローレベル（ＧＮＤ＝０Ｖ）からハイレベル（ＶDD＝
５Ｖ）に変化させると、ＩＮＶ１0の出力はローレベル
となるため、ＰＭＯＳトランジスタＱ１４0はオンす
る。そして、ＮＭＯＳトランジスタ１５0はオフする。
従って、接地電位ＧＮＤとされていたバスラインＬ0の
ラインｈ0，ｃ0は充電されて、前記の電位Ｖｄｇ＋Ｖ
thdまで上昇する。
【０１３３】そして、このラインｃ0の電位がＶｄｇ＋
Ｖthdへ上昇してゆくと、レベル変換回路ＬＶＣ0はハイ
レベル、すなわち、電源電圧ＶDDレベルの信号を読み出
しデータＤ0として図示しないデータ出力端子から出力
し、該読み出しデータＤ0は外部装置へ転送される。
Ｖthdへ上昇してゆくと、レベル変換回路ＬＶＣ0はハイ
レベル、すなわち、電源電圧ＶDDレベルの信号を読み出
しデータＤ0として図示しないデータ出力端子から出力
し、該読み出しデータＤ0は外部装置へ転送される。
【０１３４】次に、内部読み出しデータｄ0をハイレベ
ルからローレベルに変化させた場合について説明する。
ルからローレベルに変化させた場合について説明する。
【０１３５】この場合、前記内部読み出しデータｄ0の
電位をハイレベル（ＶDD＝５Ｖ）からローレベル（ＧＮ
Ｄ＝０Ｖ）に変化させると、ＩＮＶ１0の出力はハイレ
ベルとなるため、ＰＭＯＳトランジスタＱ１４0はオフ
する。そして、ＮＭＯＳトランジスタ１５0はオンす
る。従って、Ｖｄｇ＋ＶthdとされていたバスラインＬ0
のラインｃ0の電荷は放電されてｃ0の電位は接地電圧Ｇ
ＮＤまで低下する。
電位をハイレベル（ＶDD＝５Ｖ）からローレベル（ＧＮ
Ｄ＝０Ｖ）に変化させると、ＩＮＶ１0の出力はハイレ
ベルとなるため、ＰＭＯＳトランジスタＱ１４0はオフ
する。そして、ＮＭＯＳトランジスタ１５0はオンす
る。従って、Ｖｄｇ＋ＶthdとされていたバスラインＬ0
のラインｃ0の電荷は放電されてｃ0の電位は接地電圧Ｇ
ＮＤまで低下する。
【０１３６】そして、このラインｃ0の電位が接地電位
へ低下してゆくと、レベル変換回路ＬＶＣ0はローレベ
ル、すなわち、接地電位ＧＮＤレベルの信号を読み出し
データＤ0として図示しないデータ出力端子から出力
し、該読み出しデータＤ0は外部装置へ転送される。
へ低下してゆくと、レベル変換回路ＬＶＣ0はローレベ
ル、すなわち、接地電位ＧＮＤレベルの信号を読み出し
データＤ0として図示しないデータ出力端子から出力
し、該読み出しデータＤ0は外部装置へ転送される。
【０１３７】このように、本実施の形態のバス駆動回路
は、遅延回路を不要にできると共に、実施の形態２より
もさらに回路素子数を低減させることができ、さらに半
導体装置の電源電圧に依存せずに所定の振幅（電圧レベ
ル）を有する信号を形成できるので、小型のチップにて
構成でき、遅延時間の設定も不要になり、使い勝手が向
上できる。
は、遅延回路を不要にできると共に、実施の形態２より
もさらに回路素子数を低減させることができ、さらに半
導体装置の電源電圧に依存せずに所定の振幅（電圧レベ
ル）を有する信号を形成できるので、小型のチップにて
構成でき、遅延時間の設定も不要になり、使い勝手が向
上できる。
【０１３８】また、本実施の形態では、バスライン駆動
回路をデータ出力にかかる回路に設けた例について記載
したが、前記バスライン駆動回路をデータ入力にかかる
回路に設けても上述したような効果が得られることは、
前述の実施の形態１と同様である。
回路をデータ出力にかかる回路に設けた例について記載
したが、前記バスライン駆動回路をデータ入力にかかる
回路に設けても上述したような効果が得られることは、
前述の実施の形態１と同様である。
【０１３９】＜実施の形態４＞図１１は、本発明の実施
の形態４のバスライン駆動回路である。内部読み出しデ
ータｄ0はインバータＩＮＶ１に入力され、該インバー
タＩＮＶ１の出力はＰＭＯＳトランジスタＱ２１のゲー
トと、遅延回路ＤＬ２と、ＮＭＯＳトランジスタＱ２２
のゲートに接続されている。ＰＭＯＳトランジスタＱ２
１のソースはＶDDに、ドレインはＮＭＯＳトランジスタ
Ｑ２２のドレインと接続されている。ＮＭＯＳトランジ
スタＱ２２のソースは接地電位に接続されており、ＰＭ
ＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２
はラインｍを出力とするインバータを構成している。遅
延回路ＤＬ２は図１の遅延回路ＤＬと同様な構成をして
いる。該遅延回路ＤＬ２の出力であるラインｌはデプリ
ーション型ＮＭＯＳトランジスタＤＱ５のゲートに接続
されており、前記ラインｍは該デプリーション型ＮＭＯ
ＳトランジスタＤＱ５の一方の電極に接続されており、
また該デプリーション型ＮＭＯＳトランジスタＤＱ５の
他方の電極はラインｎにてバスラインＬ0の一端と接続
されている。ＩＮＶ１、バスラインＬ0及びレベル変換
回路ＬＶＣについては図１と同様な構成をしている。
の形態４のバスライン駆動回路である。内部読み出しデ
ータｄ0はインバータＩＮＶ１に入力され、該インバー
タＩＮＶ１の出力はＰＭＯＳトランジスタＱ２１のゲー
トと、遅延回路ＤＬ２と、ＮＭＯＳトランジスタＱ２２
のゲートに接続されている。ＰＭＯＳトランジスタＱ２
１のソースはＶDDに、ドレインはＮＭＯＳトランジスタ
Ｑ２２のドレインと接続されている。ＮＭＯＳトランジ
スタＱ２２のソースは接地電位に接続されており、ＰＭ
ＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２
はラインｍを出力とするインバータを構成している。遅
延回路ＤＬ２は図１の遅延回路ＤＬと同様な構成をして
いる。該遅延回路ＤＬ２の出力であるラインｌはデプリ
ーション型ＮＭＯＳトランジスタＤＱ５のゲートに接続
されており、前記ラインｍは該デプリーション型ＮＭＯ
ＳトランジスタＤＱ５の一方の電極に接続されており、
また該デプリーション型ＮＭＯＳトランジスタＤＱ５の
他方の電極はラインｎにてバスラインＬ0の一端と接続
されている。ＩＮＶ１、バスラインＬ0及びレベル変換
回路ＬＶＣについては図１と同様な構成をしている。
【０１４０】次に、図１１の回路の動作を説明する。内
部読み出しデータｄ0がローレベルからハイレベルへ変
化した場合には、ラインａはローレベルとなるため、Ｐ
ＭＯＳトランジスタＱ２１がオンし、ラインｍはＶDDレ
ベルとなる。ラインｌは遅延回路ＤＬ２の遅延時間に応
じた時間分だけ遅れてローレベルとなるため、ラインｌ
の電位は依然としてＶDDに保たれることになり、デプリ
ーション型ＮＭＯＳトランジスタＤＱ５は、該ＤＱ５の
ラインｎの電位をＤＱ５のラインｍの電位即ちＶDDレベ
ルに向けて引き上げようとする。したがって、デプリー
ション型ＮＭＯＳトランジスタＤＱ５は、大きな電流供
給能力をもって、急速にバスラインＬ0を充電すること
ができる。
部読み出しデータｄ0がローレベルからハイレベルへ変
化した場合には、ラインａはローレベルとなるため、Ｐ
ＭＯＳトランジスタＱ２１がオンし、ラインｍはＶDDレ
ベルとなる。ラインｌは遅延回路ＤＬ２の遅延時間に応
じた時間分だけ遅れてローレベルとなるため、ラインｌ
の電位は依然としてＶDDに保たれることになり、デプリ
ーション型ＮＭＯＳトランジスタＤＱ５は、該ＤＱ５の
ラインｎの電位をＤＱ５のラインｍの電位即ちＶDDレベ
ルに向けて引き上げようとする。したがって、デプリー
ション型ＮＭＯＳトランジスタＤＱ５は、大きな電流供
給能力をもって、急速にバスラインＬ0を充電すること
ができる。
【０１４１】遅延回路ＤＬ２の遅延時間が経過するにつ
れて、またバスラインＬOの充電が進むにつれて、ライ
ンｌ、すなわちデプリーション型ＮＭＯＳトランジスタ
ＤＱ５のゲートの電位はローレベルに低下してゆく。そ
してデプリーション型ＮＭＯＳトランジスタＤＱ５は、
バスラインＬ0を充電しながら、該デプリーション型Ｎ
ＭＯＳトランジスタＤＱ５のゲート電位が接地電位にま
で低下するにつれてデプリーション型ＮＭＯＳトランジ
スタＤＱ５は徐々にオフ状態に移行し、ラインｎの電位
がデプリーション型ＮＭＯＳトランジスタＤＱ５のしき
い値電圧の絶対値Ｖthdになったときに平衡状態に達
し、Ｌ0の電位はデプリーション型ＮＭＯＳトランジス
タＤＱ５のしきい値電圧の絶対値Ｖthdとなる。
れて、またバスラインＬOの充電が進むにつれて、ライ
ンｌ、すなわちデプリーション型ＮＭＯＳトランジスタ
ＤＱ５のゲートの電位はローレベルに低下してゆく。そ
してデプリーション型ＮＭＯＳトランジスタＤＱ５は、
バスラインＬ0を充電しながら、該デプリーション型Ｎ
ＭＯＳトランジスタＤＱ５のゲート電位が接地電位にま
で低下するにつれてデプリーション型ＮＭＯＳトランジ
スタＤＱ５は徐々にオフ状態に移行し、ラインｎの電位
がデプリーション型ＮＭＯＳトランジスタＤＱ５のしき
い値電圧の絶対値Ｖthdになったときに平衡状態に達
し、Ｌ0の電位はデプリーション型ＮＭＯＳトランジス
タＤＱ５のしきい値電圧の絶対値Ｖthdとなる。
【０１４２】次に、内部読み出しデータｄ0がハイレベ
ルからローレベルに変化した場合を説明する。内部読み
出しデータｄ0がローレベルに変化すると、ラインａは
ハイレベルとなるため、ＰＭＯＳトランジスタＱ２１が
オフし、ＮＭＯＳトランジスタＱ２２がオンするため、
ラインｍは接地電位ＧＮＤレベルとなる。ラインｌは遅
延回路ＤＬ２の遅延時間に応じた時間分だけ遅れてロー
レベルからハイレベルとなるが、ラインｍは接地電位Ｇ
ＮＤレベルであるため、デプリーション型ＮＭＯＳトラ
ンジスタＤＱ５は十分に導通しており、バスラインＬ0
の電荷はすみやかに放電される。そして、バスラインＬ
0の電位は接地電位ＧＮＤレベルとなる。
ルからローレベルに変化した場合を説明する。内部読み
出しデータｄ0がローレベルに変化すると、ラインａは
ハイレベルとなるため、ＰＭＯＳトランジスタＱ２１が
オフし、ＮＭＯＳトランジスタＱ２２がオンするため、
ラインｍは接地電位ＧＮＤレベルとなる。ラインｌは遅
延回路ＤＬ２の遅延時間に応じた時間分だけ遅れてロー
レベルからハイレベルとなるが、ラインｍは接地電位Ｇ
ＮＤレベルであるため、デプリーション型ＮＭＯＳトラ
ンジスタＤＱ５は十分に導通しており、バスラインＬ0
の電荷はすみやかに放電される。そして、バスラインＬ
0の電位は接地電位ＧＮＤレベルとなる。
【０１４３】なお、デプリーション型ＮＭＯＳトランジ
スタＤＱ５の駆動能力をＭＯＳトランジスタＱ２１、Ｑ
２２の駆動能力に比べて十分大きくすれば、デプリーシ
ョン型ＮＭＯＳトランジスタＤＱ５をバスラインＬ0の
一端とラインｍとの間に設けることは問題にならない。
スタＤＱ５の駆動能力をＭＯＳトランジスタＱ２１、Ｑ
２２の駆動能力に比べて十分大きくすれば、デプリーシ
ョン型ＮＭＯＳトランジスタＤＱ５をバスラインＬ0の
一端とラインｍとの間に設けることは問題にならない。
【０１４４】このように、本実施の形態においても、バ
スラインＬ0の電位は、前記デプリーション型ＮＭＯＳ
トランジスタＤＱ５のしきい値電圧のみにしか依存しな
くなるので、電源電圧の影響を受けることがなくなるの
で、低電圧動作マージンを確保することができ、バスラ
インを高速に駆動することができる。従って、本発明の
バス駆動回路は、電源電圧ＶDDが低い電圧仕様の半導体
記憶装置を構成することによる、出力電圧の低下に伴う
動作不良や、ＮＭＯＳトランジスタのオンによる電流供
給能力の低下に伴うバスラインの充電速度の低下という
問題を完全に解決することができ、半導体記憶装置を高
性能に構成できる。
スラインＬ0の電位は、前記デプリーション型ＮＭＯＳ
トランジスタＤＱ５のしきい値電圧のみにしか依存しな
くなるので、電源電圧の影響を受けることがなくなるの
で、低電圧動作マージンを確保することができ、バスラ
インを高速に駆動することができる。従って、本発明の
バス駆動回路は、電源電圧ＶDDが低い電圧仕様の半導体
記憶装置を構成することによる、出力電圧の低下に伴う
動作不良や、ＮＭＯＳトランジスタのオンによる電流供
給能力の低下に伴うバスラインの充電速度の低下という
問題を完全に解決することができ、半導体記憶装置を高
性能に構成できる。
【０１４５】＜実施の形態５＞図８は、本発明のバスラ
イン駆動回路を半導体記憶装置、たとえば、スタティッ
ク型ＲＡＭ（以下、「ＳＲＡＭ」という）に適用した場
合の機能ブロック図である。本実施の形態においては、
一例として１メガビットの記憶容量をもつデータ幅８ビ
ットのスタティック型ＲＡＭを示し、複数のメモリブロ
ックＭ−ＢＬＫにより構成されているものとし、冗長回
路等の本発明を説明するのに不要な機能については省略
して示す。
イン駆動回路を半導体記憶装置、たとえば、スタティッ
ク型ＲＡＭ（以下、「ＳＲＡＭ」という）に適用した場
合の機能ブロック図である。本実施の形態においては、
一例として１メガビットの記憶容量をもつデータ幅８ビ
ットのスタティック型ＲＡＭを示し、複数のメモリブロ
ックＭ−ＢＬＫにより構成されているものとし、冗長回
路等の本発明を説明するのに不要な機能については省略
して示す。
【０１４６】前記ＳＲＡＭは、前記各メモリブロックＭ
−ＢＬＫを有し、該メモリブロックＭ−ＢＬＫは、特に
図示しないが、複数のワード線と、複数のデータ線対
と、夫々のワード線と夫々のデータ線対との交点に設け
られた複数のスタティック型メモリセルを有する。ま
た、アドレス信号を入力するアドレス端子Ａ0〜Ａ
16と、前記アドレス信号をカラムアドレス信号として取
り込んむカラムアドレスバッファＣ−ＡＢと、前記カラ
ムアドレス信号をデコードして前記メモリブロック内の
カラムアドレスを指定するカラムアドレスデコーダＣ−
ＤＣＲとを含む。また、前記ＳＲＡＭは、前記アドレス
信号をローアドレス信号として取り込むローアドレスバ
ッファＲ−ＡＢと、前記ローアドレス信号をデコードし
て前記メモリブロック内のローアドレスを指定するロー
アドレスデコーダＲ−ＤＣＲとを含む。さらに、前記Ｓ
ＲＡＭは、前記アドレス信号をブロックアドレス信号と
して取り込むブロック入力バッファＢＩＢと、前記ブロ
ックアドレス信号をデコードして前記複数のメモリブロ
ックのうち一つのメモリブロックを選択する並びにブロ
ックプリデコーダＢ−ＤＣＲとを含む。また前記ＳＲＡ
Ｍは、前記メモリブロックへの書き込みデータあるいは
前記メモリブロックからの読み出しデータを増幅する複
数のセンスアンプＳＡと、外部データを入力し又は記憶
データを出力する入出力兼用のデータ入出力端子Ｄ0〜
Ｄ7と、外部端子から入力される書き込み制御信号Ｗ
Ｂ、アウトプットイネーブル信号ＯＥＢ、チップセレク
ト信号Ｓ１，Ｓ２とにより、前記それぞれの回路の動作
タイミングを制御するタイミング制御信号を生成するク
ロックジェネレータＣＧとを含む。さらに、前記アウト
プットイネーブル信号により制御され、データ出力時
に、前記センスアンプを介してメモリセルから読み出し
た内部読み出しデータｄoutを取り込み、データ出力バ
スＬoutを介して、前記データ入出力端子へ前記読み出
しデータを転送するデータ出力バッファＤＯＢと、前記
書き込み制御信号により制御され、データ入力時に、前
記データ入出力端子からの書き込みデータＤinを取り込
み、データ入力バスＬinを介して、前記センスアンプへ
前記書き込みデータを転送するデータ入力バッファＤＩ
Ｂと、前記それぞれの回路間に設けられた複数のバスラ
インと、前記バスラインの一部または全部において、前
記バスラインの一方の端部に設けられたバスライン駆動
回路とを含む。また、入力データ制御回路ＩＤＣＮＴを
有し、該ＩＤＣＮＴは、所謂前記データ入力バッファＤ
ＩＢを含む。
−ＢＬＫを有し、該メモリブロックＭ−ＢＬＫは、特に
図示しないが、複数のワード線と、複数のデータ線対
と、夫々のワード線と夫々のデータ線対との交点に設け
られた複数のスタティック型メモリセルを有する。ま
た、アドレス信号を入力するアドレス端子Ａ0〜Ａ
16と、前記アドレス信号をカラムアドレス信号として取
り込んむカラムアドレスバッファＣ−ＡＢと、前記カラ
ムアドレス信号をデコードして前記メモリブロック内の
カラムアドレスを指定するカラムアドレスデコーダＣ−
ＤＣＲとを含む。また、前記ＳＲＡＭは、前記アドレス
信号をローアドレス信号として取り込むローアドレスバ
ッファＲ−ＡＢと、前記ローアドレス信号をデコードし
て前記メモリブロック内のローアドレスを指定するロー
アドレスデコーダＲ−ＤＣＲとを含む。さらに、前記Ｓ
ＲＡＭは、前記アドレス信号をブロックアドレス信号と
して取り込むブロック入力バッファＢＩＢと、前記ブロ
ックアドレス信号をデコードして前記複数のメモリブロ
ックのうち一つのメモリブロックを選択する並びにブロ
ックプリデコーダＢ−ＤＣＲとを含む。また前記ＳＲＡ
Ｍは、前記メモリブロックへの書き込みデータあるいは
前記メモリブロックからの読み出しデータを増幅する複
数のセンスアンプＳＡと、外部データを入力し又は記憶
データを出力する入出力兼用のデータ入出力端子Ｄ0〜
Ｄ7と、外部端子から入力される書き込み制御信号Ｗ
Ｂ、アウトプットイネーブル信号ＯＥＢ、チップセレク
ト信号Ｓ１，Ｓ２とにより、前記それぞれの回路の動作
タイミングを制御するタイミング制御信号を生成するク
ロックジェネレータＣＧとを含む。さらに、前記アウト
プットイネーブル信号により制御され、データ出力時
に、前記センスアンプを介してメモリセルから読み出し
た内部読み出しデータｄoutを取り込み、データ出力バ
スＬoutを介して、前記データ入出力端子へ前記読み出
しデータを転送するデータ出力バッファＤＯＢと、前記
書き込み制御信号により制御され、データ入力時に、前
記データ入出力端子からの書き込みデータＤinを取り込
み、データ入力バスＬinを介して、前記センスアンプへ
前記書き込みデータを転送するデータ入力バッファＤＩ
Ｂと、前記それぞれの回路間に設けられた複数のバスラ
インと、前記バスラインの一部または全部において、前
記バスラインの一方の端部に設けられたバスライン駆動
回路とを含む。また、入力データ制御回路ＩＤＣＮＴを
有し、該ＩＤＣＮＴは、所謂前記データ入力バッファＤ
ＩＢを含む。
【０１４７】そして、さらに、センスアンプＳＡの出力
端部には、図１に記載したバスライン駆動回路と同様の
構成を有し、データ出力バスＬoutの本数分設けられた
第１バスライン駆動回路ＢＤ１が設けられ、複数本によ
り構成される前記データ出力バスＬoutにおける電圧振
幅を小さくしている。また、特に図示しないが、前記出
力バッファＤＯＢの初段には、図５に示すレベル変換回
路ＬＶＣが複数含まれる。
端部には、図１に記載したバスライン駆動回路と同様の
構成を有し、データ出力バスＬoutの本数分設けられた
第１バスライン駆動回路ＢＤ１が設けられ、複数本によ
り構成される前記データ出力バスＬoutにおける電圧振
幅を小さくしている。また、特に図示しないが、前記出
力バッファＤＯＢの初段には、図５に示すレベル変換回
路ＬＶＣが複数含まれる。
【０１４８】また、前記入力データ制御回路ＩＤＣＮＴ
の出力部には、図１に記載したバスライン駆動回路と同
様の構成を有し、複数本にて構成されるデータ入力バス
Ｌinと対応して設けられる第２バスライン駆動回路ＢＤ
２が設けられ、前記複数本により構成されるデータ入力
バスＬinの電圧振幅を小さくしている。
の出力部には、図１に記載したバスライン駆動回路と同
様の構成を有し、複数本にて構成されるデータ入力バス
Ｌinと対応して設けられる第２バスライン駆動回路ＢＤ
２が設けられ、前記複数本により構成されるデータ入力
バスＬinの電圧振幅を小さくしている。
【０１４９】まず、本実施の形態のＳＲＡＭにおけるデ
ータ書き込み動作について説明する。書き込むべきセル
のアドレスをアドレス端子Ａ0〜Ａ16から入力し、書き
込むべきデータをデータ入出力端子に入力するととも
に、書き込み制御信号ＷＢ等に所定のタイミングで所定
のレベルの信号を入力することで、書き込みが行われ
る。データ入出力端子Ｄ0〜Ｄ7から書き込みデータＤin
が入力され、前記書き込みデータＤinが、入力データ制
御回路ＩＤＣＮＴに入力される。そして、前記入力デー
タ制御回路ＩＤＣＮＴにて、前記書き込みデータＤinを
バッファリングし、前記入力データ制御回路ＩＤＣＮＴ
の出力信号に基づいて内部書き込みデータｄinが、前記
指定されたアドレスの記憶セルに書き込まれる。
ータ書き込み動作について説明する。書き込むべきセル
のアドレスをアドレス端子Ａ0〜Ａ16から入力し、書き
込むべきデータをデータ入出力端子に入力するととも
に、書き込み制御信号ＷＢ等に所定のタイミングで所定
のレベルの信号を入力することで、書き込みが行われ
る。データ入出力端子Ｄ0〜Ｄ7から書き込みデータＤin
が入力され、前記書き込みデータＤinが、入力データ制
御回路ＩＤＣＮＴに入力される。そして、前記入力デー
タ制御回路ＩＤＣＮＴにて、前記書き込みデータＤinを
バッファリングし、前記入力データ制御回路ＩＤＣＮＴ
の出力信号に基づいて内部書き込みデータｄinが、前記
指定されたアドレスの記憶セルに書き込まれる。
【０１５０】ところで、指定アドレスへのデータ書き込
みにおいては、入力データ制御回路ＩＤＣＮＴの出力部
と第２バスライン駆動回路ＢＤ２とが接続され、データ
入力バスＬinを介して書き込みが行われる。このため、
特に、前記データ入力バスＬinはデータ転送を行なう信
号配線であるので、信号伝達速度および精度はＳＲＡＭ
上重要である。しかしながら、このデータ入力バスＬin
の負荷容量，負荷抵抗は前記第２バスライン駆動回路Ｂ
Ｄ２によって軽減されているために、高速に充放電が行
われる。よって、本実施の形態のＳＲＡＭにおいて、信
号伝達速度が速く、回路動作自体に悪影響が及ばない。
さらに、本実施の形態のＳＲＡＭにおいて、低電圧仕様
の電源電圧ＶDDを使用しても、消費電力を低減できるば
かりでなく、データ入力を高速に行なうことが可能とな
る。
みにおいては、入力データ制御回路ＩＤＣＮＴの出力部
と第２バスライン駆動回路ＢＤ２とが接続され、データ
入力バスＬinを介して書き込みが行われる。このため、
特に、前記データ入力バスＬinはデータ転送を行なう信
号配線であるので、信号伝達速度および精度はＳＲＡＭ
上重要である。しかしながら、このデータ入力バスＬin
の負荷容量，負荷抵抗は前記第２バスライン駆動回路Ｂ
Ｄ２によって軽減されているために、高速に充放電が行
われる。よって、本実施の形態のＳＲＡＭにおいて、信
号伝達速度が速く、回路動作自体に悪影響が及ばない。
さらに、本実施の形態のＳＲＡＭにおいて、低電圧仕様
の電源電圧ＶDDを使用しても、消費電力を低減できるば
かりでなく、データ入力を高速に行なうことが可能とな
る。
【０１５１】次に、本実施の形態のＳＲＡＭにおけるデ
ータ出力（読み出し）動作について説明する。ここで、
アドレス選択方法については、上述したように書き込み
動作と同一のため説明を省略し、アドレス選択後の動作
について説明する。
ータ出力（読み出し）動作について説明する。ここで、
アドレス選択方法については、上述したように書き込み
動作と同一のため説明を省略し、アドレス選択後の動作
について説明する。
【０１５２】内部読み出しデータｄoutを前記センスア
ンプＳＡにて取り込み、その微小電圧を増幅する。そし
て、データ出力バスＬoutを介して、前記内部読み出し
データｄoutをデータ出力バッファＤＯＢに送出する。
ところで、このセンスアンプＳＡの出力端部には、上述
した第１バスライン駆動回路ＢＤ１が構成され、前記出
力バッファＤＯＢの入力端部には上述したレベル変換回
路ＬＶＣが含まれるものであるので、前記データ出力バ
スＬoutを介して前記内部読み出しデータｄoutを、前記
レベル変換回路ＬＶＣに取り込む。このとき、前記デー
タ出力バスＬoutにおいては、負荷容量および負荷抵抗
が形成されているが、この第１バスライン駆動回路ＢＤ
１により前記データ出力バスＬoutにおける充放電にお
いて負荷が小さくされているために、データ読み出し時
の消費電力の低電力化が図れる。そして、前記読み出し
データＤoutがデータ出力端子Ｄ0〜Ｄ7から出力され
る。
ンプＳＡにて取り込み、その微小電圧を増幅する。そし
て、データ出力バスＬoutを介して、前記内部読み出し
データｄoutをデータ出力バッファＤＯＢに送出する。
ところで、このセンスアンプＳＡの出力端部には、上述
した第１バスライン駆動回路ＢＤ１が構成され、前記出
力バッファＤＯＢの入力端部には上述したレベル変換回
路ＬＶＣが含まれるものであるので、前記データ出力バ
スＬoutを介して前記内部読み出しデータｄoutを、前記
レベル変換回路ＬＶＣに取り込む。このとき、前記デー
タ出力バスＬoutにおいては、負荷容量および負荷抵抗
が形成されているが、この第１バスライン駆動回路ＢＤ
１により前記データ出力バスＬoutにおける充放電にお
いて負荷が小さくされているために、データ読み出し時
の消費電力の低電力化が図れる。そして、前記読み出し
データＤoutがデータ出力端子Ｄ0〜Ｄ7から出力され
る。
【０１５３】このとき、このデータ出力バスＬoutはデ
ータ転送を行なう信号配線であるので、信号伝達速度お
よび精度はＳＲＡＭ上重要である。しかしながら、この
データ入力バスＬoutの負荷容量，負荷抵抗は前記第１
バスライン駆動回路ＢＤ１によって軽くされているため
に、高速に充放電が行われる。このため、本実施の形態
のＳＲＡＭにおいて、信号伝達速度が速く、回路動作自
体に悪影響が及ばない。さらに、本実施の形態のＳＲＡ
Ｍにおいて、低電圧仕様の電源電圧ＶDDを使用しても、
消費電力を低減できるばかりでなく、データ出力を高速
に行なうことが可能となる。
ータ転送を行なう信号配線であるので、信号伝達速度お
よび精度はＳＲＡＭ上重要である。しかしながら、この
データ入力バスＬoutの負荷容量，負荷抵抗は前記第１
バスライン駆動回路ＢＤ１によって軽くされているため
に、高速に充放電が行われる。このため、本実施の形態
のＳＲＡＭにおいて、信号伝達速度が速く、回路動作自
体に悪影響が及ばない。さらに、本実施の形態のＳＲＡ
Ｍにおいて、低電圧仕様の電源電圧ＶDDを使用しても、
消費電力を低減できるばかりでなく、データ出力を高速
に行なうことが可能となる。
【０１５４】このように、図１のバスライン駆動回路を
ＳＲＡＭにおける第１バスライン駆動回路，第２バスラ
イン駆動回路に適用することによって、データ読み出し
および書き込みにおける消費電力を低減することができ
る。また、前記データ出力バス，データ入力バスにおい
ては、データ書き込み時および読み出し時のデータ転送
が速くなるため、ＳＲＡＭの応答性が向上できる。この
ため、本実施の形態をコンピュータに格納する高速記憶
装置に適用することによって、高速動作というニーズに
応えることができる。
ＳＲＡＭにおける第１バスライン駆動回路，第２バスラ
イン駆動回路に適用することによって、データ読み出し
および書き込みにおける消費電力を低減することができ
る。また、前記データ出力バス，データ入力バスにおい
ては、データ書き込み時および読み出し時のデータ転送
が速くなるため、ＳＲＡＭの応答性が向上できる。この
ため、本実施の形態をコンピュータに格納する高速記憶
装置に適用することによって、高速動作というニーズに
応えることができる。
【０１５５】本実施の形態においては、本発明のバスラ
イン駆動回路をデータ入力バッファ，データ出力バッフ
ァの両者に適用して示したが、特に限定されることな
く、どちらか一方のみを用いても良い。
イン駆動回路をデータ入力バッファ，データ出力バッフ
ァの両者に適用して示したが、特に限定されることな
く、どちらか一方のみを用いても良い。
【０１５６】また、本実施の形態のＳＲＡＭは、図１に
示すバスライン駆動回路をＳＲＡＭにおける第１バスラ
イン駆動回路，第２バスライン駆動回路に適用した例に
ついて示したが、図５または、図７に示すバスライン駆
動回路を本実施の形態のＳＲＡＭにおける第１バスライ
ン駆動回路，第２バス駆動回路に適用することもでき
る。たとえば、図５に示すバスライン駆動回路を本実施
の形態のＳＲＡＭにおける第１バスライン駆動回路，第
２バスライン駆動回路に適用した場合は、遅延回路を不
要にできるので、記憶装置周辺回路の規模を小さくする
ことができ、素子数の多いＳＲＡＭには有利であり、か
つ低消費電力のＳＲＡＭが実現できる。また、たとえ
ば、図７に示すバスライン駆動回路を本実施の形態のＳ
ＲＡＭにおける第１バス駆動回路，第２バス駆動回路に
適用した場合は、回路素子数を大幅に減少することがで
きるので、マイクロコンピュータ等に搭載でき、かつ低
消費電力，高速動作のＳＲＡＭを得ることができる。
示すバスライン駆動回路をＳＲＡＭにおける第１バスラ
イン駆動回路，第２バスライン駆動回路に適用した例に
ついて示したが、図５または、図７に示すバスライン駆
動回路を本実施の形態のＳＲＡＭにおける第１バスライ
ン駆動回路，第２バス駆動回路に適用することもでき
る。たとえば、図５に示すバスライン駆動回路を本実施
の形態のＳＲＡＭにおける第１バスライン駆動回路，第
２バスライン駆動回路に適用した場合は、遅延回路を不
要にできるので、記憶装置周辺回路の規模を小さくする
ことができ、素子数の多いＳＲＡＭには有利であり、か
つ低消費電力のＳＲＡＭが実現できる。また、たとえ
ば、図７に示すバスライン駆動回路を本実施の形態のＳ
ＲＡＭにおける第１バス駆動回路，第２バス駆動回路に
適用した場合は、回路素子数を大幅に減少することがで
きるので、マイクロコンピュータ等に搭載でき、かつ低
消費電力，高速動作のＳＲＡＭを得ることができる。
【０１５７】また、本発明のバス駆動回路は、他のバス
の駆動にも用いることができる。たとえば、半導体記憶
装置内のアドレスバスや、マイクロプロセッサ内のデー
タバス、アドレスバス、又は、表示制御装置内の表示デ
ータ用バスライン等にも使用することができる。
の駆動にも用いることができる。たとえば、半導体記憶
装置内のアドレスバスや、マイクロプロセッサ内のデー
タバス、アドレスバス、又は、表示制御装置内の表示デ
ータ用バスライン等にも使用することができる。
【０１５８】＜実施の形態６＞図９に本発明のバスライ
ン駆動回路を半導体記憶装置、特に、ダイナミック型Ｒ
ＡＭに適用した場合の機能ブロック図を示す。本実施の
形態においては、一例として１６Ｍビットの記憶容量を
持つダイナミック型ＲＡＭ（以下、「ＤＲＡＭ」とい
う）を示し、冗長回路等本発明を説明するのに不要な回
路は省略して示す。
ン駆動回路を半導体記憶装置、特に、ダイナミック型Ｒ
ＡＭに適用した場合の機能ブロック図を示す。本実施の
形態においては、一例として１６Ｍビットの記憶容量を
持つダイナミック型ＲＡＭ（以下、「ＤＲＡＭ」とい
う）を示し、冗長回路等本発明を説明するのに不要な回
路は省略して示す。
【０１５９】本実施の形態のＤＲＡＭは、複数のビット
線対と、複数のワード線と、前記ビット線対と前記ワー
ド線の交点にそれぞれ設けられた複数のダイナミック型
記憶装置セルとを含むメモリアレイＭ−ＡＲＹと、アド
レス信号を入力するアドレス端子Ａ0〜Ａ10とを含む。
さらに、前記アドレス信号をカラムアドレス信号として
取り込むカラムアドレスバッファＡＢと、前記カラムア
ドレス信号をデコードしてメモリアレイ内のカラムアド
レスを指定するカラムアドレスプリデコーダＰＤＣＲ，
カラムアドレスデコーダＣ−ＤＣＲとを含む。さらに、
前記アドレス信号をローアドレス信号として取り込むロ
ーアドレスバッファ（図示せず）と、前記ローアドレス
信号をデコードして前記メモリアレイ内のローアドレス
を指定するローアドレスプリデコーダ（図示せず），ロ
ーアドレスデコーダＲ−ＤＣＲとを含む。ここで、図中
のアドレスバッファＡＢは、カラムアドレスバッファと
ローアドレスバッファを含み、図中のプリデコーダＰＤ
ＣＲは、カラムアドレスプリデコーダとローアドレスプ
リデコーダを含み、前記アドレスバッファＡＢおよび前
記プリデコーダＰＤＣＲは夫々マルチプレクサによって
一方が選択されるものである。更に、前記ＤＲＡＭは、
前記メモリアレイへの書き込みデータあるいは前記メモ
リアレイからの読み出しデータを増幅する複数のセンス
アンプＳＡと、外部データが入力され又は記憶データが
出力される入出力兼用のデータ入出力端子Ｄ0〜Ｄ7とを
含む。また、外部端子から入力されるカラムアドレスス
トローブ信号ＣＡＳＢ、ローアドレスストローブ信号Ｒ
ＡＳＢ、ライトイネーブル信号ＷＥＢの、それぞれの信
号の組み合わせによって、該ＤＲＡＭのモードを設定
し、前記それぞれの回路の動作タイミングを制御するタ
イミング制御信号を生成するロー系，カラム系，ライト
系のそれぞれのクロックジェネレータＣＧ１，ＣＧ２、
ＷＣＧとを含む。また、アウトプットイネーブル信号Ｏ
ＥＢにより制御され、データ出力時に、前記センスアン
プを介してメモリセルから読み出した読み出しデータを
取り込み、データ出力バスＬoutを介して、前記データ
入出力端子へ前記読み出しデータを転送するデータ出力
バッファＤＯＢと、前記ライトイネーブル信号により制
御され、データ入力時に、前記データ入出力端子からの
書き込みデータを取り込み、データ入力バスＬinを介し
て、前記センスアンプへ前記書き込みデータを転送する
データ入力バッファＤＩＢと、前記それぞれの回路間に
設けられた複数のバスラインと、前記バスラインの一部
または全部において、前記バスラインの一方の端部に設
けられたバスライン駆動回路とを含み構成される。
線対と、複数のワード線と、前記ビット線対と前記ワー
ド線の交点にそれぞれ設けられた複数のダイナミック型
記憶装置セルとを含むメモリアレイＭ−ＡＲＹと、アド
レス信号を入力するアドレス端子Ａ0〜Ａ10とを含む。
さらに、前記アドレス信号をカラムアドレス信号として
取り込むカラムアドレスバッファＡＢと、前記カラムア
ドレス信号をデコードしてメモリアレイ内のカラムアド
レスを指定するカラムアドレスプリデコーダＰＤＣＲ，
カラムアドレスデコーダＣ−ＤＣＲとを含む。さらに、
前記アドレス信号をローアドレス信号として取り込むロ
ーアドレスバッファ（図示せず）と、前記ローアドレス
信号をデコードして前記メモリアレイ内のローアドレス
を指定するローアドレスプリデコーダ（図示せず），ロ
ーアドレスデコーダＲ−ＤＣＲとを含む。ここで、図中
のアドレスバッファＡＢは、カラムアドレスバッファと
ローアドレスバッファを含み、図中のプリデコーダＰＤ
ＣＲは、カラムアドレスプリデコーダとローアドレスプ
リデコーダを含み、前記アドレスバッファＡＢおよび前
記プリデコーダＰＤＣＲは夫々マルチプレクサによって
一方が選択されるものである。更に、前記ＤＲＡＭは、
前記メモリアレイへの書き込みデータあるいは前記メモ
リアレイからの読み出しデータを増幅する複数のセンス
アンプＳＡと、外部データが入力され又は記憶データが
出力される入出力兼用のデータ入出力端子Ｄ0〜Ｄ7とを
含む。また、外部端子から入力されるカラムアドレスス
トローブ信号ＣＡＳＢ、ローアドレスストローブ信号Ｒ
ＡＳＢ、ライトイネーブル信号ＷＥＢの、それぞれの信
号の組み合わせによって、該ＤＲＡＭのモードを設定
し、前記それぞれの回路の動作タイミングを制御するタ
イミング制御信号を生成するロー系，カラム系，ライト
系のそれぞれのクロックジェネレータＣＧ１，ＣＧ２、
ＷＣＧとを含む。また、アウトプットイネーブル信号Ｏ
ＥＢにより制御され、データ出力時に、前記センスアン
プを介してメモリセルから読み出した読み出しデータを
取り込み、データ出力バスＬoutを介して、前記データ
入出力端子へ前記読み出しデータを転送するデータ出力
バッファＤＯＢと、前記ライトイネーブル信号により制
御され、データ入力時に、前記データ入出力端子からの
書き込みデータを取り込み、データ入力バスＬinを介し
て、前記センスアンプへ前記書き込みデータを転送する
データ入力バッファＤＩＢと、前記それぞれの回路間に
設けられた複数のバスラインと、前記バスラインの一部
または全部において、前記バスラインの一方の端部に設
けられたバスライン駆動回路とを含み構成される。
【０１６０】前記センスアンプＳＡの出力端部には、図
１に記載したバスライン駆動回路と同様の構成を有する
第１バスライン駆動回路ＢＤ１が設けられる。そして、
データ出力バスＬoutを介して、データ出力バッファＤ
ＯＢと第１バスライン駆動回路ＢＤ１は接続される。ま
た、前記出力バッファＤＯＢの入力端部には、ここでは
図示しないが、図５に示すレベル変換回路ＬＶＣが含ま
れる。
１に記載したバスライン駆動回路と同様の構成を有する
第１バスライン駆動回路ＢＤ１が設けられる。そして、
データ出力バスＬoutを介して、データ出力バッファＤ
ＯＢと第１バスライン駆動回路ＢＤ１は接続される。ま
た、前記出力バッファＤＯＢの入力端部には、ここでは
図示しないが、図５に示すレベル変換回路ＬＶＣが含ま
れる。
【０１６１】ライトクロックジェネレータＷＣＧは、ラ
イトイネーブル信号ＷＥＢに制御され、前記データ入力
バッファＤＩＢの出力部は、第２バスライン駆動回路Ｂ
Ｄ２と接続される。そして、この第２バスライン駆動回
路ＢＤ２は、図１に示すバスライン駆動回路と同様の回
路構成を有するものである。そして、この第２バスライ
ン駆動回路ＢＤ２は、データ入力バスＬinを介して、入
出力ゲートＩＯと接続される。
イトイネーブル信号ＷＥＢに制御され、前記データ入力
バッファＤＩＢの出力部は、第２バスライン駆動回路Ｂ
Ｄ２と接続される。そして、この第２バスライン駆動回
路ＢＤ２は、図１に示すバスライン駆動回路と同様の回
路構成を有するものである。そして、この第２バスライ
ン駆動回路ＢＤ２は、データ入力バスＬinを介して、入
出力ゲートＩＯと接続される。
【０１６２】一方、前記データ出力バッファＤＯＢは、
クロックジェネレータＣＧ２と接続され、さらにアウト
プットイネーブル信号ＯＥＢにより動作制御される。そ
して、前記データ入力バッファＤＩＢおよびデータ出力
バッファＤＯＢはそれぞれデータ入出力端子Ｄ0〜Ｄ7に
接続される。このデータ入出力端子は、データの入力時
および出力時にそれぞれ兼用して使用されるものであ
る。
クロックジェネレータＣＧ２と接続され、さらにアウト
プットイネーブル信号ＯＥＢにより動作制御される。そ
して、前記データ入力バッファＤＩＢおよびデータ出力
バッファＤＯＢはそれぞれデータ入出力端子Ｄ0〜Ｄ7に
接続される。このデータ入出力端子は、データの入力時
および出力時にそれぞれ兼用して使用されるものであ
る。
【０１６３】また、このＤＲＡＭは、さらに、リフレッ
シュカウンタＲＥＦＣを含み、一定時間ごとにリフレッ
シュを行なうことを指示するリフレッシュ信号が発生さ
れる。また、基板バックバイアスジェネレータＶＢＢＧ
は、基板電位を負電位に引く回路である。
シュカウンタＲＥＦＣを含み、一定時間ごとにリフレッ
シュを行なうことを指示するリフレッシュ信号が発生さ
れる。また、基板バックバイアスジェネレータＶＢＢＧ
は、基板電位を負電位に引く回路である。
【０１６４】ここで、メモリセルへの情報の読み出し／
書き込みにおいては、特に図示しないが、前記センスア
ンプＳＡとメモリアレイＭ−ＡＲＹ間に設けられたカラ
ムスイッチＣＷにより指定アドレスにおけるビット線対
を選択し、カラムアドレスデコーダＣ−ＤＣＲによりビ
ット線対の電位をセンスし、その電圧の増幅をセンスア
ンプＳＡにより行なっているものである。
書き込みにおいては、特に図示しないが、前記センスア
ンプＳＡとメモリアレイＭ−ＡＲＹ間に設けられたカラ
ムスイッチＣＷにより指定アドレスにおけるビット線対
を選択し、カラムアドレスデコーダＣ−ＤＣＲによりビ
ット線対の電位をセンスし、その電圧の増幅をセンスア
ンプＳＡにより行なっているものである。
【０１６５】最初に、本実施の形態のＤＲＡＭにおける
データ書き込み動作について説明する。まず、書き込む
べきセルのアドレスをアドレス端子Ａ0〜Ａ16から所定
のタイミングで入力し、書き込むべきデータをデータ入
出力端子に入力するとともに、書き込み制御信号ＷＢ等
に所定のタイミングで所定のレベルの信号を入力するこ
とで、書き込みが行われる。データ入出力端子Ｄ0〜Ｄ7
から書き込みデータＤinが入力され、データ入力バッフ
ァＤＩＢに取り込む。なお、特に図示しないがアドレス
バッファＡＢおよびプリデコーダＰＤＣＲにおいて、カ
ラム系回路とロー系回路はマルチプレクサを切り換える
ことによって、カラム系，ロー系のそれぞれのアドレス
を取り込んでいる。そして、これらの動作により、カラ
ム，ローアドレスがそれぞれ指定され、選択されたワー
ド線およびビット線対が交差する箇所に形成されたメモ
リセルが選択される。
データ書き込み動作について説明する。まず、書き込む
べきセルのアドレスをアドレス端子Ａ0〜Ａ16から所定
のタイミングで入力し、書き込むべきデータをデータ入
出力端子に入力するとともに、書き込み制御信号ＷＢ等
に所定のタイミングで所定のレベルの信号を入力するこ
とで、書き込みが行われる。データ入出力端子Ｄ0〜Ｄ7
から書き込みデータＤinが入力され、データ入力バッフ
ァＤＩＢに取り込む。なお、特に図示しないがアドレス
バッファＡＢおよびプリデコーダＰＤＣＲにおいて、カ
ラム系回路とロー系回路はマルチプレクサを切り換える
ことによって、カラム系，ロー系のそれぞれのアドレス
を取り込んでいる。そして、これらの動作により、カラ
ム，ローアドレスがそれぞれ指定され、選択されたワー
ド線およびビット線対が交差する箇所に形成されたメモ
リセルが選択される。
【０１６６】一方、前記データ入力バッファＤＩＢに入
力された書き込みデータＤinは、第２バス駆動回路ＢＤ
２に入力され、データ入力バスＬinを介して、入出力ゲ
ートＩＯ，センスアンプＳＡに内部書き込みデータｄin
を送出する。そして、前記センスアンプＳＡにより微小
信号の内部書き込みデータｄinを増幅してビット線対を
介して、指定したアドレスにおけるメモリセルに前記内
部書き込みデータｄinが書き込まれる。
力された書き込みデータＤinは、第２バス駆動回路ＢＤ
２に入力され、データ入力バスＬinを介して、入出力ゲ
ートＩＯ，センスアンプＳＡに内部書き込みデータｄin
を送出する。そして、前記センスアンプＳＡにより微小
信号の内部書き込みデータｄinを増幅してビット線対を
介して、指定したアドレスにおけるメモリセルに前記内
部書き込みデータｄinが書き込まれる。
【０１６７】本実施の形態のＤＲＡＭにおいては、デー
タ入力バッファＤＩＢからセンスアンプＳＡへのデータ
転送時に、データ入力バスＬinによって伝送される内部
書き込みデータｄinの信号振幅が、第２バスライン駆動
回路ＢＤ２により小さくされているため、データ入力バ
ッファＤＩＢと、センスアンプＳＡ間のバスラインＬ in
は、高速かつ低消費電力にて充電される。そして、セン
スアンプＳＡにて、前記内部書き込みデータｄinを増幅
して、入出力ゲートＩＯを介して選択されたメモリセル
に前記内部書き込みデータｄinを書き込む。
タ入力バッファＤＩＢからセンスアンプＳＡへのデータ
転送時に、データ入力バスＬinによって伝送される内部
書き込みデータｄinの信号振幅が、第２バスライン駆動
回路ＢＤ２により小さくされているため、データ入力バ
ッファＤＩＢと、センスアンプＳＡ間のバスラインＬ in
は、高速かつ低消費電力にて充電される。そして、セン
スアンプＳＡにて、前記内部書き込みデータｄinを増幅
して、入出力ゲートＩＯを介して選択されたメモリセル
に前記内部書き込みデータｄinを書き込む。
【０１６８】本実施の形態においては、特に、このデー
タ入力バスＬinはデータ転送を行なう信号配線であるの
で、上述したように、信号伝達速度および精度はＤＲＡ
Ｍにおいても重要である。しかしながら、このデータ入
力バスＬinの負荷容量，負荷抵抗は前記第２バスライン
駆動回路ＢＤ２によって軽くされているために、高速に
充放電が行われる。このため、本実施の形態のＤＲＡＭ
において、信号伝達速度が速く、回路動作自体に悪影響
が及ばない。さらに、本実施の形態のＤＲＡＭにおい
て、低電圧仕様の電源電圧ＶDDを使用しても、消費電力
を低減できるばかりでなく、データ入力を高速に行なう
ことが可能となる。
タ入力バスＬinはデータ転送を行なう信号配線であるの
で、上述したように、信号伝達速度および精度はＤＲＡ
Ｍにおいても重要である。しかしながら、このデータ入
力バスＬinの負荷容量，負荷抵抗は前記第２バスライン
駆動回路ＢＤ２によって軽くされているために、高速に
充放電が行われる。このため、本実施の形態のＤＲＡＭ
において、信号伝達速度が速く、回路動作自体に悪影響
が及ばない。さらに、本実施の形態のＤＲＡＭにおい
て、低電圧仕様の電源電圧ＶDDを使用しても、消費電力
を低減できるばかりでなく、データ入力を高速に行なう
ことが可能となる。
【０１６９】次に本実施の形態のＤＲＡＭのデータ読み
出し動作について説明する。
出し動作について説明する。
【０１７０】アドレスの指定については、書き込みの場
合と同様に行うことができるため、データの転送経路に
ついてのみ説明する。
合と同様に行うことができるため、データの転送経路に
ついてのみ説明する。
【０１７１】入出力ゲートＩＯを介して、選択されたア
ドレスにおけるメモリセルの蓄積データｄoutをビット
線対上に読み出し、センスアンプＳＡにて増幅して、こ
の内部読み出しデータｄoutを第１バスライン駆動回路
ＢＤ１に取り込む。そして、前記第１バスライン駆動回
路ＢＤ１にて前記内部読み出しデータｄoutの電位を小
振幅に変換する。このことにより、前記第１バスライン
駆動回路の出力部と接続されたデータ出力バスＬout上
の電位が低くなり、前記データ出力バスＬoutの充放電
が高速に行われる。そして、この内部読み出しデータｄ
outは、前記データ出力バスＬoutと接続されたデータ出
力バッファＤＯＢに入力され、その入力段に設けられた
図示しないレベル変換回路に入力される。このとき、前
記データ出力バスＬoutは上述したように長い配線によ
って構成されているために、負荷抵抗，負荷容量が形成
されているものの、前記データ出力バスＬoutの充放電
が高速に行われるために、内部読み出しデータｄoutの
データ出力バッファＤＯＢへの転送を高速に行なうこと
が可能となる。そして、前記読み出しデータＤoutが、
データ出力バッファＤＯＢにてバッファリングされ、前
記データ入出力端子Ｄ０〜Ｄ７から出力される。
ドレスにおけるメモリセルの蓄積データｄoutをビット
線対上に読み出し、センスアンプＳＡにて増幅して、こ
の内部読み出しデータｄoutを第１バスライン駆動回路
ＢＤ１に取り込む。そして、前記第１バスライン駆動回
路ＢＤ１にて前記内部読み出しデータｄoutの電位を小
振幅に変換する。このことにより、前記第１バスライン
駆動回路の出力部と接続されたデータ出力バスＬout上
の電位が低くなり、前記データ出力バスＬoutの充放電
が高速に行われる。そして、この内部読み出しデータｄ
outは、前記データ出力バスＬoutと接続されたデータ出
力バッファＤＯＢに入力され、その入力段に設けられた
図示しないレベル変換回路に入力される。このとき、前
記データ出力バスＬoutは上述したように長い配線によ
って構成されているために、負荷抵抗，負荷容量が形成
されているものの、前記データ出力バスＬoutの充放電
が高速に行われるために、内部読み出しデータｄoutの
データ出力バッファＤＯＢへの転送を高速に行なうこと
が可能となる。そして、前記読み出しデータＤoutが、
データ出力バッファＤＯＢにてバッファリングされ、前
記データ入出力端子Ｄ０〜Ｄ７から出力される。
【０１７２】このように、このデータ出力バスＬoutは
データ転送を行なう信号配線であるので、信号伝達速度
および精度はＤＲＡＭにおいても重要である。しかしな
がら、このデータ出力バスＬoutの負荷容量，負荷抵抗
は前記第１バスライン駆動回路ＢＤ１によって軽くされ
ているために、高速に充放電が行われる。このため、本
実施の形態のＤＲＡＭにおいて、信号伝達速度が速く、
回路動作自体に悪影響が及ばない。さらに、本実施の形
態のＤＲＡＭにおいて、低電圧仕様の電源電圧ＶDDを使
用しても、消費電力を低減できるばかりでなく、データ
出力を高速に行なうことが可能となる。
データ転送を行なう信号配線であるので、信号伝達速度
および精度はＤＲＡＭにおいても重要である。しかしな
がら、このデータ出力バスＬoutの負荷容量，負荷抵抗
は前記第１バスライン駆動回路ＢＤ１によって軽くされ
ているために、高速に充放電が行われる。このため、本
実施の形態のＤＲＡＭにおいて、信号伝達速度が速く、
回路動作自体に悪影響が及ばない。さらに、本実施の形
態のＤＲＡＭにおいて、低電圧仕様の電源電圧ＶDDを使
用しても、消費電力を低減できるばかりでなく、データ
出力を高速に行なうことが可能となる。
【０１７３】このように、図１のバスライン駆動回路を
ＤＲＡＭにおける第１バスライン駆動回路，第２バスラ
イン駆動回路に適用することによって、データ読み出し
および書き込みにおける消費電力を低減することができ
る。また、前記データ出力バス，データ入力バスにおい
ては、データ書き込み時および読み出し時のデータ転送
が速くなるため、ＤＲＡＭの性能が向上できる。このこ
とによって、本実施の形態のダイナミック型ＲＡＭは、
多方面にわたって活用されることができ、ダイナミック
型ＲＡＭの高速化および低消費電力化というニーズに応
えることができる。
ＤＲＡＭにおける第１バスライン駆動回路，第２バスラ
イン駆動回路に適用することによって、データ読み出し
および書き込みにおける消費電力を低減することができ
る。また、前記データ出力バス，データ入力バスにおい
ては、データ書き込み時および読み出し時のデータ転送
が速くなるため、ＤＲＡＭの性能が向上できる。このこ
とによって、本実施の形態のダイナミック型ＲＡＭは、
多方面にわたって活用されることができ、ダイナミック
型ＲＡＭの高速化および低消費電力化というニーズに応
えることができる。
【０１７４】本実施の形態においては、本発明のバスラ
イン駆動回路をデータ入力バッファ，データ出力バッフ
ァの両者に適用して示したが、特に限定されることな
く、どちらか一方のみを用いても良い。
イン駆動回路をデータ入力バッファ，データ出力バッフ
ァの両者に適用して示したが、特に限定されることな
く、どちらか一方のみを用いても良い。
【０１７５】また、本発明のバス駆動回路は、他の回路
の電源供給回路として、用いることもできる。たとえ
ば、プリチャージ回路の電源供給回路として、プリチャ
ージ回路の電源供給ラインの端部に、本発明のバス駆動
回路を設け、電源電圧の略１／２の電圧を生成しても良
い。この場合、製造プロセスにおいて、デプリーション
型ＮＭＯＳトランジスタのしきい値電圧を調整すること
が必要となる。また、いうまでもなく、他の電源電圧よ
りも小さい電源を要する回路であれば、どの回路にも適
用することが可能である。
の電源供給回路として、用いることもできる。たとえ
ば、プリチャージ回路の電源供給回路として、プリチャ
ージ回路の電源供給ラインの端部に、本発明のバス駆動
回路を設け、電源電圧の略１／２の電圧を生成しても良
い。この場合、製造プロセスにおいて、デプリーション
型ＮＭＯＳトランジスタのしきい値電圧を調整すること
が必要となる。また、いうまでもなく、他の電源電圧よ
りも小さい電源を要する回路であれば、どの回路にも適
用することが可能である。
【０１７６】また、本実施の形態のＤＲＡＭは、図１に
示すバスライン駆動回路をＤＲＡＭに適用した例につい
て示したが、図５または、図７に示すバスライン駆動回
路をＤＲＡＭに適用することもできる。たとえば、図５
に示すバスライン駆動回路を本実施の形態のＤＲＡＭに
適用した場合は、遅延回路を不要にできるので、記憶装
置周辺回路の規模を小さくすることができ、コンパクト
かつ低消費電力のＤＲＡＭが実現できる。また、たとえ
ば、図７に示すバスライン駆動回路を本実施の形態のＤ
ＲＡＭに適用した場合は、回路素子数を大幅に減少する
ことができるので、大容量ＤＲＡＭに適用でき、かつ低
消費電力，高速動作のＤＲＡＭを得ることができる。
示すバスライン駆動回路をＤＲＡＭに適用した例につい
て示したが、図５または、図７に示すバスライン駆動回
路をＤＲＡＭに適用することもできる。たとえば、図５
に示すバスライン駆動回路を本実施の形態のＤＲＡＭに
適用した場合は、遅延回路を不要にできるので、記憶装
置周辺回路の規模を小さくすることができ、コンパクト
かつ低消費電力のＤＲＡＭが実現できる。また、たとえ
ば、図７に示すバスライン駆動回路を本実施の形態のＤ
ＲＡＭに適用した場合は、回路素子数を大幅に減少する
ことができるので、大容量ＤＲＡＭに適用でき、かつ低
消費電力，高速動作のＤＲＡＭを得ることができる。
【０１７７】また、本発明のバス駆動回路は、ＳＲＡ
Ｍ，ＤＲＡＭのみでなく、マスクＲＯＭ，プログラマブ
ルＲＯＭ（ＰＲＯＭ），不揮発性メモリ（ＥＥＰＲＯ
Ｍ）等に適用することも可能である。この場合、デプリ
ーション型ＭＯＳトランジスタが、メモリアレイ内に複
数使用されているために、このデプリーション型ＭＯＳ
トランジスタの製造工程を利用して、バス駆動回路にお
けるデプリーション型ＭＯＳトランジスタも形成するこ
とができる。このため、この場合は、製造工程を特に増
加させることなく、それぞれの前記記憶装置を製造する
ことができる。
Ｍ，ＤＲＡＭのみでなく、マスクＲＯＭ，プログラマブ
ルＲＯＭ（ＰＲＯＭ），不揮発性メモリ（ＥＥＰＲＯ
Ｍ）等に適用することも可能である。この場合、デプリ
ーション型ＭＯＳトランジスタが、メモリアレイ内に複
数使用されているために、このデプリーション型ＭＯＳ
トランジスタの製造工程を利用して、バス駆動回路にお
けるデプリーション型ＭＯＳトランジスタも形成するこ
とができる。このため、この場合は、製造工程を特に増
加させることなく、それぞれの前記記憶装置を製造する
ことができる。
【０１７８】
【図面の簡単な説明】
【図１】本発明による実施の形態１のバスライン駆動回
路の概略図である。
路の概略図である。
【図２】本願発明者によって検討された比較例としての
バスライン駆動回路の概略図である。
バスライン駆動回路の概略図である。
【図３】本発明による実施の形態１のバスライン駆動回
路の動作波形図である。
路の動作波形図である。
【図４】本発明による実施の形態１，実施の形態２のバ
スライン駆動回路におけるラインｃの電位レベルと時間
との関係を示すグラフである。
スライン駆動回路におけるラインｃの電位レベルと時間
との関係を示すグラフである。
【図５】本発明のレベル変換回路の概略図である。
【図６】本発明による実施の形態２のバスライン駆動回
路の概略図である。
路の概略図である。
【図７】本発明による実施の形態３のバスライン駆動回
路の概略図である。
路の概略図である。
【図８】本発明によるバスライン駆動回路を搭載したス
タティック型ＲＡＭの機能ブロック図である。
タティック型ＲＡＭの機能ブロック図である。
【図９】本発明によるバスライン駆動回路を搭載したダ
イナミック型ＲＡＭの機能ブロック図である。
イナミック型ＲＡＭの機能ブロック図である。
【図１０】レベル変換回路の概略図である。
【図１１】本発明による実施の形態４のバスライン駆動
回路の概略図である。
回路の概略図である。
Ｑ・・・・ＭＯＳトランジスタ ＤＱ・・・・デプリーションＭＯＳトランジスタ ＩＮＶ・・・・インバータ回路 ＲL，Ｒd・・・・抵抗 ＣL，Ｃd・・・・容量 ＰＳ・・・・電源供給回路 ＤＬ・・・・遅延回路 ＬＶＣ・・・・レベル変換回路 ＩＤＣＮＴ・・・・入力データ制御回路 ＤＩＢ・・・・データ入力バッファ ＤＯＢ・・・・データ出力バッファ ＡＢ・・・・アドレスバッファ Ｍ−ＢＬＫ・・・・メモリブロック Ｃ−ＤＣＲ・・・・カラムアドレスデコーダ Ｒ−ＤＣＲ・・・・ローアドレスデコーダ ＰＤＣＲ・・・・アドレスプリデコーダ ＢＩＢ・・・・ブロック入力バッファ Ｂ−ＤＣＲ・・・・ブロックアドレスデコーダ ＣＧ１，ＣＧ２・・・・クロックジェネレータ ＲＥＦＣ・・・・リフレッシュアドレスカウンタ Ｍ−ＡＲＹ・・・・メモリアレイ ＳＡ・・・・センスアンプ ＶＢＢＧ・・・・基板バイアスジェネレータ ＭＡ・・・・メインアンプ ＭＣＮＴ・・・・モードコントロール ＷＣＧ・・・・ライトクロックジェネレータ ＩＯ・・・・入出力ゲート Ｌ0，Ｌn・・・・バスライン Ｌout・・・・データ出力バス Ｌin・・・・データ入力バス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185 Ｇ１１Ｃ 11/34 ３５４Ａ 19/003 Ｈ０３Ｋ 17/687 Ｆ 19/017 19/00 １０１Ｄ 19/0948 19/094 Ｂ
Claims (20)
- 【請求項１】 第１導電型のトランジスタと第２導電型
のトランジスタとバスラインとを含み、前記第１導電型
のトランジスタのドレインと前記バスラインの一端の間
にデプリーション型の第２導電型のトランジスタが接続
され、該バスラインの一端と前記第２導電型のトランジ
スタのドレインとが接続されてなり、前記デプリーショ
ン型の第２導電型のトランジスタのゲートに、電源電圧
以下であって該デプリーション型の第２導電型のトラン
ジスタのしきい値電圧の絶対値以上の電圧が印加される
ことを特徴とするバスライン駆動回路。 - 【請求項２】 請求項１記載のバスライン駆動回路にお
いて、前記デプリーション型の第２導電型のトランジス
タのゲートには、前記第１導電型のトランジスタのゲー
トに入力される信号を遅延した信号が入力されてなるこ
とを特徴とするバスライン駆動回路。 - 【請求項３】 請求項１記載のバスライン駆動回路にお
いて、前記デプリーション型の第２導電型のトランジス
タのゲートに、前記第１導電型のトランジスタのゲート
に入力される信号と略同相の信号が入力されてなること
を特徴とするバスライン駆動回路。 - 【請求項４】 第１導電型のトランジスタと第２導電型
のトランジスタとバスラインとを含み、前記第１導電型
のトランジスタのドレインと前記バスラインの一端の間
にデプリーション型の第２導電型のトランジスタが接続
され、該バスラインの一端と前記第２導電型のトランジ
スタのドレインとが接続されてなり、前記デプリーショ
ン型の第２導電型のトランジスタのゲートに、接地電圧
または電源電圧よりも低い電圧が供給されることを特徴
とするバスライン駆動回路。 - 【請求項５】 第１導電型のトランジスタと第２導電型
のトランジスタとバスラインとを含み、前記第１導電型
のトランジスタのドレインと前記第２導電型のトランジ
スタのドレインと前記バスラインの一端とを接続し、前
記第１導電型のトランジスタのソースと電源端子との間
にデプリーション型の第２導電型のトランジスタが接続
され、該デプリーション型の第２導電型のトランジスタ
のゲートに、電源電圧以下の電圧であって該デプリーシ
ョン型の第２導電型のトランジスタのしきい値電圧の絶
対値以上の電圧を印加することを特徴とするバスライン
駆動回路。 - 【請求項６】 請求項５記載のバスライン駆動回路にお
いて、複数のバスラインと複数の前記第１導電型のトラ
ンジスタとを含み、前記デプリーション型の第２導電型
のトランジスタのソースが、該複数の第１導電型のトラ
ンジスタのソースに共通接続されてなり、前記デプリー
ション型の第２導電型のトランジスタは、前記複数のバ
スラインを駆動する電源供給能力を有することを特徴と
するバスライン駆動回路。 - 【請求項７】 第１導電型のトランジスタと第２導電型
のトランジスタとバスラインとを含み、前記第１導電型
のトランジスタのドレインと前記第２導電型のトランジ
スタのドレインとを接続し、前記第１導電型のトランジ
スタのドレインと前記バスラインの一端の間にデプリー
ション型の第２導電型のトランジスタが接続され、該デ
プリーション型の第２導電型のトランジスタのゲートに
は、前記第１導電型のトランジスタのゲートに入力され
る信号を遅延した信号が入力されてなることを特徴とす
るバスライン駆動回路。 - 【請求項８】 第１導電型のトランジスタと第２導電型
のトランジスタとを含み、該第１導電型のトランジスタ
のドレインと該第２導電型のトランジスタのドレインと
を接続し、該第１導電型のトランジスタのソースと電源
端子との間にデプリーション型の第２導電型のトランジ
スタを接続し、該デプリーション型の第２導電型のトラ
ンジスタのゲートには、前記第１導電型のトランジスタ
のドレインから出力される信号を入力してなるレベル変
換回路を有することを特徴とするバスライン駆動回路。 - 【請求項９】 スタティック型のメモリセルにバスライ
ンを介して所定のデータを書き込み又は該メモリセルに
記憶されたデータを読み出す半導体記憶装置において、
前記バスラインの一方の端部を接続した請求項１、４、
５又は７記載のバスライン駆動回路を具備することを特
徴とする半導体記憶装置。 - 【請求項１０】 請求項９記載の半導体記憶装置におい
て、さらに、前記バスライン駆動回路の出力信号が前記
バスラインを介して入力される請求項８記載のレベル変
換回路を具備することを特徴とする半導体記憶装置。 - 【請求項１１】 請求項９記載の半導体記憶装置におい
て、該半導体記憶装置は複数のセンスアンプとデータ入
力バッファとを含み、前記バスライン駆動回路は、前記
センスアンプの出力段又は前記データ入力バッファの出
力段に設けられることを特徴とする半導体記憶装置。 - 【請求項１２】 請求項９記載の半導体記憶装置におい
て、前記バスライン駆動回路は、電源電圧よりも低い電
圧を供給するバスラインへの電源供給回路として使用さ
れることを特徴とする半導体記憶装置。 - 【請求項１３】 請求項９記載の半導体記憶装置におい
て、該半導体記憶装置は複数のセンスアンプとデータ出
力バッファとを含み、前記データ出力バッファは、前記
センスアンプから転送された読み出しデータを受け、該
読み出しデータの電圧振幅を変換する回路を含むことを
特徴とする半導体記憶装置。 - 【請求項１４】 ダイナミック型のメモリセルにバスラ
インを介して所定のデータを書き込み又は該メモリセル
に記憶されたデータを読み出す半導体記憶装置におい
て、前記バスラインの一方の端部を接続した請求項１、
４、５又は７記載のバスライン駆動回路を具備すること
を特徴とする半導体記憶装置。 - 【請求項１５】 請求項１４記載の半導体記憶装置にお
いて、さらに、前記バスライン駆動回路の出力信号が前
記バスラインを介して入力される請求項８記載のレベル
変換回路を具備することを特徴とする半導体記憶装置。 - 【請求項１６】 請求項１４記載の半導体記憶装置にお
いて、該半導体記憶装置は複数のセンスアンプとデータ
入力バッファとを含み、前記バスライン駆動回路は、前
記センスアンプの出力段又は前記データ入力バッファの
出力段に設けられることを特徴とする半導体記憶装置。 - 【請求項１７】 請求項１４記載の半導体記憶装置にお
いて、前記バスライン駆動回路は、電源電圧よりも低い
電圧を供給するバスラインへの電源供給回路として使用
されることを特徴とする半導体記憶装置。 - 【請求項１８】 請求項１４記載の半導体記憶装置にお
いて、該半導体記憶装置は複数のセンスアンプとデータ
出力バッファとを含み、前記データ出力バッファは、該
センスアンプから転送された読み出しデータを受け、該
読み出しデータの電圧振幅を変換する回路を含むことを
特徴とする半導体記憶装置。 - 【請求項１９】 複数のデータ線対と、複数のワード線
と、前記データ線対と前記ワード線の交点にそれぞれ設
けられた複数のスタティック型メモリセルと、を含む複
数のメモリブロックと、アドレス信号を入力するアドレ
ス端子と、前記アドレス信号を取り込んで、前記メモリ
ブロック内のカラムアドレスを指定するカラムアドレス
バッファ並びにカラムアドレスデコーダと、前記アドレ
ス信号を取り込んで、前記メモリブロック内のローアド
レスを指定するローアドレスバッファならびにローアド
レスデコーダと、前記アドレス信号を取り込んで、前記
複数のメモリブロックのうち一つのメモリブロックを選
択するブロック入力バッファ並びにブロックプリデコー
ダと、前記メモリブロックへの書き込みデータあるいは
前記メモリブロックからの読み出しデータを増幅する複
数のセンスアンプと、外部データが入力されるデータ入
力端子と、記憶データが出力されるデータ出力端子と、
外部端子から入力される書き込み制御信号、アウトプッ
トイネーブル信号、チップセレクト信号により、前記そ
れぞれの回路の動作タイミングを制御するタイミング制
御信号を生成するクロックジェネレータと、前記アウト
プットイネーブル信号により制御され、データ出力時
に、前記センスアンプを介してメモリセルから読み出し
た読み出しデータを取り込み、データ出力バスを介し
て、前記データ入出力端子へ前記読み出しデータを転送
するデータ出力バッファと、前記書き込み制御信号によ
り制御され、データ入力時に、前記データ入出力端子か
らの書き込みデータを取り込み、データ入力バスを介し
て、前記センスアンプへ前記書き込みデータを転送する
データ入力バッファと、前記それぞれの回路間に設けら
れた複数のバスラインと、前記バスラインの一部または
全部において、前記バスラインの一方の端部に設けられ
たバスライン駆動回路と、により構成される半導体記憶
装置であって、 前記バスライン駆動回路は、第１導電型のトランジスタ
と第２導電型のトランジスタとバスラインとを含み、前
記第１導電型のトランジスタのドレインと前記バスライ
ンの一端の間にデプリーション型の第２導電型のトラン
ジスタが接続され、該バスラインの一端と前記第２導電
型のトランジスタのドレインとが接続されてなり、前記
デプリーション型の第２導電型のトランジスタのゲート
に、電源電圧以下であって該デプリーション型の第２導
電型のトランジスタのしきい値電圧の絶対値以上の電圧
が印加されることを特徴とする半導体記憶装置。 - 【請求項２０】 複数のビット線対と、複数のワード線
と、前記ビット線対と前記ワード線の交点にそれぞれ設
けられた複数のダイナミック型メモリセルと、を含む複
数のメモリアレイと、アドレス信号を入力するアドレス
端子と、前記アドレス信号を取り込んで、前記メモリア
レイ内のカラムアドレスを指定するカラムアドレスバッ
ファ、カラムアドレスプリデコーダ、カラムアドレスデ
コーダと、前記アドレス信号を取り込んで、前記メモリ
アレイ内のローアドレスを指定するローアドレスバッフ
ァ、ローアドレスプリデコーダ、ローアドレスデコーダ
と、前記メモリアレイへの書き込みデータあるいは前記
メモリブロックからの読み出しデータを増幅する複数の
センスアンプと、外部データが入力されるデータ入力端
子と、記憶データが出力されるデータ出力端子と、外部
端子から入力されるカラムアドレスストローブ信号、ロ
ーアドレスストローブ信号、ライトイネーブル信号の、
それぞれの信号の組み合わせによって、ダイナミック型
ＲＡＭのモードを設定し、前記それぞれの回路の動作タ
イミングを制御するタイミング制御信号を生成するロー
系，カラム系，ライト系のそれぞれのクロックジェネレ
ータと、前記アウトプットイネーブル信号により制御さ
れ、データ出力時に、前記センスアンプを介してメモリ
セルから読み出した読み出しデータを取り込み、データ
出力バスを介して、前記データ出力端子へ前記読み出し
データを転送するデータ出力バッファと、前記ライトイ
ネーブル信号により制御され、データ入力時に、前記デ
ータ入力端子からの書き込みデータを取り込み、データ
入力バスを介して、前記センスアンプへ前記書き込みデ
ータを転送するデータ入力バッファと、前記それぞれの
回路間に設けられた複数のバスラインと、前記バスライ
ンの一部または全部において、前記バスラインの一方の
端部に設けられたバスライン駆動回路と、により構成さ
れる半導体記憶装置であって、 前記バスライン駆動回路は、第１導電型のトランジスタ
と第２導電型のトランジスタとバスラインとを含み、前
記第１導電型のトランジスタのドレインと前記バスライ
ンの一端の間にデプリーション型の第２導電型のトラン
ジスタが接続され、該バスラインの一端と前記第２導電
型のトランジスタのドレインとが接続されてなり、前記
デプリーション型の第２導電型のトランジスタのゲート
に、電源電圧以下であって該デプリーション型の第２導
電型のトランジスタのしきい値電圧の絶対値以上の電圧
が印加されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35418596A JP3580062B2 (ja) | 1995-12-20 | 1996-12-18 | バスライン駆動回路およびこれを具備する半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33220195 | 1995-12-20 | ||
| JP7-332201 | 1995-12-20 | ||
| JP35418596A JP3580062B2 (ja) | 1995-12-20 | 1996-12-18 | バスライン駆動回路およびこれを具備する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232937A true JPH09232937A (ja) | 1997-09-05 |
| JP3580062B2 JP3580062B2 (ja) | 2004-10-20 |
Family
ID=26574116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35418596A Expired - Fee Related JP3580062B2 (ja) | 1995-12-20 | 1996-12-18 | バスライン駆動回路およびこれを具備する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3580062B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| JP2007200354A (ja) * | 2007-04-13 | 2007-08-09 | Fujitsu Ltd | シリアルバス高速化回路 |
| JP2011199898A (ja) * | 2011-06-06 | 2011-10-06 | Renesas Electronics Corp | 半導体チップ |
| JP2011248958A (ja) * | 2010-05-26 | 2011-12-08 | Toppan Printing Co Ltd | 半導体メモリ |
| JP2012109940A (ja) * | 2010-10-28 | 2012-06-07 | Sumitomo Electric Ind Ltd | 駆動回路、及び、光送信装置 |
-
1996
- 1996-12-18 JP JP35418596A patent/JP3580062B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135104A (ja) * | 2000-10-30 | 2002-05-10 | Hitachi Ltd | 出力回路および入力回路 |
| JP2007200354A (ja) * | 2007-04-13 | 2007-08-09 | Fujitsu Ltd | シリアルバス高速化回路 |
| JP2011248958A (ja) * | 2010-05-26 | 2011-12-08 | Toppan Printing Co Ltd | 半導体メモリ |
| JP2012109940A (ja) * | 2010-10-28 | 2012-06-07 | Sumitomo Electric Ind Ltd | 駆動回路、及び、光送信装置 |
| JP2011199898A (ja) * | 2011-06-06 | 2011-10-06 | Renesas Electronics Corp | 半導体チップ |
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| Publication number | Publication date |
|---|---|
| JP3580062B2 (ja) | 2004-10-20 |
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