JPH0779148A

JPH0779148A - 半導体集積回路

Info

Publication number: JPH0779148A
Application number: JP5221689A
Authority: JP
Inventors: Masaru Tachibana; 大橘; Hisayuki Higuchi; 久幸樋口; Makoto Suzuki; 鈴木　　誠; Katsuro Sasaki; 勝朗佐々木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-07
Filing date: 1993-09-07
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】低コストのCMOS技術を用いて、従来より高速
動作が可能な回路を提供する。【構成】入力信号10、11と出力信号30をパルス信号と
し、入力信号10、11がゲートに加えられるPMOS 500、50
1、NMOS 100、101のゲート幅を十分小さくし、そのゲー
ト幅を十分小さく設計したPMOS 600のドレインを出力と
電源に接続し、そのゲート電極31に出力信号と同相であ
る時間遅延した信号を加える。P MOS500、501のソース
の電位3を電源電圧Vcc2よりMOSのしきい電圧Vth程度低
くするか、あるいはNMOS 300のソースの電位4をGND電位
よりVth程度高くする。【効果】負荷の駆動電流を2倍程度に増加でき、MOS 1
00、101が導通したときの遅延時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路、さらに
詳しくは高速CMOS回路に関する。

【０００２】

【従来の技術】半導体記憶装置の分野では図6に示すよ
うなCMOS回路が広く用いられ、加工技術の微細化により
高速化、高集積化が達成されてきた。また、微細化と同
時に回路的な工夫による高速化も進められてきた。この
ような回路的な工夫による高速化として、同期回路を用
いたメモリの高速化が提案されている。例えば、同期式
の高速CMOSメモリのデコード回路としてアイイーイー
イージャーナルオブソリッドステイトサーキット
ボリューム26 ナンバー11 1991年ページ1577-1585(IEE
E Jounal of Solid-State Circuits,Vol.26,No.11,Nove
mber 1991,pp1577-1585)の回路が知られている。図4は
本願に先立って本発明者により検討された回路を示して
いる。図4の回路では、PMOS 500、501およびNMOS 200は
直流的に30および20の電位を与えるための素子で、これ
らのゲート幅はNMOS 100、101、PMOS 400に比べ十分小
さく設計される。一方PMOS 600は30の電位を低レベル
（以下"Lレベル"あるいは"L"）から高レベル（以下"Hレ
ベル"あるいは"H"）に充電するための素子で、過渡時間
を短くするために十分大きなゲート幅に設計される。NM
OS 300も20の電位を"H"から"L"へと変化させるための素
子で、ゲート幅は十分大きく設計される。図5は図4の回
路の動作を示す図である。図4の回路の動作を図5を用い
て簡単に説明する。入力10、11には図5のような"L"か
ら"H"さらに"L"へと変化するパルスが入力される。入力
10、11が"L"の状態では、30が"H"、20が"L"で、インバ
ータ802の出力31は"H"、インバータ803の出力32は"L"の
状態にある。入力10および11が"L"から"H"に変化する
と、30は"L"に、20は"H"に変化する。20の変化により31
が"L"に変化し、32が"H"に変化する。31が"L"、32が"H"
になると、30の電位は"L"から"H"に変化し、出力20は"
H"から"L"に変化する。図4の回路では、PMOS 600、NMOS
300のゲート幅は大きく設計されるが、そのゲート電極
はインバータ802、803の出力に接続され、インバータ80
2の入力は800、801を介して出力20で駆動される。サイ
ズを800、801、802、803の順番に大きく設計することで
インバータ800の入力容量を十分小さくする。また、PMO
S 500、501、NMOS 200は十分小さく設計されるので入力
10、11、NAND出力30の容量は、それぞれほぼNMOS 100、
101、PMOS 400のゲート容量で表される。図6の通常のCM
OS回路ではPMOS 405、406のゲート幅をそれぞれNMOS 10
0、101のゲート幅と同程度に設計するので、図4の回路
は図6の回路に比べ入力10、11の容量が1/2程度となる。
また、図6の回路ではNMOS 108のゲート幅をPMOS 400の
ゲート幅と同程度に設計するので、図4の回路は図6の回
路に比べ30の容量が1/2程度となる。これにより、入力1
0、11が"L"から"H"となり、出力20が"L"から"H"に変化
するときの遅延時間が短縮され、回路の高速化を達成し
ていた。

【０００３】

【発明が解決しようとする課題】図4の回路を用いて実
効チャネル長0.5μｍのCMOSデバイスでアクセス時間約4
nsの同期式メモリが実現されていた。しかし、最先端の
バイポーラメモリでは、集積度が64kビット、アクセス
時間1.5nsのメモリが報告されており、図4の回路を用い
たCMOSメモリにおいても、その高速性は十分ではないと
いう第一の問題があった。一方バイポーラメモリは高速
ではあるが、消費電力が大きい、高集積化が困難等の問
題もあり、このため、高集積なメモリを低コストで実現
できるCMOSメモリの一層の高速化が強く望まれている。
また従来CMOSメモリの分野では、主に加工技術の微細化
により高速化が達成されてきており、図6、図4の回路の
高速化の方法として微細化が挙げられるが、微細加工技
術の限界、MOSの微細化(スケーリング)の物理的限界も
意識されはじめている。微細化限界の１つとして、図
6、図4に示されるCMOS回路においてMOSトランジスタを
微細化し高速化する場合、理想的にはMOSのしきい電圧V
thもスケーリングすべきだが、製造バラツキ、温度変動
に対するマージンなどからVthの下限値が存在すること
が挙げられる。高速化のためにはVthは低い方が良いの
で、現在既にほぼその下限値でLSIは製造されている。
一般にMOSのドレイン電流I_DSは、I_DS=(WμCox(V_GS-Vth)
²)/(2L)（Wはゲート幅、μは移動度、Coxは単位面積あ
たりのゲート容量、V_GSはゲート、ソース間電圧すなわ
ち電源電圧Vcc、Vthはしきい値、Lはゲート長）と表さ
れ、スケーリングによりゲート長LとV_GSが1/K倍(Kはス
ケーリングファクタ)、CoxがK倍となっても、Vthが一定
では、I_DSは減少してしまう(W一定の場合)。遅延時間tp
dは、一般にtpd=VccC_L/I_DS=(2LVccC_L)/(WμCox(Vcc-Vt
h)²)と表される(Vccは電源電圧、C_Lは負荷容量)。理想
的にC_L、I_DS一定、Vccが1/K倍とできるなら遅延時間は1
/K倍となるが、Vth一定ではI_DSが減少するのでスケーリ
ング後の遅延時間は(2LVccC_L)/(K(WμK²Cox(Vcc/K-Vth)
²))となり、遅延時間の改善は鈍化する。つまり、図6、
図4の回路の高速化のために微細化をすすめても、Vthが
スケーリングできないために十分な性能改善が得られな
いという第二の問題がある。

【０００４】本発明の目的は、前記第一、第二の問題を
解決し、低コストのＣＭＯＳ技術を用いて高速動作し、
Vthが一定のスケーリングでも遅延時間の改善効果の大
きい半導体集積回路を提供することにある。

【０００５】

【課題を解決するための手段】図1に示すように、出力
(30)が"H"から"L"に変化するときの遅延時間を短縮する
ため回路部分のPMOS(500、501)のソースの電位(3)を、
電源電圧Vcc(2)よりPMOSのしきい電圧の絶対値|Vthp|程
度低くし、出力(20)が"L"から"H"に変化するときの遅延
時間を短縮するため回路部分のNMOS(200)のソースの電
位(4)を、GND電位よりNMOSのしきい電圧Vthn程度高くす
る。

【０００６】

【作用】出力(30)が"H"から"L"に変化するときの遅延時
間を短縮するため回路部分のPMOS(500、501)のソースの
電位(3)を、電源電圧Vcc(2)よりPMOSのしきい電圧の絶
対値|Vthp|程度低くし、出力(20)が"L"から"H"に変化す
るときの遅延時間を短縮するため回路部分のNMOS(200)
のソースの電位(4)を、GND電位よりNMOSのしきい電圧Vt
hn程度高くすることで、出力(30)を"H"から"L"に放電す
るNMOS(100、101)および出力(20)を"L"から"H"に充電す
るPMOS(400)のドレイン電流を減少させることなく信号
振幅をVccよりしきい電圧程度低い電圧とでき、入力信
号(10、11)が"L"から"H"にし、変化出力(30)が"H"から"
L"に変化し、出力(20)が"L"から"H"に変化するときの遅
延時間を短縮できる。また、この部分の遅延時間tpd’
はtpd’=（Vcc-Vthn）C_L/I_DS(Vccは電源電圧、C_Lは負荷
容量、I_DSはドレイン電流)あるいはtpd’=（Vcc-|Vthp
|）C_L/I_DSと表されるので、しきい電圧一定のスケーリ
ングによるドレイン電流の減少の遅延時間への影響を緩
和できる。

【０００７】

【実施例】図7に本発明の一実施例を示す。図7の下図は
(Vcc＝3V、|Vthp|＝Vthn＝0.5Vの場合の)動作波形の概
略を示している。図7の回路は入力16、17のNAND論理信
号を45に出力するNAND回路と45の信号と逆相の信号を23
に出力するインバータ回路として働く。入力16、17が"
L"から"H"となり、出力23が"L"から"H"に変化するとき
の遅延時間の短縮のために、以下の工夫がなされてい
る。PMOS 405、406のソース3の電位を電源電圧2(Vcc)よ
りPMOSのしきい電圧の絶対値|Vthp|程度低い電位としNM
OS 108のソース4の電位をGND電位1よりNMOSのしきい電
圧Vthn程度高くする。3の電位をVccより|Vthp|低い電位
としても45の"L"の電位はGNDなのでPMOS 400のドレイン
電流は図6の従来回路と同じに保たれる。また、4の電位
をGNDよりVthn高くしても、出力23すなわち他の回路の
入力の16、17の"H"の電位はVccなのでNMOS 100、101に
流れるドレイン電流は図6の従来回路と同じに保たれ
る。入力16、17が"L"から"H"となり、出力23が"L"から"
H"に変化するときの遅延時間は、PMOS 405、406のソー
ス3の電位がVccより|Vthp|低い電位なので、入力16、17
が"L"から"H"となったとき、45が"H"から"L"に変化する
のに要する遅延時間をtpd₁、NMOS 100、101に流れるド
レイン電流をI_DS1、PMOS 400、NMOS 108のゲート容量を
C_L1で表すとtpd₁＝C_L1(Vcc-|Vthp|)/I_DS1となり、図6の
従来回路のこの部分の遅延時間VccC_L1/I_DS1に対して、
遅延時間を(Vcc-|Vthp|)/Vccに短縮できる。また、NMOS
108のソース4の電位がGNDよりVthn高い電位なので、45
が"H"から"L"に変化してから23が"L"から"H"に変化する
のに要する遅延時間をtpd₂、PMOS 400に流れるドレイン
電流をI_DS2、負荷容量700の容量をC_L2で表すと、tpd₂=C
_L2(Vcc-Vthn)/I_DS2となり、図6の従来回路のこの部分の
遅延時間VccC_L2/I_DS2に対して、遅延時間を(Vcc-Vthn)/
Vccに短縮できる。また、PMOS 405、406のソース3の電
位をVccより|Vthp|低い電位とし、NMOS 108のソース4の
電位をGNDよりVthn高くすることで、スケーリングによ
る高速化の効果が大きくなる。議論を単純にするために
|Vthp|＝Vthn＝Vthの場合について説明する。従来回路
ではスケーリングファクタをKで表すとスケーリングに
よる遅延時間の改善は(Vcc-Vth)²/(K(K²(Vcc/K-Vth)²))
なのに対し、本発明の回路では、遅延時間＝(Vcc-Vth)C
_L/I_DS=(2LC_L)/(WμCox(Vcc-Vth))と表されることから、
スケーリング後の遅延時間は(2LC_L)/(WμK²Cox(Vcc/K-V
th))となり、遅延時間の改善は(Vcc-Vth)/(K²(Vcc/K-Vt
h))（Wはゲート幅、μは移動度、Coxはゲート容量、Vth
はしきい値、Lはゲート長）と表され、よりスケーリン
グに適した回路となる。（例えば、Vccを3V、Vthを0.5
V、Kを2とし、スケーリング後の電源電圧＝1.5Vとする
と、従来回路ではスケーリングによる遅延時間の改善は
0.78倍にとどまるが、本発明の回路では0.625倍に改善
される。）以上説明したように図7の回路では、PMOS 40
5、406のソース3の電位をVccより|Vthp|低い電位としNM
OS 108のソース4の電位をGNDよりVthn高くすることで、
入力16、17が"L"から"H"となり、出力23が"L"から"H"に
変化するときの遅延時間を短縮し、また、スケーリング
による高速化の効果も大きいという特性を実現してい
る。

【０００８】図1に本発明の他の実施例、図2に図1の回
路の動作波形(Vcc＝3V、|Vthp|＝Vthn＝0.5Vの場合)
を、図3に本発明の効果を示す。図1の回路は入力10、11
のNAND論理信号を30に出力するNAND回路と30の信号と逆
相の信号を20に出力するインバータ回路として働く。高
速化のために、以下の工夫がなされている。図1の回路
の、PMOS 500、501、NMOS 200は直流的に30、20の電位
を与えるための素子で、それぞれゲート幅はNMOS 100、
101、PMOS 400に比べ十分小さく設計される。PMOS 60
0、NMOS 300は十分大きなゲート幅に設計する。また、3
0の"Hレベル"を与えるPMOS 500、501のソース3の電位を
電源電圧Vcc(2)よりPMOSのしきい電圧の絶対値|Vthp|程
度低い電位とし、出力20の"Lレベル"を与えるNMOS 200
のソース4の電位をGND電位1よりVthn程度高くする。図1
の回路の動作を図2を用いて詳細に説明する。入力10、1
1には図2のような"L"から"H"さらに"L"へと変化するパ
ルスが入力され、出力20には"L"から"H"さらに"L"へと
変化するパルスが出力される。入力10、11が"L"の状態
では、30が"H"、20が"L"で、31は"H"、32は"L"の状態に
ある。入力10、11が"L"から"H"に変化すると、30は"L"
に、20は"H"に変化する。20が"H"に変化することでイン
バータ800、801、802の遅延時間分遅れて31が"L"に変化
し、さらに803の遅延分遅れて32が"H"に変化する。31
が"L"、32が"H"に変化する時刻には、入力10、11がすで
に"L"になっているようにインバータの遅延時間を設計
しておくと、31が"L"になり、PMOS 600が導通したと
き、NMOS 100、101は非導通になっているので、30の電
位は"L"から"H"に変化する。30が"H"になることでPMOS
400が非導通になり、32が"H"になると出力20は"H"から"
L"に変化する。20が"H"から"L"に変化することで、31
は"H"になり、32は"L"になる。31が"H"に、32が"L"にな
ることで、PMOS 600、NMOS 300が非導通になり、つぎに
入力10、11が、"L"から"H"に変化して、30が"H"から"
L"、20が"L"から"H"に変化しても、PMOS 600、NMOS 300
を通して貫通電流は流れない。図1の回路では高速化の
ために図4の回路と同様の工夫がなされている。PMOS 60
0、NMOS 300のゲート幅は大きく設計されるが、NMOS 30
0、PMOS 600のゲート電極はインバータ803、802の出力
に接続され、インバータ802の入力は800、801を介して
出力20で駆動され、インバータ800、801、802、803のサ
イズ比を800を一番小さく、801、802、803の順番に大き
く設計することで、インバータ800の入力容量は十分小
さくできる。PMOS 500、501、NMOS 200を十分小さく設
計することで入力10、11、NAND出力30の容量は、それぞ
れほぼNMOS 100、101、PMOS 400のゲート容量で表され
る。すなわち図6の通常のCMOS回路に比べ、負荷容量に
供給できる電流を同じとした場合には入力容量が1/2程
度となり、入力10、11が"L"の非選択状態から"H"の選択
状態となり、出力20が"L"から"H"に変化するときの遅延
時間が短縮され、高速動作が達成される。また、入力1
0、11が"L"から"H"となり、出力20が"L"から"H"に変化
するときの遅延時間を短縮するために図7の回路と同様
の工夫がなされている。PMOS 500、501のソース3の電位
をVccより|Vthp|低い電位とし、NMOS 200のソース4の電
位をGNDよりVthn高い電位とすることで、入力10、11が"
L"から"H"となって20が"L"から"H"に変化するのに要す
る遅延時間は図4の回路に比べ(Vcc-Vth)/Vccに短縮でき
る(|Vthp|=Vthn=Vthの場合)。図3は図4の回路と図1の本
発明の回路の入力10、11が"L"から"H"となってから出力
20が"L"から"H"に変化するまでの遅延時間と電源電圧の
関係を示す図である。図3からわかるように、本発明の
回路では、図4の回路に比べ、電源電圧によらず遅延時
間は約70%に短縮される。また、PMOS 500、501のソース
3の電位をVccより|Vthp|低い電位とし、NMOS 200のソー
ス4の電位をGNDよりVthn高くすることで、スケーリング
による高速化の効果が大きくなることは、図7の回路の
説明で述べた通りである。以上説明したように3、4の電
位を設定しても、30の"H"レベルはVcc-|Vthp|なので、P
MOS 400にはほとんどリ−ク電流は流れない。また、出
力20は他の回路の入力10、11なので、入力10、11の"L"
レベルはVthnとなり、NMOS 100、101にもほとんどリ−
ク電流は流れない。つぎに、PMOS 500、501のソース3の
電位をVccより|Vthp|低い電位としNMOS 200のソース4の
電位をGNDよりVthn高くする本発明の高速化の手段を図1
の回路に用いることの他の効果について説明する。まず
図7の発明の回路の未解決の問題を説明し、つぎに図1の
本発明の回路ではその問題を解決できることを説明す
る。まず、PMOS 405、406、NMOS 108のゲート幅をNMOS
100、101、PMOS 400のゲート幅と同程度に設計する図7
の発明の回路で、PMOS 405、406のソースの電位をVccよ
り|Vthp|低い電位とし、NMOS 108のソースの電位をGND
よりVthn高くすることで、入力16、17が"L"から"H"とな
ったとき、45が"H"から"L"に変化するのに要する遅延時
間tpd₁、45が"H"から"L"に変化してから23が"L"から"H"
に変化するのに要する遅延時間tpd₂は、45、23の信号振
幅がVccの場合の図6の従来回路に比べ(Vcc-Vth)/Vccに
短縮できる(|Vthp|=Vthn=Vthとする)。しかしこの場
合、45のHレベルの電位はVcc-|Vthp|=Vcc-Vthとなる。
一般にMOSのドレイン電流I_DSは、I_DS=(β(V_GS-Vth)²)/2
（βは比例定数、V_GSはゲート、ソース間電圧、Vthはし
きい値）と表されるので、45の"Hレベル"の電位が、Vcc
-VthとなるとNMOS 108のゲート、ソース間電圧が減少
し、このNMOS 108のドレイン電流が減少する。また、23
の"Lレベル"はVthとなり、この23は他の回路の入力16、
17となるので、他の回路のPMOS 405、406のドレイン電
流も減少する。このため、図7の発明の回路では、入力1
6、17が"H"から"L"となったとき、45が"L"から"H"に、2
3が"H"から"L"に変化するのに要する遅延時間が増加す
る。この遅延時間の増加が問題とならない応用では、図
7の回路を用いることができるが、23が"H"から"L"に変
化するときの遅延時間が増加してはならない場合は図7
の回路は用いることができない。一方、本発明の図1の
回路では、入力10、11が"H"から"L"となったとき、30
が"L"から"H"に、20が"H"から"L"に変化するのに要する
遅延時間は、PMOS 600、NMOS 300に流れるドレイン電流
で決まる。3の電位をVccよりVth程度低い電位とし、4の
電位をGNDよりVth高くしたことで、600、300のゲート、
ソース間電圧は減少し、ゲート幅が一定ならドレイン電
流は減少するが、本発明の図1の回路では、このゲー
ト、ソース間電圧の減少を補うために、PMOS 600、NMOS
300のゲート幅を大きく設計し、600、300のドレイン電
流の減少を防ぐことができる。なぜならば、300、600の
ゲート電極はインバータ803、802の出力に接続され、80
0、801を介して出力20で駆動され、サイズを800を一番
小さく、801、802、803の順番に大きく設計すること
で、インバータ800の入力容量は十分小さく設計されて
いるので、600、300のゲート幅を大きく設計しても入力
容量(10、11、30の容量)、20の負荷容量に与える影響は
小さいからである。つまり、図1の回路では、3の電位を
VccよりVth低い電位とし、4の電位をGNDよりVth高くし
ても、600、300のゲート幅を大きく設計できるので、入
力10、11が"H"から"L"となってから、20が"H"から"L"に
変化するのに要する遅延時間は増加しない。以上説明し
たように、図1の本発明の回路では、入力信号10、11と
出力信号20をパルス信号とし、PMOS 500、501、NMOS 20
0のゲート幅をNMOS 100、101に対して十分小さくし、ゲ
ート幅の大きいPMOS 600、NMOS 300を設けて、そのゲー
トをインバータ800、801、802、803で駆動し、PMOS 50
0、501のソース3の電位をVccより|Vthp|低い電位とし、
NMOS 200のソース4の電位をGNDよりVthn高くすること
で、20が"H"から"L"に変化するときの遅延時間を増加さ
せずに、20が"L"から"H"に変化するときの遅延時間を短
縮し高速化を達成している。図1の本発明の回路では、P
MOS 600、NMOS 300のゲートに出力20と同相の遅延信号
を印加する例を示したが、入力10、11が"H"から"L"とな
る時刻に31が"L"となるある幅のパルス(リセットパル
ス)が発生でき、30が"L"から"H"となる時刻に32が"H"と
なるある幅のパルス(リセットパルス)が発生できれば、
リセットパルスの発生回路は図1の遅延回路969の例に限
らないこと、また図1の回路ではリセットパルスを自身
の出力信号から作るいわゆるセルフリセット回路の例を
示しているが、リセットパルスを外部クロック信号とす
るようなダイナミック回路としてもよいことはいうまで
もない。

【０００９】図8に図1の回路の端子3の電位の発生回路
の一例を示す。図8の回路はリファレンス電圧発生回路
と差動増幅器から構成されている。ダイオード接続され
たPMOS920と定電流源NMOS 900により、VccよりPMOSのし
きい電圧の絶対値Vth低い電位を発生し、抵抗940、941
で抵抗分割することでリファレンス電圧44を発生する。
これを電圧ホロワとして働く差動増幅器PMOS 921、92
2、NMOS 901、902、903で3に出力する。図8の回路の特
徴はリファレンス電圧44をPMOS 920で発生するのでプロ
セスバラツキ、温度変動等によりVthが変化しても、図1
のPMOS 400にほとんどリーク電流が流れないよう3の電
位を設定することができる。図8の回路と同様の構成の
回路で、図1の回路の端子4の電位を発生できることはい
うまでもない。

【００１０】図9に本発明の他の実施例を示す。この図9
の回路は、図1の回路と同じように200番台、500番台のN
MOS、PMOSのゲート幅を小さく、400番台、600番台のPMO
S、300番台、100番台のNMOSのゲート幅を大きく設計す
ることで、図1の回路と同様に動作するので詳細な説明
は省略し、図1の回路との違いを説明する。図1の回路で
は、30を"H"に充電するためのPMOS 600のソースを端子3
に接続し、20を"L"に放電するためのNMOS 300のソース
を4に接続したが、図9の回路ではPMOS 600のソースをVc
cに接続し、NMOS 300のソースをGNDに接続している。こ
れにより、図1の説明で述べたPMOS 600、NMOS 300のゲ
ート、ソース間電圧がVth低くなることによるドレイン
電流の減少が防止でき、図1の回路よりPMOS 600、NMOS
300のゲート幅を小さく設計できる。PMOS 600、NMOS 30
0により、30が"H"に充電、20が”Ｌ”に放電されたあと
は、ＰＭＯＳ６００、NMOS 300が非導通になるので、
PMOS 500、501、NMOS 200により、30の"Hレベル"はVcc-
Vthに、20の"Lレベル"はVthとなる。このため、30が"H"
から"L"に、20が"L"から"H"に変化するときの遅延時間
は図1の回路と同じとなる。

【００１１】図10は図1の本発明のデコード回路をメモ
リに適用するときの入力バッファ回路の一例を、図11は
本発明のデコード回路を用いたメモリの概略を示してい
る。既に説明したように、3の電位はVccより|Vthp|低い
電位、4の電位はGNDよりVthn高い電位とする。この図10
の回路の動作を説明する。12はアドレス信号、13は外部
から加えるクロック信号、21、22はアドレスバッファの
出力信号、33はチップ内のクロック信号を示している。
図10の回路はアドレス12が確定した後、クロック13を"
L"から"H"に変化させ、アドレスバッファ出力21、22の
一方に"L"から"H"さらに"L"へと変化するパルスを出力
するように働く。クロック信号13が"L"から"H"に変化す
るまえに、アドレス信号12を確定する。ここでは仮に、
12を"L"として説明する。クロック13が"L"のときは、PM
OS 502が導通、NMOS 102が非導通の状態にある。また34
が"H"なのでPMOS 601が非導通、NMOS 103が導通とな
り、33は"H"となる。33が"H"なので、PMOS 401、403が
非導通、NMOS 202、204が導通状態になる。このため、2
1は"L"となり、36も"L"となる。36が"L"なので、NMOS 3
01は非導通の状態にある。同様に、22は"L"となり、35
も"L"、NMOS 302も非導通の状態にある。また、12が"L"
なので、PMOS 402、NMOS203が導通、PMOS 404、NMOS 20
1が非導通となる。この状態で13が"L"から"H"に変化す
るとNMOS 102が導通し、PMOS 502が非導通になるので33
は"L"に変化する。33が"L"に変化すると、PMOS 401、40
3が導通、NMOS 202、204が非導通となる。PMOS 401が導
通するので21は"H"に変化する。403が導通しても、PMOS
404が非導通なので、22の電位は変化しない。21が"H"
になると、36が"H"になりNMOS 301が導通する。また、1
3が"L"から"H"に変化するとインバータ812から816まで
の遅延分遅れて34が"H"から"L"に変化する。34が"L"に
なることで、PMOS 601が導通、ＮＭＯＳ１０３が非導
通となる。この８１２から816までの遅延を、13が"H"か
ら"L"に変化する時刻に34が"H"から"L"に変化するよう
調整しておくと、NMOS 102が非導通となってから、PMOS
601が導通するので、貫通電流を生ぜずに33を"H"にも
どせる。33が"H"になると、PMOS 401が非導通になる。
チップ内のクロック信号33が"H"にもどる時刻に36が"H"
になるようインバータ804、805、806、807の遅延時間を
調整しておくことで、NMOS 301が導通する時刻にPMOS 4
01が非導通になるように設計でき、貫通電流を流すこと
なく21を"L"とできる。12が"H"の場合は、上の説明と同
様に22が"L"から"H"さらに"L"へと変化する。

【００１２】200番台、500番台のNMOS、PMOSのゲート幅
を小さく設計すること、400番台、600番台のPMOS、300
番台、100番台のNMOSのゲート幅を大きく設計するこ
と、端子3、4の電位の設定とその効果は、図1の回路と
同じである。

【００１３】図11の本発明のデコード回路を用いたメモ
リについて説明する。この図11の960は図10のクロック1
3からチップ内のクロック33を発生させる回路部分を、9
61、962は図10のアドレス12、チップ内クロック33から
アドレスバッファ出力21、22を発生させる回路部分を、
963、964は図1のデコード回路と同様の回路を、965はワ
ードドライバを、966は列選択回路を、967はメモリセル
を、968はセンスアンプを、14は行アドレスを、15は列
アドレスを、37はワード線を、38、39はデータ線を、40
は列選択信号を、41はデータ線のイコライズ信号を、4
2、43はコモンデータ線を、24はデータ出力、923はイコ
ライズMOS、924、925はトランスファMOSを示している。
書き込み回路はこの図では省略している。外部のクロッ
ク13から960によりチップ内クロック33を作り、アドレ
ス14、15を取り込む。このアドレスバッファ961、962の
信号を963、964のデコード回路でデコードし、さらに96
5、966でデコードし、行と列を選択する。961、962、96
3、964、965の出力は、"L"が非選択、"H"が選択状態、9
66の出力は"L"が選択、"H"が非選択状態で、チップ内ク
ロック33が"L"から"H"になることで、それぞれの信号は
非選択から選択そして非選択状態へと変化する。図1の
デコード回路では出力20の"L"レベルを与えるNMOS 200
のソースをVthとしたが、ワードドライバ965では、メモ
リセルにリーク電流が流れないようワード線37の"L"レ
ベルをGNDとするために、37の"L"レベルを与えるNMOSの
ソースをGNDとする。また、高速化のために、図11の回
路ではPMOS 923とインバータ818を付加し、818の入力を
列選択信号とする。列選択信号も、非選択から選択そし
て非選択状態へと変化するパルス信号なので、データを
読みだす場合、一組のアドレスに対して必ず一度非選択
状態となる。つまり、列選択信号40が非選択状態の"H"
のときは、PMOS 923が導通しデータ線対38、39をイコラ
イズしている。列選択信号40が選択状態の"L"になる
と、PMOS 923が非導通となって、データ線対38、39に電
位差があらわる。このようにデータ線対38、39のイコラ
イズが可能なのでデータ線対38、39での遅延時間が短縮
される。データ線対38、39の電位差は、トランスファMO
S 924、925を通して、コモンデータ線42、43に伝わる。
これをセンスアンプ968で増幅し外部に出力する。

【００１４】図12に本発明の他の実施例を示す。この図
12の回路は、図1の回路と同じように200番台、500番台
のNMOS、PMOSのゲート幅を小さく、400番台、600番台の
PMOS、300番台、100番台のNMOSのゲート幅を大きく設計
することで、図1の回路と同様に動作するので詳細な説
明は省略し、図1の回路との違いを説明する。図1の回路
では、30をLに放電するためのNMOSは100、101だった
が、図12の回路では104、105、106、107で30をLに放電
する。図1、図12の回路では、入力10だけが"H"になり、
11は"L"のとき、出力20は"L"で変化してはならない。図
1の回路では、入力10だけが"H"、11は"L"のときでも、N
MOS 100が導通することで、100を通して100のソース、1
01のドレイン接合の寄生容量に過渡的に電流が流れる。
この過渡電流で30の電位が下がって20にノイズが出力さ
れないようにPMOS 500、501のサイズを設計しなければ
ならない。図12の回路では、104、105、106、107のサイ
ズを図1の100、101の半分に設計しておく。これにより
入力10、11が"H"になったときのトータルの30の放電電
流は図1の回路と同じになる。一方、入力10だけが"H"に
なり、11は"L"のときは、30からNMOSの寄生容量に流れ
る電流は、導通した104を通って104のソース、105のド
レインの寄生容量に流れるだけなので半分になり、より
20にノイズが出力されにくい構成となる。また、図1、
図9、図12の回路では、出力20が"L"のとき、導通してい
るMOSはサイズの小さいNMOS 200だけの期間があるの
で、隣接する信号線との結合容量を通してのノイズに弱
く、他の信号線と長距離にわたって平行に配線すること
を避ける、場合によっては電源線でシールドするなどの
ノイズ対策が必要であることはいうまでもない。

【００１６】図14を用いて図13の回路の動作を説明す
る。入力16、17が"L"のとき、出力45は"H"、インバータ
821の出力46は"L"、インバータ822の出力47は"H"とな
る。47が"H"、46が"L"なので、PMOS 926、NMOS 905は非
導通、PMOS 927、NMOS 904は導通となる。このためPMOS
405、406のソース49および出力45の電位は3の電位Vcc-
|Vthp|、NMOS 101のソース48の電位はGNDとなる。入力1
6、17が"L"から"H"に変化すると45は"H"から"L"に変化
する。このとき45の"H"レベルはVcc-|Vthp|なので、図7
の回路と同じように高速化の効果がある。また、NMOS 9
04が導通しているので、45はGND電位まで放電される。
これにより、45を入力とする回路のPMOSのドレイン電流
は減少しない。45が"H"から"L"に変化するとインバータ
819、820、821の遅延時間遅れて46は"L"から"H"に変化
し、47は"H"から"L"に変化する。46が"H"、47が"L"にな
ると、PMOS 926、NMOS 905が導通、PMOS 927、NMOS 904
は非導通となる。これにより、PMOS 405、406のソース4
9の電位は電源電圧Vcc、NMOS 101のソース48の電位およ
び出力45は4の電位Vthnとなり、つぎの入力信号の切り
替わりに備える。入力16、17が"H"から"L"に変化すると
45は"L"から"H"に変化する。このとき45の"L"レベルはV
thnなので、図7の回路と同じように高速化の効果があ
る。また、PMOS 926が導通しているので、45はVccまで
充電される。これにより、45を入力とする回路のNMOSの
ドレイン電流は減少しない。45が"L"から"H"に変化する
とインバータ819、820、821の遅延時間遅れて46は"H"か
ら"L"に変化し、47は"L"から"H"に変化する。46が"L"、
47が"H"になると、PMOS 926、NMOS 905が非導通、PMOS
927、NMOS 904は導通となる。以上説明したように、論
理を構成するNMOS、PMOSのソースの電位を出力が"H"の
ときはVcc-|Vthp|、出力が"L"のときはVthnとなるよう
制御することで、出力が"H"から"L"に変化するときと出
力が"L"から"H"に変化するときの両方の遅延時間を短縮
できる。また論理を構成するNMOS、PMOSのソースの電位
をしきい電圧の絶対値程度バイアスすることでスケーリ
ングによる遅延時間の改善が大きくなることは図7の説
明で述べた通りである。

【００１７】図15に本発明の他の実施例と動作の概略(V
cc=3V、|Vthp|=Vthn=0.5V)を示す。この図15の回路はド
ミノ回路に本発明を適用した例である。図15の970は論
理を構成するNMOS回路ブロック、18は一つあるいは複数
の回路ブロック970の入力、19はクロック信号、23は出
力を示す。3の電位はVccより|Vthp|低い電位とし、4の
電位はGNDよりVthn高い電位とする。動作を説明する。
入力18はクロック19が"H"になった場合に45が"L"になる
組合せにあるとする。クロック19が"L"の場合、PMOS 40
7が導通、NMOS 109が非導通なので、45は"H"、23は"L"
となる。クロック19が"L"から"H"に変化すると、45は"
H"から"L"に変化し、23は"L"から"H"に変化する。この
出力23の信号が他の回路の入力18となるので、入力18
が、45が"L"になる組合せとなった回路では、45が"H"か
ら"L"に、出力23が"L"から"H"に変化し、信号が他の回
路に伝播していく。3の電位はVccより|Vthp|低い電位、
4の電位はGNDよりVthn高い電位なので、23の信号が"L"
から"H"に変化するときの遅延時間が短縮できることは
図7の回路と同様で、ドミノ回路の信号の伝播時間が短
縮できる。クロック19を"L"として45を"H"にプリチャー
ジすると、出力23も"L"となりつぎのクロックの変化を
待つ状態となる。図15の回路のようにドミノ回路に本発
明を適用することで従来のドミノ回路の動作を損なうこ
となく、信号の伝播を高速化できる。

【００１８】

【発明の効果】以上説明したように本発明によれば、高
速高集積メモリをより低コストで実現できるCMOS技術を
用いて、従来回路より高速動作が可能なデコード回路が
実現でき、また、素子の微細化による高速化の効果を大
きくできる。

【図面の簡単な説明】

【図１】本発明の実施例を示すデコード回路の図であ
る。

【図２】本発明の回路図１の動作波形の概略図である。

【図３】本発明の効果を示す図である。

【図４】本願に先立って検討されたのデコード回路を示
す図である。

【図５】図４のデコード回路の動作波形の概略図であ
る。

【図６】従来のＣＭＯＳデコード回路の他の一例を示す
図である。

【図７】本発明の実施例を示す回路図と動作波形の概略
図である。

【図８】本発明のデコード回路の一定電圧発生回路の一
例である。

【図９】本発明の実施例を示すデコード回路の図であ
る。

【図１０】本発明のアドレスバッファ回路の一例を示す
図である。

【図１１】本発明のメモリ回路の一例を示す図である。

【図１２】本発明の実施例を示すデコード回路の図であ
る。

【図１３】本発明の実施例を示す回路の図である。

【図１４】図１３の発明の回路の動作波形の概略図であ
る。

【図１５】本発明の実施例を示す回路図とその動作波形
の概略図である。

【符号の説明】

１…ＧＮＤ端子、２…正の電源端子、３、４…定電圧端
子、１０、１１、１６、１７、１８…信号入力、１２、
１４、１５…アドレス信号、１３、１９、３３…クロッ
ク信号、２０、２１、２２、２３…信号出力、２４…デ
ータ出力、３０、４５…ＮＡＮＤ出力、３１、３２、３
４、３５、３６…リセット端子、３７…ワード線、３
８、３９…データ線、４０…列選択信号、４１…イコラ
イズ信号、４２、４３…コモンデータ線、４４…リファ
レンス電圧、４６、４７…ソース電位制御信号、４８…
論理を構成するＮＭＯＳトランジスタのソース、４９…
論理を構成するＰＭＯＳトランジスタのソース、１００
番台…ゲート幅大のＮＭＯＳトランジスタ（ゲートに入
力を印加）、２００番台…ゲート幅小のＮＭＯＳトラン
ジスタ（ゲートに入力を印加）、３００番台…ゲート幅
大のＮＭＯＳトランジスタ（ゲートにリセットパルスを
印加）、４００番台…ゲート幅大のＰＭＯＳトランジス
タ（ゲートに入力を印加）、５００番台…ゲート幅小の
ＰＭＯＳトランジスタ（ゲートに入力を印加）、６００
番台…ゲート幅大のＰＭＯＳトランジスタ（ゲートにリ
セットパルスを印加）、７００…容量、８００番台…イ
ンバータ回路、９００から９１９…ＮＭＯＳトランジス
タ、９２０から９３９…ＰＭＯＳトランジスタ、９４
０、９４１…抵抗、９６０…クロック発生回路、９６
１、９６２…アドレスバッファ、９６３、９６４…デコ
ード回路、９６５…ワードドライバ、９６６…列選択回
路、９６７…メモリセル、９６８…センスアンプ、９６
９…遅延回路、９７０…論理を構成するＮＭＯＳトラン
ジスタ回路ブロック。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/0948 8321−5ＪＨ０３Ｋ 19/094 Ｂ (72)発明者佐々木勝朗東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】その高電位の電源の電位を他のCMOS回路の
高電位の電源の電位よりPMOSトランジスタのしきい電圧
の絶対値程度低くすることにより出力信号が高レベルか
ら低レベルに変化するときの遅延時間を短縮したCMOS回
路と、その低電位の電源の電位を他のCMOS回路の低電位の電源
の電位よりNMOSトランジスタのしきい電圧の絶対値程度
高くすることにより出力信号が低レベルから高レベルに
変化するときの遅延時間を短縮したCMOS回路とを具備し
たことを特徴とする半導体集積回路。
【請求項２】第1のNMOSトランジスタのドレインと第1の
PMOSトランジスタのドレインおよび第2のPMOSトランジ
スタのドレインを出力に接続し、第1のNMOSトランジス
タのゲートと第1のPMOSトランジスタのゲートを入力に
接続し、第2のPMOSトランジスタのゲートに出力信号か
ら所定の時間遅れた信号を加え、第1のPMOSトランジス
タのソースの電位をCMOS回路の高電位の電源の電位より
PMOSトランジスタのしきい電圧の絶対値程度低くしたこ
とを特徴とする半導体集積回路。
【請求項３】第1のNMOSトランジスタのドレインと第1の
PMOSトランジスタのドレインおよび第2のNMOSトランジ
スタのドレインを出力に接続し、第1のNMOSトランジス
タのゲートと第1のPMOSトランジスタのゲートを入力に
接続し、第2のNMOSトランジスタのゲートに出力信号か
ら所定の時間遅れた信号を加え、第1のNMOSトランジス
タのソースの電位をCMOS回路の低電位の電源の電位より
NMOSトランジスタのしきい電圧程度高くしたことを特徴
とする半導体集積回路。
【請求項４】請求項１から請求項３までのいずかに記載
の半導体集積回路であって、メモリセルを含むメモリセ
ルアレイと、メモリセルアレイ内のメモリセルを選択す
るための行選択回路および列選択回路を有し、列選択信
号と逆相の信号をゲート電極に加えたPMOSトランジスタ
のドレインとソースをそれぞれデータ線対に接続したこ
とを特徴とする半導体集積回路。