KR950007449B1 - 메모리의 출력 버퍼 회로 - Google Patents

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Abstract

내용 없음.

Description

메모리의 출력 버퍼 회로
제1도는 본 발명에 의한 메모리의 출력 버퍼 회로의 일실시예를 도시하는 결선도.
제2a도 내지 2h도는 본 발명의 일실시예의 타임챠트.
제3도는 본 발명의 다른 실시예를 도시하는 결선도.
제4a도 내지 4h도는 본 발명의 다른 실시예의 타임챠트.
제5도는 본 발명의 설명에 제공하는 MOS메모리의 구성예를 도시하는 블럭도.
제6도는 종래의 출력 버퍼 회로의 구성예를 도시하는 결선도.
제7a도 내지 7e도 및 제8도는 종래 회로를 설명하기 위한 타임 챠트 및 선도.
* 도면의 주요부분에 대한 부호의 설명
14, 22, 23 : 인버터 16, 24, 26 : N채널 MOS트랜지스터
15, 32, 35 : P채널 MOS트랜지스터
본 발명은 상보 접속된 P채널 및 N채널 MOS트랜지스터를 갖는 메모리의 출력 버퍼 회로에 관한 것으로 특히 부하용량의 충방전 전류의 경로를 이루는 MOS트랜지스터를 적절한 크기로 2분함과 동시에, 그 한쪽을 적절하게 지연시켜서 온(ON)상태로 하므로써, 메모리의 액세스 시간이 거의 영향이 없이 충방전 전류에 의한 유기 전압을 저감하도록 한 메모리용 출력 버퍼 회로에 관한 것이다.
일반적으로, MOS트랜지스터를 구성 요소로 하는 메모리셀을 다수 배열하여 매트릭스를 형성하고, 임의로 선택한 어드레스에 따라 이 메모리 매트릭스에 정보를 기록 또는 판독하는 기응을 갖는 MOS메모리가 전자계산기의 기억 장치등에 널리 사용되고 있다.
먼저, 제5도 내지 제8도를 참조하면서, 종래의 MOS메모리에 대해서 설명을 한다.
제5도는 종래의 MOS메모리의 구성예를 도시한다. 상기 제5도에 있어서, (1)은 메모리 매트릭스로서, 디코더(2, 3)에 어드레스 입력이 공급되면, 양 디코더(2, 3) 및 셀렉터(4)에 의해 매트릭스(1)의 소정 어드레스의 메모리셀(도시 생략)이 선택되고, 이 메모리셀에 기록된 데이타가 셀렉터(4) 및 출력 버퍼 회로(5)를 거쳐서 입출력 단자(6)에 판독된다. 또한, 입력 제어 회로(7)는 셀렉터(4)와 입출력 단자(6) 사이에 위치하여, 출력 버퍼 회로(5)와 함께 R/W제어 회로8)에 의한 판독/기록 모드에 대응하여 제어된다.
제6도는 출력 버퍼 회로(5)의 구체적인 구성예가 도시되어 있다.
제6도에 있어서, 데이타 입력 단자(10)로부터의 데이타 신호가 NAND회로( 11) 및 NOR회로(12)의 각각 한쪽의 입력 단자에 공통으로 공급된다. 또한, 제어 신호 입력단자(13)로부터의 제어신호(출력 디스에이블 신호)(Output Disable Signal), 이하 OD신호라 약칭한다)가 NOR회로(12)의 다른쪽 입력 단자에 직접 공급됨과 동시에, 인버터(14)를 거쳐서 NAND회로(11)의 다른쪽 입력단자에 공급된다. NAND 회로(11) 및 NOR회로(12)의 출력은 각각 상보 접속된 P채널 MOS트랜지스터(15) 및 N채널 MOS트랜지스터(16)의 각 게이트에 공급된다. P채널 MOS트랜지스터(15)의 소스가 전원단자(17)에 접속되고, N채널 MOS트랜지스터(16)의 소스가 리드 인덕턴스(lead indectance)(18)를 거쳐서 접지되고, 양 MOS트랜지스터(15, 16)의 드레인이 직접 접속됨과 동시에 양 드레인의 접속 중점에 출력단자(20)가 접속된다. 이 출력단자(20)에는, MOS메모리의 규격에 따라, 소정의 부하용량 C가 접속된다. 또한, 메모리에는, 그 출력단자의 수에 따라, 제6도에 도시하는 바와 같은 출력 버퍼 회로가 복수개 탑재된다.
리드 인덕턴스(18)는 반도체 칩내의 알루미늄 배선이나 본딩 와이어(bonding wire), 리드프레임(lead frame)등의 도입선에 존재하는 것으로서, 제4도의 두 디코더(2, 3), 셀렉터(4) 및 두 제어 회로(7, 8)로 구성되는 주변 회로(9)도 이리드 인덕턴스(9)를 거쳐서 접지된다.
제6도의 출력 버퍼 회로의 동작은 다음과 같다.
먼저, 제어 신호 입력단자(13)의 OD신호가 ″1″일때, 인버터(14)의 출력 ″0″이 NAND회로(11)의 다른쪽 입력이 되므로, 한쪽 입력의 데이타 신호의 여하에 관계없이, NAND회로(11)의 출력은 ″1″로 되어, P채널 MOS트랜지스터(15)는 비도통(오프) 상태로 된다. 이때, NOR회로(12)의 다른쪽 입력이 ″1″로 되므로, 한쪽 입력의 데이타 신호의 여하에 관계없이, NOR회로(12)의 출력은 ″0″으로 되어, N채널 MOS트랜지스터(16)도 또한 오프 상태로 된다. 따라서, OD신호가 ″1″일때에는, 제6도의 출력 버퍼 회로는 동작하지 않는다.
상술한데서 용이하게 이해할 수 있듯이, NAND회로(11), NOR회로(12)는 출력 버퍼 회로를 3상태로 하기 위해서 사용된다.
다음으로, 제어 신호 입력단자(13)의 OD신호가 ″0″일때, 입력단자(10)의 데이타 ″1″로 되면, 인버터(14)의 출력 ″1″이 NADN회로(11)의 다른쪽 입력으로 되므로, NAND회로(11)의 출력은 ″0″으로 되어, P채널 MOS트랜지스터(15)가 도통(온) 상태로 된다. 한편, NOR회로(12)는 한쪽의 입력이 ″1″로 되어, 그출력은 ″0″이 되므로, N채널 MOS트랜지스터(16)는 오프 상태로 된다. 따라서, 출력단자(20)는 온 상태의 MOS트랜지스터(15)를 거쳐서 전원단자(17)에 접속되고, 부하용량 C는 MOS트랜지스터(15)를 통과하는 충전전류에 의해서 충전되어서, 그 단자 전압이 전원 전압 VDD와 같게 된다.
이 상태에서, 제7a도에 도시하는 바와 같이, 입력단자(10)의 데이타 신호 a가 ″1″에서 ″0″으로 변화하면, NAND회로(11)의 한쪽 입력이 ″0″이 되므로, 제7b도에 도시하는 바와 같이 NAND회로(11)의 출력 ⓑ는 ″1″로 된다. 한편, NOR회로(12)의 두 입력이 ″0″으로 되므로, 제7c도에 도시하는 바와같이, NOR회로(12)의 출력 , ⓒ도 또한 ″1″로 된다. 따라서, 상술한 것과는 역으로, P채널 트랜지스터(15)가 오프 상태로 전환됨과 동시에, N채널 MOS트랜지스터(16)가 온 상태로 전환되고, 부하용량 C의 전하는 N채널 MOS트랜지스터(16) 및 리드 인덕턴스( 18)를 통해서 방전된다.
상술한 바와 같이, 부하용량 C의 충전 전하가 방전할 때, N채널 MOS 트랜지스터(16) 및 리드 인덕턴스(18)에는, 제7d도에 도시하는 바와 같이, 매우 짧은 시간 △t에서만 점두치 Ip의 방전 전류(이하, 단지 전류가 칭한다) id가 흐른다.
리드 인덕턴스(18)에는, 그 크기를 L로 하는 전류 id에 의해 다음의 식(1)으로 표시되는 전압 V1)이 유기된다.
[수학식 1]
V1=L d/dt(id)
이 유기 전압 V1은 제7e도에 도시하는 바와 같이 전류 id의 입상측(leading edge side)에서 정으로 되어, 주변 회로(9)의 기준점(접지선)의 전류를 변동시킨다.
고속 메모리에 있어서는, 액세스 시간을 짧게하기 위해서 전류 id의 유동시간 △t도 가급적 짧게, 예컨대 수나노초(nano second) 정도로 설정된다. 또한, 메모리에 제6도와 같은 출력 버퍼 회로가 복수개 탑재된 경우, 전체 버퍼 회로가 동시에 상술한 바와 같은 방전 상태로 될 수도 있기 때문에, 유전 전압 V1의 정의 첨두치Vp가는 의외로 커서, 예컨대 수백 mV를 넘는 경우도 일어날 수가 있다.
그러나, 주변 회로(9)에 공급되는 어드레스 입력이나 WE(Write Enable), CS(Chip Select)등의 제어 신호의 입력 레벨은 제8도에 도시하는 것과 같은 TTL레벨로 규정되어 있기 때문에, 상술한 바와 같은 크기의 유기 전압 V1이 주변회로(9)의 정지 전위를 변동시키면, TTL레벨의 Hi측의 입력 전압이 적어져 보여 예컨대, 흡사 어드레스 입력의 천이가 있었던 것과 같이 된다. 이러한 경우 어드레스 천이 검출 회로(도시 생략)가 동작하여 감지 증폭기(도시 생략)의 차동 입력 단자가 단락(등화)되기 때문에, 판독된 데이타 신호의 파형 왜곡이 발생되는 문제가 있었다.
전류 id의 유동시간 △t는 부하용량 C와 N채널 MOS트랜지스터(16)의 구동 능력에 의해 정해지기 때문에, MOS트랜지스터(16)의 크기를 적게하여 그 구동 능력을 저하시키면, 전류 id의 유통시간 △t가 연장되어서 유기 전압 V1을 감소시킬 수가 있다. 그러나, 이 경우는 메모리의 액세스 시간이 길어져서, 고속 메모리에 있어서 치명적인 문제가 생긴다.
이상, 부하용량 C의 방전시에 있어서 접지측의 리드 인덕턴스의 영향에 대해서 설명하였으나, 부하용량 C의 충전시에도, 전원층의 리드 인덕턴스에 의해 상술한 바와 같이 똑같은 현상이 일어나고, 전원 라인의 유기 전압이 잡음이 되어 메모리에 악영향을 미치는 문제가 있었다.
이같은 점을 감안한 본 발명의 목적은, 메모리의 액세스시간에 거의 영향을 미치지 않고, 부하용량의 충전 및 방전 전류에 의해 접지선과 전원라인에 유기되는 유기 전압을 감소시킨 메모리의 출력 버퍼 회로를 제공하는데 있다.
본 발명은, 상보 접속된 P채널 MOS트랜지스터(32, 35) 및 N채널 MOS트랜지스터(24, 26)를 가지고, 메모리로부터 판독된 데이타 신호가 P채널 MOS트랜지스터 (32, 35) 및 N채널 MOS트랜지스터(24, 26)의 각 입력 전극에 공통으로 공급됨과 동시에, P채널 MOS트랜지스터(32, 35) 및 N채널 MOS트랜지스터(24, 26)의 각 출력 전극의 접속 중점에서 출력을 도출하도록한 메모리의 출력 버퍼 회로에 있어서, 최소한 P채널 MOS트랜지스터(32, 35) 및 N채널 MOS트랜지스터(24, 26)의 어느 한쪽을 적당하게 2분할함과 동시에, 데이타 신호를 적당하게 시간 지연시키는 지연소자(22, 23)를 설치하고, 분할된 한쪽의 MOS트랜지스터(26) 또는 (35)의 입력 전극에 데이타 신호를 직접 공급함과 동시에, 분할된 다른쪽의 MOS트랜지스터(24) 또는 (32)의 입력 전극에 지연소자(22, 23)를 거쳐서 데이타 신호를 공급하도록한 메모리의 출력 버퍼 회로에 관한 것이다.
이같은 구성에 의하면 P채널 MOS트랜지스터(32, 35)를 거쳐서 부하용량에 유입되는 충전 전류, 혹은 N채널 MOS트랜지스터(24, 26)를 거쳐서 부하용량에서 유출되는 방전전류의 첨두값 및 입상이 메모리의 액세스시간에 거의 영향을 주지 않도록 억제되고, 충방전 전류에 의해 전원라인, 접지선에 유기되는 유기 전압이 저감된다.
이하, 제1도 및 제2도를 참조하면서, 본 발명에 의한 메모리의 출력 버퍼 회로의 일실시예에 대해서 설명을 한다.
본 발명의 일실시예의 구성을 제1도에 도시한다. 이 제1도에 있어서, 제6도에 대응하는 부분에는 동일한 부호를 부가하고 중복 설명을 생략한다.
제1도에 있어서, 데이타 입력단자(10)로부터의 데이타 신호가 NOR회로(21)의 입력단자에 자연용의 직렬 접속된 2개의 인버터(22, 23)를 거쳐서 공급됨과 동시에, 제2의 입력단자에 직접적으로 공급된다. NOR회로(21)의 제3의 입력단자는 제어신호 입력단자(13)에 접속된다. NOR회로(21)의 출력은 N채널 MOS트랜지스터(24)의 게이트에 공급되고, 이 MOS트랜지스터(24)의 드레인 및 소오스는 제6도의 N채널 MOS트랜지스터(16)와 같이 접속되어 있으며, N채널 MOS트랜지스터(26)의 드레인 및 소오스에 각각 접속된다. 두 MOS트랜지스터(24, 26)의 크기는 제6도의 MOS트랜지스터(16)의 크기를 100으로 할때, 각각 거의 40 및 60으로 선정된다. 그 나머지 구성은 제6도의 회로와 같다.
본 실시예의 동작은 다음과 같다.
먼저, 제어 신호 입력단자(13)의 OD신호가 ″1″인 경우, NOR회로(21)는 제3의 입력인 ″1″로 되므로, 제1, 제2입력의 여하에 무관하게, NOR회로(21)의 출력은 ″0″으로 되고, N채널 MOS트랜지스터(24)는 오프 상태로 된다. 이때, MOS트랜지스터(15, 26)도 전술하는 바와 같이 오프 상태이므로, 본 실시예의 회로는 동작하지 않는다.
다음으로, 제어 신호 입력단자(13)의 OD신호가 ″0″일때 입력단자(10)의 데이타 신호가 ″1″되면, NOR회로(21)는 제2의 입력이 ″1″로 되어 그 출력은 ″0″으로 되고, N채널 MOS트랜지스터(24)는 오프 상태로 된다. 따라서, 출력단자(20)는 전술한 바와 같이, 온 상태의 MOS트랜지스터(15)를 거쳐서 전원단자(17)에 접속되고, 부하용량 C은 충전되어서 그 단자 전압은 전원 전압 VDD와 같게 된다.
이 상태에서, 2a도에 도시한 바와 같이, 입력단자(10)의 데이타 신호 ⓐ가 ″1″에서 ″0″으로 변화하며, NAND회로(11)의 출력 ⓑ가 제2b도에 도시하는 바와 같이, ″1″로 됨과 동시에, 제2c도에 도시하는 바와 같이 NOR회로(12)의 출력 ⓒ도 또한, ″1″로 된다. NOR회로(21)의 제1의 입력은 인버터(22, 23)를 경유하기 때문에 제2의 입력, 즉 제2a도에 도시하는 데이타 신호 ⓐ로부터 소정의 지연시간 τ만큼 늦어서 ″1″에서 ″0″으로 반전하므로, NOR회로(21)의 출력 ⓓ는 제2d도에 도시하는 바와 같이 NOR회로(12)의 출력 ⓒ(제2c도)보다 τ만큼 지연되어 ″0″에서 ″1″로 반전한다. 데이타 신호 ⓐ의 반전에 수반하여 P채널 MOS트랜지스터(15)가 오프 상태로 전환됨과 동시에, N채널 MOS트랜지스터(26)가 온 상태로 바뀌어, 또 다시 이것보다 τ시간 늦게 N채널 MOS트랜지스터(24)가 온상태로 바뀐다.
따라서, 부하용량 C의 충전 전하는 먼저, 60%크기의 N채널 MOS트랜지스터 (26)을 통해, 제2e도에 도시하는 바와 같이 종래 회로보다 완만하게 입상하고 거의 같은 유통시간 △t1과 적은 첨투값 I1의 전률 i26에 의해 방전된다.
MOS트랜지스터(26)에 의해 방전 개시로부터 τ시간지연되어 진행되어 방전에 수반하여, 부하용량 C의 단자 전압은 전원 전압 V에서 어느 정도 강하된 시점에서, 제2f도에 도시하는 바와 같이 40%크기의 N채널 MOS트랜지스터(24)를 통하는 전류 i24에 의한 방전이 시작된다. 이 전류 i24는 i26보다 더욱 적은 첨두 I2와 짧은 유통시간 △t2를 갖는다.
본 실시예에 있어서, 리드 인덕턴스(18)에 흐르는 층전류 is는, 두 MOS트랜지스터(24, 26)를 흐르는 전류 i24및 i26의 합으로, 제2g도에 도시하는 바와 같이 60% 크기의 MOS트랜지스터(26)의 전류 i26과 동등한 입상 및 첨두값 I1을 갖는다. 또한, 전류 is는 종래 회로의 전류 id의 유통시간 △t보다 약간 긴 유통시간 △t3를 가지며, 그 적분치가 종래 회로의 전류 id의 적분치와 같도록 전류 i24및 i26의 크기와 타이밍이 선정된다. 환언하면, 두 N채널 MOS트랜지스터(24, 26)의 크기가 상술한 바와 같이 선정됨과 동시에, 인버터(22, 23)의 지연시간 τ가 예컨데 2ns로 선정된다.
본 실시예에 있어서는, 상술한 바와 같이, 부하 용량 C의 방전 전류의 경로를 이루는 MOS트랜지스터(26, 24)를 알맞는 크기로 2분함과 동시에, 그 한쪽이 적절하게 지연되어 온 상태로 되도록 하였으므로, 그 유통시간을 약간 지연하는 것만으로, 즉, 액세스 시간이 거의 영향이 없이 방전 전류에 의한 리드 인덕턴스(18)의 유기 전압 V1의 첨두값 V1을 종래 회로이 75%까지 저감할 수가 있었다.
또한, 본 실시예에 있어서는, 방전전류 is의 적분치를 종래 회로의 그것과 같도록 하였으므로, 출력 신호가 ″Lo″인 때의 흡인 전류(직류분)를 종래 회로와 같이 크게 유지할 수가 있어서, 동작의 안정성이 손실되는 일이 없다.
다음에, 제3도 및 제4도를 참조하여, 본 발명에 의한 메모리의 출력 버퍼 회로의 다른 실시예에 대해서 설명을 한다.
본 발명의 다른 실시예의 구성을 제3도에 도시한다. 이 제3도에 있어서, 제1도 및 제6도에 대응하는 부분에는 동일한 부호를 붙이고 중복 설명은 생략한다.
제3도에 있어서, 데이타 입력단자(10)로부터 데이타 신호가 NAND회로(31)의 제1입력단자에, 종속 접속된 2개의 인버터(22, 23)를 거쳐서 공급됨과 동시에, 제2입력단자에는 직접 공급된다. NAND회로(31)의 제3입력단자는 제어신호 입력단자(13)에 접속된다. NAND회로(31)의 출력은 P채널 MOS트랜지스터(32)의 게이트에 공급된다. 이 MOS트랜지스터(32)의 소오스는 그 게이트에 NAND회로(11)의 출력이 공급되는 P채널 MOS트랜지스터(35)의 소오스와 함께, 전원 라인의 리드 인덕턴스(19)를 거쳐서 전원단자(17)에 접속되고, 두 MOS트랜지스터(19)의 드레인 및 출력단자(20)에 접속된다. P채널 MOS트랜지스터(32, 35)의 크기는 상술한 실시예와 같이, 제6도의 P채널 MOS트랜지스터(15)의 크기를 100으로 할때, 각각 거의 40 및 60으로 선정된다. 그 나머지의 구성은 제6도의 종래 회로와 같다.
본 실시예의 동작은 다음과 같다.
먼저, 제어 신호 입력단자(13)의 OD신호가 ″1″인 경우, NAND회로(31)는 제3도의 입력이 ″0″으로 되므로, 제1, 제2의 이력의 여하에 무관하게, NAND회로( 31)의 출력은 ″1″로 되어, P채널 MOS트랜지스터(32)는 오프 상태로 된다. 이때, MOS트랜지스터(16, 35)도 전술하는 바와 같이 오프 상태이므로 본 실시예의 회로는 동작하지 않는다.
다음으로, 두 입력 단자(10, 13)로부터의 데이타신호 및 OD신호가 모두 ″0″인 경우, NAND회로(11)의 한쪽의 입력과 NAND회로(31)의 제1 및 제2의 입력이 ″0″이 되므로, 두 NAND회로(11, 31)의 출력이 모두 ″1″로 되어, 두 P채널 MOS트랜지스터(16, 35)는 함께 오프 상태로 된다. 한편, NOR회로(12)의 두 입력이 모두 ″0″으로 되므로, NOR회로(12)의 출력은 ″1″로 되고, N채널 MOS트랜지스터(16)가 온 상태로 된다. 따라서, 부하용량 C의 전하는 MOS트랜지스터(16)를 통해서 방전되고, 부하용량 C의 단자 전압은 0으로 된다.
이 상태에서, 제4a도에 도시하는 바와 같이 데이타 신호 ⓐ가 ″0″에서 ″1″로 바뀌면, 제4b도에 도시하는 바와 같이 NOR회로(12)의 출력 ⓑ가 ″1″에서 ″0″으로 되고, N채널 MOS트랜지스터(16)가 오프 상태로 바뀐다. 동시에, 제4C도에 도시하는 바와 같이 NAND회로(11)의 출력 ⓒ도 또한, ″0″으로 되어, P채널 MOS트랜지스터(35)가 온 상태로 바뀐다. 제4d도에 도시하는 바와 같이, NAND회로(31)의 제1입력이 데이타 신호 ⓐ의 입상에서 τ시간 지연되어 ″1″로 바뀜과 동시에, NAND회로(31)의 출력 ⓓ도 ″0″으로 되고 P채널 MOS트랜지스터(32)가 온 상태로 바뀐다.
상술한 일실시예의 경우와 같이 부하용량 C는 먼저, 60%크기의 P채널 MOS트랜지스터(35)를 통하는 전류 i35에 충전되고, 부하용량 C의 단자 전압이 어느 정도 상승한 시점에서, 40% 크기의 P채널 MOS트랜지스터(32)를 통하는 전류 i32에 의한 충전이 시작한다. 총충전 전류 ic 및 전원라인의 유기 전압이, 제4g도, 4h도에 도시하는 바와 같이, 제1도의 실시예의 총방전 전류 is 및 접지선의 유기 저압과 동일한 파형을 이루고, 동일한 효과를 갖는 것은, 양 실시예가 단지 극성이 상이할 뿐이므로, 용이하게 이해되는 바이다.
또한, 제1도 및 제3도의 양 실시예를 조합하여 실시할 수 있는 것은 말할 나위도 없다.
이상 상술한 바와 같이, 본 발명에 의하면, 부하용량의 충전 전류의 경로를 이루는 MOS트랜지스터를 적정한 크기로 2분함과 동시에, 그 한쪽이 적절하게 지연되어 온 상태로 되도록 하였으므로, 메모리의 액세스 시간이 거의 영향이 없고, 충방전 전류에 의한 전원라인, 접지선의 유기 전압을 저감할 수 있는 메모리의 출력 버퍼 회로가 얻어진다.

Claims (8)

  1. 메모리 소자내의 메모리 셀로부터 판독된 데이타를 출력하기 위한 출력 버퍼에 있어서, 데이타 신호 ⓐ와 인버터(14)를 거거친 출력 디스에이블 신호(OD)를 수신하여, 자신의 출력단에서 제1제어신호 ⓑ를 출력하기 위한 NAND게이트(11)와 ; 상기 2개의 신호(ⓐ, OD)를 수신하여, 자신의 출력단에서 제2제어신호 ⓒ를 출력하기 위한 제1NOR게이트(12)와 ; 상기 데이타 신호 ⓐ를 지연시켜 지연된 데이타신호를 출력하기 위한 지연수단(22, 23)과 ; 상기 데이타 신호 ⓐ, 상기 지연된 데이타 신호 및 상기 출력 디스에이블신호(OD)를 수신하여, 자신의 출력단에서 제3제어신호 ⓓ를 출력하기 위한 제2NOR게이트(21)와 ; 전원 공급 전압(VDD)에 연결된 소스 전극과, 상기 NAND게이트(11)의 출력단에 연결된 게이트 전극 및 데이타 신호 출력단자(20)에 연결된 드레인 전극을 구비하고, 상기 제1제어 신호 ⓑ에 반응하여, 상기 출력 단자(20)로 충전 전류를 선택적으로 공급하기 위한 P 채널 MOS트랜지스터(15)와 ; 상기 MOS트랜지스터(15)의 드레인 전극에 직렬 접속된 드레인 전극과, 상기 NOR게이트(12)의 출력단에 연결된 게이트 전극 및 리드(18)를 거쳐 접지에 접속된 소스 전극을 구비하고, 상기 제2제어신호 ⓒ에 반응하여 상기 접지로 방전 전류를 선택적으로 공급하기 위한 제1N채널 MOS트랜지스터(26) ; 및 상기 제1N채널 MOS트랜지스터(26)와 병렬 접속되고, 상기 제2NOR 게이트(21)의 출력단에 연결되는 게이트 전극을 구비하며, 상기 제3제어 신호 ⓓ에 반응하여, 자신의 드레인 전극과 상기 리드(18)를 통해 상기 접지로 방전 전류를 선택적으로 공급하기 위한 제2N채널 MOS트랜지스터(24)를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  2. 제1항에 있어서, 상기 지연 수단은 직렬 연결된 2개의 인버터 수단(22, 23)을 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  3. 제1항에 있어서, 상기 제1N채널 MOS트랜지스터(26)는 P채널 MOS트랜지스터(15)의 60%에 해당하는 크기를 갖고, 상기 제2N채널 MOS트랜지스터(24)는 상기 P채널 MOS트랜지스터(15)의 40%에 해당하는 크기를 갖는 것을 특징으로 하는 출력 버퍼 회로.
  4. 제1항에 있어서, 상기 제1 및 제2N채널 MOS트랜지스터(26, 24)는 상기 데이타 신호 출력 단자(20)에서, 상기 접지까지의 분할된 방전 경로를 제공하는 것을 특징으로 하는 출력 버퍼 회로.
  5. 메모리 소자내의 메모리 셀로부터 판독된 데이타를 출력하기 위한 출력 버퍼에 있어서, 데이타 신호 ⓐ와 출력 디스에이블 신호(OD)를 수신하여, 자신의 출력단에서 제1제어신호 ⓑ를 출력하기 위한 NOR게이트(12)와 ; 상기 데이타 신호 ⓐ와 인버터(14)를 거친 상기 출력 디스에이블 신호(OD)를 수신하여, 자신의 출력단에서 제2제어신호 ⓒ를 출력하기 위한 제1NAND게이트(11)와 ; 상기 데이타 신호 ⓐ를 지연시켜 지연된 데이타 신호를 출력하기 위한 지연수단(22, 23)과 ; 상기 데이타 신호 ⓐ, 상기 지연된 데이타 신호 및 인버터(14)에 의해 반전된 출력 디스에이블신호를 수신하여, 자신의 출력단에서 제3제어신호 ⓓ를 출력하기 위한 제2NAND게이트(31)와 ; 접지에 접속된 소스 전극과, 상기 NOR게이트(12)의 출력단에 연결된 게이트 전극 및 데이타 신호 출력단자(20)에 연결된 드레인 전극을 구비하고, 상기 제1제어 신호 ⓑ에 응답하여 상기 접지로 방전전류를 선택적으로 공급하기 위한 N채널 MOS트랜지스터( 16)와 ; 상기 MOS트랜지스터(16)의 드레인 전극에과 직렬 연결된 드레인 전극과, 상기 NAND게이트(11)의 출력단에 연결된 게이트 전극 및 리드(19)를 통해 전압 공급 전압에 접속된 소스 전극을 구비하고, 상기 제2제어신호 ⓒ에 상기 출력 단자(20)로 충전 전류를 선택적으로 공급하기 위한 제1P채널 MOS트랜지스터(35) ; 및 상기 제1P채널 MOS트랜지스터(35)의 병렬 접속되고, 상기 제2NAND게이트(31)의 출력단에 연결되는 게이트 전극을 구비하여, 상기 제3제어 신호 ⓓ에 반응하여, 자신의 드레인 전극을 통해 상기 출력 단자(20)로 충전 전류를 선택적으로 공급하기 위한 제2P채널 MOS트랜지스터(32)를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  6. 제5항에 있어서, 상기 지연 수단은 직렬 연결된 2개의 인버터 수단(22, 23)을 포함하는 것을 특징으로 하는 출력 버퍼 회로.
  7. 제5항에 있어서, 상기 제1P채널 MOS트랜지스터(35)는 상기 N채널 MOS트랜지스터(16)의 60%에 해당하는 크기를 갖고, 상기 제2P채널 MOS트랜지스터(32)는 상기 N채널 MOS트랜지스터(16)의 40%에 해당하는 크기를 갖는 것을 특징으로 하는 출력 버퍼 회로.
  8. 제5항에 있어서, 상기 제1 및 제2P채널 MOS트랜지스터(35, 32)는 상기 전원 공급 전압(VDD)에서, 상기 데이타 신호 출력 단자(20)까지의 분할된 충전 경로를 제공하는 것을 특징으로 하는 출력 버퍼 회로.
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