JPS61125222A - 出力バツフア - Google Patents
出力バツフアInfo
- Publication number
- JPS61125222A JPS61125222A JP59246613A JP24661384A JPS61125222A JP S61125222 A JPS61125222 A JP S61125222A JP 59246613 A JP59246613 A JP 59246613A JP 24661384 A JP24661384 A JP 24661384A JP S61125222 A JPS61125222 A JP S61125222A
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- JP
- Japan
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- output
- final stage
- load
- charge
- discharge
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積回路の信号出力部における負荷容ｉｔｔ
駆動する出力バッファに関する。
駆動する出力バッファに関する。
（従来の技術）
第１図はＮＭＯ８回路による従来の出力バッファの回路
図、第２図ＵＣＭＯ８回路による従来の出力バッファの
回路図である。第１図、第２図の出カバ、ファは、負荷
容１１９または１９を駆動し電シ東ＶＤＤ またはグラ
ノドに接続された１組の最終段トランジスタ３，４また
Ｖｓ、１３．１４と、その制御ゲート６．７または１６
，１７．１８より構成され、出力制御信号２または１２
がアクティブとなると入力データ１または１１が出力バ
ッファの出力５または１５に出力されていた。
図、第２図ＵＣＭＯ８回路による従来の出力バッファの
回路図である。第１図、第２図の出カバ、ファは、負荷
容１１９または１９を駆動し電シ東ＶＤＤ またはグラ
ノドに接続された１組の最終段トランジスタ３，４また
Ｖｓ、１３．１４と、その制御ゲート６．７または１６
，１７．１８より構成され、出力制御信号２または１２
がアクティブとなると入力データ１または１１が出力バ
ッファの出力５または１５に出力されていた。
（発明が解決しようとする問題点）
上述の従来の出カバ、ファでは高速化するためには、負
荷容量駆動トランジスタ３，４，１３゜１４のＯＮ抵抗
（導通時の抵抗）を小さくしなければならず、負荷容１
９．１９の充放電時に、集積回路内の電源ラインまたは
グラ／ドラインに大ｔａが流れ、電源レベルまたはグラ
ンドレベルが変動し、集積回路全体の誤動作音生じる欠
点があった。
荷容量駆動トランジスタ３，４，１３゜１４のＯＮ抵抗
（導通時の抵抗）を小さくしなければならず、負荷容１
９．１９の充放電時に、集積回路内の電源ラインまたは
グラ／ドラインに大ｔａが流れ、電源レベルまたはグラ
ンドレベルが変動し、集積回路全体の誤動作音生じる欠
点があった。
本発明の目的は、高速動作し、かつ負荷容量の充放電電
流のピーク値を低減した出力バッファを提供することに
ある。
流のピーク値を低減した出力バッファを提供することに
ある。
（問題点を解決するための手段）
本発明の出力バッファは、負荷容ｉｉヲ駆動する１組の
最終段トランジスタと、出力制御信号と入力データ信号
が入力されグ前記最終段トランジスタを制御する１組の
制御ゲートと、前記負荷容Ｉを駆動する１または２組以
上の遅延用の最終段トランジスタと、前記入力データ信
号が入力され前記遅延用の最終段トランジスタそｎぞｎ
の組を制御する１または２組以上の遅延用の制御ゲート
と、ｔｉｌｌ記出力副出力制御信号させて前記遅延用の
制御ゲートそれぞれの組に順次に出力する１または２以
上の遅延回路とを含んで構成される。
最終段トランジスタと、出力制御信号と入力データ信号
が入力されグ前記最終段トランジスタを制御する１組の
制御ゲートと、前記負荷容Ｉを駆動する１または２組以
上の遅延用の最終段トランジスタと、前記入力データ信
号が入力され前記遅延用の最終段トランジスタそｎぞｎ
の組を制御する１または２組以上の遅延用の制御ゲート
と、ｔｉｌｌ記出力副出力制御信号させて前記遅延用の
制御ゲートそれぞれの組に順次に出力する１または２以
上の遅延回路とを含んで構成される。
（実施例）
次に本発明について図面を参照して説明する。
第３図は本発明の第１の実施例であるＣＭＯＳ回路によ
る出力バッファの回路図である。本実施例は、１個の負
荷容量２９を駆動する複数組の電源ＶＤＤ またはグラ
ノドに接続された最終段トランジスタ２３，２４，３３
，３４，４３．４４と、最終段トランジスタ２３，２４
，３３，３４，４３゜４４のそれぞれ全制御する複数組
の制御ゲート２６゜２７．２８，３６，３７，３８，４
６，４７．４８と、制御ゲート２６．２８に入力される
出力制御信号２１が遅延された複数の出力制御信号３１
゜４１を作る遅延回路３０．４（ｌ持ち、１つの入力デ
ータ信号２２が、制御ゲート２６〜２８．３６〜３８．
４６〜４８を通り負荷容１１２９を駆動する最終段トラ
ンジスタ２３．２４．３３．３４ 。
る出力バッファの回路図である。本実施例は、１個の負
荷容量２９を駆動する複数組の電源ＶＤＤ またはグラ
ノドに接続された最終段トランジスタ２３，２４，３３
，３４，４３．４４と、最終段トランジスタ２３，２４
，３３，３４，４３゜４４のそれぞれ全制御する複数組
の制御ゲート２６゜２７．２８，３６，３７，３８，４
６，４７．４８と、制御ゲート２６．２８に入力される
出力制御信号２１が遅延された複数の出力制御信号３１
゜４１を作る遅延回路３０．４（ｌ持ち、１つの入力デ
ータ信号２２が、制御ゲート２６〜２８．３６〜３８．
４６〜４８を通り負荷容１１２９を駆動する最終段トラ
ンジスタ２３．２４．３３．３４ 。
４３．４４に入力される。また、個々の最終段トランジ
スタ２３，２４，３３，３４，４３．４４のＯＮ抵抗は
従来の出力バッファのものよりも大きい。
スタ２３，２４，３３，３４，４３．４４のＯＮ抵抗は
従来の出力バッファのものよりも大きい。
出力制御信号２１がアクティブとなると第１番目のトラ
ンジスタ２３，２４によりデータが出力し始める。この
とき遅延回路３０による遅延時間を適当な時間にするこ
とにより、本実施例の出力２５が高レベルまたは低レベ
ルになる前に出力制御信号３１により２番目の最終段ト
ランジスタ３３゜３４が出力し始めるようにしておく。
ンジスタ２３，２４によりデータが出力し始める。この
とき遅延回路３０による遅延時間を適当な時間にするこ
とにより、本実施例の出力２５が高レベルまたは低レベ
ルになる前に出力制御信号３１により２番目の最終段ト
ランジスタ３３゜３４が出力し始めるようにしておく。
以下同様にして３番目の最終段トランジスタ４３，４４
．４番目の最終段トランジスタ（図示路）と順次負荷容
を駆動トランジスタがフローティノブ状態から出力状態
へと変化して負荷容量２９１に充放電する。
．４番目の最終段トランジスタ（図示路）と順次負荷容
を駆動トランジスタがフローティノブ状態から出力状態
へと変化して負荷容量２９１に充放電する。
第４図、第５図に負荷容」２９の駆動１に最終段トラン
ジスタ２３，２４，３３．３４の２組のみとして、負荷
容量２９の放電時の放電電流１０３とそのときの出力バ
ッファの出力２５の出力電圧１０１の概略図を示す。ま
た比較のために第２図の従来の出力バッファの負荷容量
１９の電流１０４とバッファ出力１５の出力電圧１０２
１に示す。第５図の点線１０５．１０６は本発明の１番
目の最終段トランジスタ２３．２４と２番目の最終段ト
ランジスタ３３，３４に流れるそれぞれの電流であり、
これらの合計が本発明の全放電電流１０３である。また
、バッファ出力２５の出力電圧については高レベルから
低レベルへの途中経過は異なるが、低レベルになるまで
の時間は第２図に示す従来の出カバソファのものと異な
らない。
ジスタ２３，２４，３３．３４の２組のみとして、負荷
容量２９の放電時の放電電流１０３とそのときの出力バ
ッファの出力２５の出力電圧１０１の概略図を示す。ま
た比較のために第２図の従来の出力バッファの負荷容量
１９の電流１０４とバッファ出力１５の出力電圧１０２
１に示す。第５図の点線１０５．１０６は本発明の１番
目の最終段トランジスタ２３．２４と２番目の最終段ト
ランジスタ３３，３４に流れるそれぞれの電流であり、
これらの合計が本発明の全放電電流１０３である。また
、バッファ出力２５の出力電圧については高レベルから
低レベルへの途中経過は異なるが、低レベルになるまで
の時間は第２図に示す従来の出カバソファのものと異な
らない。
第３図に示す実施例では、ＯＮ抵抗の大きな複数の負荷
容１駆動の最終段トランジスタ２３ 、２４゜３３．３
４，４３．４４・・・・・・を順次動作させ負荷容量２
９の充放電を行うことにより出力バッファの信号伝搬時
間を長くすることなく、充放電時のピーク電流値を低減
することができる。
容１駆動の最終段トランジスタ２３ 、２４゜３３．３
４，４３．４４・・・・・・を順次動作させ負荷容量２
９の充放電を行うことにより出力バッファの信号伝搬時
間を長くすることなく、充放電時のピーク電流値を低減
することができる。
第６図に０ＭＯ８回路を用いた本発明の第２の実施例を
示す。入力データ５２が高レベルで負荷容１６５に電荷
がない場合を考える。甘ず、出力制御信号５１が高レベ
ルになるとＰチャネルトランジスタ５３はＯＮ （導通
）となり負荷容量６５に充電が開始され、本実施例の出
力点５５の電圧は上昇し始める。このときのＰチャネル
トランジスタ５３のＯＮ抵抗は従来のもの（第２図のト
ランジスタ１３）よりも大きいので充電ピーク電流は従
来の出力バッファよりも小さくなる。次に出力制御信号
５１が遅延回路５９を通り、遅れてＮ Ａ Ｎ Ｉ）ゲ
ート６２に入り、第２のＰチャネルトラノンメタ６０が
ＯＮとなり、負荷容１に６５の充電を速め、出力点５５
の立ち上り時間を速くする。
示す。入力データ５２が高レベルで負荷容１６５に電荷
がない場合を考える。甘ず、出力制御信号５１が高レベ
ルになるとＰチャネルトランジスタ５３はＯＮ （導通
）となり負荷容量６５に充電が開始され、本実施例の出
力点５５の電圧は上昇し始める。このときのＰチャネル
トランジスタ５３のＯＮ抵抗は従来のもの（第２図のト
ランジスタ１３）よりも大きいので充電ピーク電流は従
来の出力バッファよりも小さくなる。次に出力制御信号
５１が遅延回路５９を通り、遅れてＮ Ａ Ｎ Ｉ）ゲ
ート６２に入り、第２のＰチャネルトラノンメタ６０が
ＯＮとなり、負荷容１に６５の充電を速め、出力点５５
の立ち上り時間を速くする。
このとき、２つのＰチャネルトラ／ジスメ５３゜６０が
ＯＮとなっているためこれらの合成のＯＮ抵抗は、従来
の出力バッファのものより小さくなっているが、第２の
トランジスタ６０が（ＩＮになるときは、出力点５５の
電圧は出力制御信号５１が高レベルになったと色に比べ
高くなっているため充電電流値は大きくならない。
ＯＮとなっているためこれらの合成のＯＮ抵抗は、従来
の出力バッファのものより小さくなっているが、第２の
トランジスタ６０が（ＩＮになるときは、出力点５５の
電圧は出力制御信号５１が高レベルになったと色に比べ
高くなっているため充電電流値は大きくならない。
ＮＭＯ８回路を用いた本発明の第３の実施例を第７図に
示す。負荷容量８３が充電される場合は。
示す。負荷容量８３が充電される場合は。
上記第２の実施例と同様であるので、ここでは負荷容１
８３に電荷が充電されており、入力データ７２が低レベ
ルの場合を考える。まず、出力制御信号７１が低レベル
になるとＮチャネルトランジスタ７４がＯＮとなり、負
荷容量８３の放電が始まる。このときのＮチャネルトラ
ンジスタ７４のＯＮ抵抗は、従来のもの（第１図のトラ
ンジスタ４）に比べ大きいため放電ピーク電流は従来よ
りも小さくガる。そして出力制御信号７１が遅延回路７
８を通り、Ｎ ＯＩｔゲート８２に入力８れ、第２ＯＮ
チヤネルトランジスタ８０がＯＮするときには、負荷容
１８３の電圧は第１ＯＮチヤネルトラノジスメ７４によ
シ放電されているため低くなっており、２つのＮチャネ
ルトランジスタがＯＮとなり、合成のＯＮ抵抗が小さく
なっても放電電流は犬きくならず、かつ負荷容量８３に
残っている電荷の放電を速め、出力バッファの立ち下り
時間を速くする。
８３に電荷が充電されており、入力データ７２が低レベ
ルの場合を考える。まず、出力制御信号７１が低レベル
になるとＮチャネルトランジスタ７４がＯＮとなり、負
荷容量８３の放電が始まる。このときのＮチャネルトラ
ンジスタ７４のＯＮ抵抗は、従来のもの（第１図のトラ
ンジスタ４）に比べ大きいため放電ピーク電流は従来よ
りも小さくガる。そして出力制御信号７１が遅延回路７
８を通り、Ｎ ＯＩｔゲート８２に入力８れ、第２ＯＮ
チヤネルトランジスタ８０がＯＮするときには、負荷容
１８３の電圧は第１ＯＮチヤネルトラノジスメ７４によ
シ放電されているため低くなっており、２つのＮチャネ
ルトランジスタがＯＮとなり、合成のＯＮ抵抗が小さく
なっても放電電流は犬きくならず、かつ負荷容量８３に
残っている電荷の放電を速め、出力バッファの立ち下り
時間を速くする。
（発明の効果）
以上説明したように本発明は、１個の負荷容１ヲ複数組
のトランジスタで個々のメイミノグを遅らせて駆動させ
ることによシ、データ信号の伝搬時間を遅らせることな
く負荷容量の充放１１［電流全低減できる効果がある。
のトランジスタで個々のメイミノグを遅らせて駆動させ
ることによシ、データ信号の伝搬時間を遅らせることな
く負荷容量の充放１１［電流全低減できる効果がある。
第１図はＮＭＯ８回路による従来の出力バッファの回路
図、第２図はＣＭＯ８回路による従来の出力バッファの
回路図、第３図、第６図および第７図はそれぞれ不発Ｊ
括１の実施例の回路図、第２の実施例の回路図および第
３の実施例の回路図、第４図は負荷容量放電時の出力バ
ッファの出力電圧の変化を示すグラフ、第５図は負荷容
量放電時の最終段トランジスタに流れる放電電流の変化
を示すグラフである。 １．１１，２２，５２．７２・・・・・・入力データ信
号、２，１２，２１，５１．７１・・・・・・出力制御
信号、３，４，１４，２４，３４，４４，５４，６１゜
７３．７４，７９．８０・・・・・・最終段Ｎチャネル
トランジスタ、１３，２３，３３，４３，５３．６０・
・・・・・ｓｉ段ｐチャネルトランジスタ、５，１５゜
２５．５５．７７・・・・・・バッファ出力、６，７．
１６〜１８．２６〜２８．３６〜３８．４６〜４８゜５
６〜５８．６２〜６４．７５．７６．８１．８２・・・
・・・制御ゲート、９，１９，２９，６５．８３・・・
・・・負荷容量、３０，４０，５９．７８・・・・・・
遅延同第１侶 茅ｚＴ￥］ 事づ回 −ｆｆ藺 峯４瓢 隼左回
図、第２図はＣＭＯ８回路による従来の出力バッファの
回路図、第３図、第６図および第７図はそれぞれ不発Ｊ
括１の実施例の回路図、第２の実施例の回路図および第
３の実施例の回路図、第４図は負荷容量放電時の出力バ
ッファの出力電圧の変化を示すグラフ、第５図は負荷容
量放電時の最終段トランジスタに流れる放電電流の変化
を示すグラフである。 １．１１，２２，５２．７２・・・・・・入力データ信
号、２，１２，２１，５１．７１・・・・・・出力制御
信号、３，４，１４，２４，３４，４４，５４，６１゜
７３．７４，７９．８０・・・・・・最終段Ｎチャネル
トランジスタ、１３，２３，３３，４３，５３．６０・
・・・・・ｓｉ段ｐチャネルトランジスタ、５，１５゜
２５．５５．７７・・・・・・バッファ出力、６，７．
１６〜１８．２６〜２８．３６〜３８．４６〜４８゜５
６〜５８．６２〜６４．７５．７６．８１．８２・・・
・・・制御ゲート、９，１９，２９，６５．８３・・・
・・・負荷容量、３０，４０，５９．７８・・・・・・
遅延同第１侶 茅ｚＴ￥］ 事づ回 −ｆｆ藺 峯４瓢 隼左回
Claims (1)
- 負荷容量を駆動する１組の最終段トランジスタと、出力
制御信号と入力データ信号が入力され前記最終段トラン
ジスタを制御する１組の制御ゲートと、前記負荷容量を
駆動する１または２組以上の遅延用の最終段トランジス
タと、前記入力データ信号が入力され前記遅延用の最終
段トランジスタそれぞれの組を制御する１または２組以
上の遅延用の制御ゲートと、前記出力制御信号を遅延さ
せて前記遅延用の制御ゲートそれぞれの組に順次に出力
する１または２以上の遅延回路とを含むことを特徴とす
る出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246613A JPS61125222A (ja) | 1984-11-21 | 1984-11-21 | 出力バツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246613A JPS61125222A (ja) | 1984-11-21 | 1984-11-21 | 出力バツフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125222A true JPS61125222A (ja) | 1986-06-12 |
Family
ID=17151005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246613A Pending JPS61125222A (ja) | 1984-11-21 | 1984-11-21 | 出力バツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125222A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218221A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Chiyou Lsi Eng Kk | 半導体集積回路装置 |
| JPS61283217A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体集積回路 |
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
| EP0238358A2 (en) * | 1986-03-20 | 1987-09-23 | Kabushiki Kaisha Toshiba | Buffer circuit |
| JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH01241215A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 出力バッファ回路 |
| US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
| US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
-
1984
- 1984-11-21 JP JP59246613A patent/JPS61125222A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218221A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Chiyou Lsi Eng Kk | 半導体集積回路装置 |
| JPS61283217A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体集積回路 |
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| EP0238358A2 (en) * | 1986-03-20 | 1987-09-23 | Kabushiki Kaisha Toshiba | Buffer circuit |
| EP0238358A3 (en) * | 1986-03-20 | 1989-10-18 | Kabushiki Kaisha Toshiba | Buffer circuit |
| JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH01241215A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 出力バッファ回路 |
| US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
| US6314037B1 (en) | 1991-08-30 | 2001-11-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
| US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
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