JPH05235746A - Ｃｍｏｓゲート - Google Patents
ＣｍｏｓゲートInfo
- Publication number
- JPH05235746A JPH05235746A JP4034916A JP3491692A JPH05235746A JP H05235746 A JPH05235746 A JP H05235746A JP 4034916 A JP4034916 A JP 4034916A JP 3491692 A JP3491692 A JP 3491692A JP H05235746 A JPH05235746 A JP H05235746A
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- JP
- Japan
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- gate array
- cmos
- elements
- threshold voltage
- circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明はＣＭＯＳ素子を使用したゲートアレ
イに関し、ゲートシレイにおいて論理演算回路など所定
の回路に組込まれていない余剰の素子を活用してゲート
アレイのスレショルド電圧を調整できるＣＭＯＳゲート
を提供することを目的とする。 【構成】 ＣＭＯＳ素子を使用し、論理演算回路を形成
するゲートアレイにおいて、ＣＭＯＳ素子の内所定のゲ
ートアレイを形成してない素子の少なくとも１個(9-1)
を、ゲートアレイ(8) の電源(3) 側または接地側(4) で
前記ゲートアレイ(8) の素子と並列または直列接続する
ことによりスレショルド電圧の調整を行うことで構成す
る。
イに関し、ゲートシレイにおいて論理演算回路など所定
の回路に組込まれていない余剰の素子を活用してゲート
アレイのスレショルド電圧を調整できるＣＭＯＳゲート
を提供することを目的とする。 【構成】 ＣＭＯＳ素子を使用し、論理演算回路を形成
するゲートアレイにおいて、ＣＭＯＳ素子の内所定のゲ
ートアレイを形成してない素子の少なくとも１個(9-1)
を、ゲートアレイ(8) の電源(3) 側または接地側(4) で
前記ゲートアレイ(8) の素子と並列または直列接続する
ことによりスレショルド電圧の調整を行うことで構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ素子を使用した
ゲートアレイに関する。ＣＭＯＳ素子を使用したゲート
アレイは低消費電力傾向のため、広く実用化されている
が、特に論理演算回路に使用して、その入力端子数が多
くなったとき、回路のスレショルド電圧を調整する必要
がある。従来はカスタムアレイであればＣＭＯＳ素子の
ゲートのチャネルサイズを変更して対処出来たが、ゲー
トアレイではその手段が採用出来なかった。他の手段を
開発することが要望された。
ゲートアレイに関する。ＣＭＯＳ素子を使用したゲート
アレイは低消費電力傾向のため、広く実用化されている
が、特に論理演算回路に使用して、その入力端子数が多
くなったとき、回路のスレショルド電圧を調整する必要
がある。従来はカスタムアレイであればＣＭＯＳ素子の
ゲートのチャネルサイズを変更して対処出来たが、ゲー
トアレイではその手段が採用出来なかった。他の手段を
開発することが要望された。
【０００２】
【従来技術】ＣＭＯＳ素子を使用したカスタムアレイの
例として、図４に示すナンド回路があった。図４におい
て1-1,1-2,1-3 は信号入力端子、２は演算後の出力信号
端子、３は正電圧電源Ｖcc、４は接地、5-1,3-2,5-3 は
互いに並列接続されたＣＭＯＳ素子でｐチャネルＦＥ
Ｔ、6-1,6-2,6-3 は互いに直列接続されたＣＭＯＳ素子
でｎチャネルＦＥＴを示す。図４の動作説明を行うと
き、信号入力端子は１、ｐチャネルＦＥＴのＣＭＯＳ素
子は５のように添字を省略して記述する。
例として、図４に示すナンド回路があった。図４におい
て1-1,1-2,1-3 は信号入力端子、２は演算後の出力信号
端子、３は正電圧電源Ｖcc、４は接地、5-1,3-2,5-3 は
互いに並列接続されたＣＭＯＳ素子でｐチャネルＦＥ
Ｔ、6-1,6-2,6-3 は互いに直列接続されたＣＭＯＳ素子
でｎチャネルＦＥＴを示す。図４の動作説明を行うと
き、信号入力端子は１、ｐチャネルＦＥＴのＣＭＯＳ素
子は５のように添字を省略して記述する。
【０００３】今、信号入力端子１に全て“Ｈ”を印加し
たとき、ｎチャネル型素子６は同時に全てオンとなり、
ｐチャネル型素子５は全てオフしているから、出力端子
２は接地４の電位が現れ“Ｌ”である。
たとき、ｎチャネル型素子６は同時に全てオンとなり、
ｐチャネル型素子５は全てオフしているから、出力端子
２は接地４の電位が現れ“Ｌ”である。
【０００４】信号入力端子１に１つでも“Ｌ”で印加さ
れると、対応する素子６がオフとなり、対応する素子７
がオンに変わって、出力端子２は正電圧電源３の電位が
現れ“Ｈ”となる。入力の“Ｌ”が増加して全て“Ｌ”
となっても出力端子２の電位は“Ｈ”である。
れると、対応する素子６がオフとなり、対応する素子７
がオンに変わって、出力端子２は正電圧電源３の電位が
現れ“Ｈ”となる。入力の“Ｌ”が増加して全て“Ｌ”
となっても出力端子２の電位は“Ｈ”である。
【０００５】このとき信号入力端子１の数を増加し、或
いは減少したとき、ナンド演算の動作は変化しないが、
スレショルド電圧は変化することとなった。それは直列
回路・並列回路の各素子の数が変わったために起こる現
象である。
いは減少したとき、ナンド演算の動作は変化しないが、
スレショルド電圧は変化することとなった。それは直列
回路・並列回路の各素子の数が変わったために起こる現
象である。
【０００６】図５に示すように、図５(A) は信号入力端
子の“Ｌ”から“Ｈ”への変化を示し、入力の変化に対
し、出力が図５(B) に示すように変化する。このとき
“Ｌ”と“Ｈ”の振幅のほぼ半分の振幅を回路のスレシ
ョルド電圧Ｖthという。
子の“Ｌ”から“Ｈ”への変化を示し、入力の変化に対
し、出力が図５(B) に示すように変化する。このとき
“Ｌ”と“Ｈ”の振幅のほぼ半分の振幅を回路のスレシ
ョルド電圧Ｖthという。
【０００７】
【発明が解決しようとする課題】前述のように、２個以
上の素子が直並列接続されているから、信号入力端子数
を増加して、より多くの信号が印加されるとき、演算回
路を構成する素子の接続が変更されるため、各ＦＥＴの
オン抵抗の合成値が変わって、結局スレショルド電圧が
変わってしまう。例えば端子数が増加してそれら全端子
に“Ｌ”→“Ｈ”へ変化する信号を入力させたとき、出
力の“Ｈ”→“Ｌ”への変化に時間遅れを生じることが
起こる。その誤動作を避けるためＣＭＯＳ素子（ＦＥ
Ｔ）のゲート電極のチャネルの大きさを変更させて対処
していた。
上の素子が直並列接続されているから、信号入力端子数
を増加して、より多くの信号が印加されるとき、演算回
路を構成する素子の接続が変更されるため、各ＦＥＴの
オン抵抗の合成値が変わって、結局スレショルド電圧が
変わってしまう。例えば端子数が増加してそれら全端子
に“Ｌ”→“Ｈ”へ変化する信号を入力させたとき、出
力の“Ｈ”→“Ｌ”への変化に時間遅れを生じることが
起こる。その誤動作を避けるためＣＭＯＳ素子（ＦＥ
Ｔ）のゲート電極のチャネルの大きさを変更させて対処
していた。
【０００８】しかしＣＭＯＳ素子を使用したゲートアレ
イの場合は、チャネルサイズが同じ素子を使用している
から、カスタムアレイの場合と異なり、ゲートアレイの
入力数の増加につれてナンド回路のスレショルド電圧は
上昇し、ノア回路であればスレショルド電圧は下降する
ため、しばしば誤動作を起こすという欠点が生じた。
イの場合は、チャネルサイズが同じ素子を使用している
から、カスタムアレイの場合と異なり、ゲートアレイの
入力数の増加につれてナンド回路のスレショルド電圧は
上昇し、ノア回路であればスレショルド電圧は下降する
ため、しばしば誤動作を起こすという欠点が生じた。
【０００９】本発明の目的は前述の欠点を改善し、ゲー
トアレイにおいて論理演算回路など所定の回路に組込ま
れていない余剰の素子を活用してゲートアレイのスレシ
ョルド電圧を調整できるＣＭＯＳゲートを提供すること
にある。
トアレイにおいて論理演算回路など所定の回路に組込ま
れていない余剰の素子を活用してゲートアレイのスレシ
ョルド電圧を調整できるＣＭＯＳゲートを提供すること
にある。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、1-1,1-2 〜は信号入力
端子、２は演算後の出力信号端子、３は正電圧電源Ｖc
c、４は接地、８はＣＭＯＳ素子を使用するゲートアレ
イ、9-1,9-2 〜は所定個数だけ直列接続されたＣＭＯＳ
素子を示す。
を示す図である。図１において、1-1,1-2 〜は信号入力
端子、２は演算後の出力信号端子、３は正電圧電源Ｖc
c、４は接地、８はＣＭＯＳ素子を使用するゲートアレ
イ、9-1,9-2 〜は所定個数だけ直列接続されたＣＭＯＳ
素子を示す。
【００１１】ＣＭＯＳ素子を使用し、論理演算回路を形
成するゲートアレイにおいて、本発明は下記の構成とす
る。即ち、ＣＭＯＳ素子の内所定のゲートアレイを形成
してない素子の少なくとも１個(9-1) を、ゲートアレイ
(8) の電源(3) 側または接地(4) 側で前記ゲートアレイ
(8) の素子と並列または直列に接続することによりスレ
ショルド電圧の調整を行うことで構成する。
成するゲートアレイにおいて、本発明は下記の構成とす
る。即ち、ＣＭＯＳ素子の内所定のゲートアレイを形成
してない素子の少なくとも１個(9-1) を、ゲートアレイ
(8) の電源(3) 側または接地(4) 側で前記ゲートアレイ
(8) の素子と並列または直列に接続することによりスレ
ショルド電圧の調整を行うことで構成する。
【００１２】
【作用】ＣＭＯＳ素子を使用するゲートアレイ８を形成
するとき、ゲートアレイに含まれず、剰余のＣＭＯＳ素
子が生じることがあるので、そのような素子をゲートア
レイ８の電源３側または図１に示すように接地４側に挿
入接続する。
するとき、ゲートアレイに含まれず、剰余のＣＭＯＳ素
子が生じることがあるので、そのような素子をゲートア
レイ８の電源３側または図１に示すように接地４側に挿
入接続する。
【００１３】今、挿入接続がないとき信号入力端子1-1,
1-2 〜に印加した“Ｈ”, “Ｌ”の信号に対しゲートア
レイで演算した後、出力端子２に現れる信号はその動作
上出力端子２と接地４間のＣＭＯＳ素子のオン抵抗によ
る抵抗分割した値により回路のスレショルド電圧が決定
される。そのためＣＭＯＳ素子9-1 を挿入接続すると
き、抵抗分割した電圧が調整され、即ちスレショルド電
圧が可変できるので、信号入力端子1-1,1-2 〜の増加な
どに伴うスレショルド電圧の変化を打ち消すことが出来
る。
1-2 〜に印加した“Ｈ”, “Ｌ”の信号に対しゲートア
レイで演算した後、出力端子２に現れる信号はその動作
上出力端子２と接地４間のＣＭＯＳ素子のオン抵抗によ
る抵抗分割した値により回路のスレショルド電圧が決定
される。そのためＣＭＯＳ素子9-1 を挿入接続すると
き、抵抗分割した電圧が調整され、即ちスレショルド電
圧が可変できるので、信号入力端子1-1,1-2 〜の増加な
どに伴うスレショルド電圧の変化を打ち消すことが出来
る。
【００１４】挿入接続したＣＭＯＳ素子9-1 は複数個使
用することもあり、そのときの接続は直列・並列または
直並列接続となる。挿入したときスレショルド電圧の変
化を打ち消すように接続すれば良い。
用することもあり、そのときの接続は直列・並列または
直並列接続となる。挿入したときスレショルド電圧の変
化を打ち消すように接続すれば良い。
【００１５】
【実施例】図２は本発明の第１実施例としてゲートアレ
イがナンド回路を構成し、挿入したＣＭＯＳ素子が２個
直列となる場合を示す図である。図２において、８はＣ
ＭＯＳ素子を使用するゲートアレイ、９は挿入接続され
たＣＭＯＳ素子でｐチャネルＦＥＴを２個直列接続し、
ゲートアレイ８の電源側に接続し、両ＦＥＴのゲート電
極を共通接地したものを示す。したがってＣＭＯＳ素子
９は常にオン状態になる。
イがナンド回路を構成し、挿入したＣＭＯＳ素子が２個
直列となる場合を示す図である。図２において、８はＣ
ＭＯＳ素子を使用するゲートアレイ、９は挿入接続され
たＣＭＯＳ素子でｐチャネルＦＥＴを２個直列接続し、
ゲートアレイ８の電源側に接続し、両ＦＥＴのゲート電
極を共通接地したものを示す。したがってＣＭＯＳ素子
９は常にオン状態になる。
【００１６】ゲートアレイ８に対する入力信号端子を増
加または減少させたとき、対応させてＣＭＯＳ素子９の
素子数を減少または増加させる。直列に増加させたと
き、ＣＭＯＳ素子１個のオン抵抗に対応する電圧だけス
レショルド電圧が接地側に変化した値となる。
加または減少させたとき、対応させてＣＭＯＳ素子９の
素子数を減少または増加させる。直列に増加させたと
き、ＣＭＯＳ素子１個のオン抵抗に対応する電圧だけス
レショルド電圧が接地側に変化した値となる。
【００１７】図３は本発明の第２実施例としてゲートア
レイがノア回路を構成し、挿入したＣＭＯＳ素子が２個
直列となる場合を示す図である。図３において、８はＣ
ＭＯＳ素子を使用するゲートアレイ、１０は挿入された
ＣＭＯＳ素子でｎチャネルＦＥＴを２個直列接続し、ゲ
ートアレイ８の接地側に挿入し、両ＦＥＴのゲート電極
を共通に正電源と接続したものを示す。したがってＣＭ
ＯＳ素子１０は常にオン状態となる。
レイがノア回路を構成し、挿入したＣＭＯＳ素子が２個
直列となる場合を示す図である。図３において、８はＣ
ＭＯＳ素子を使用するゲートアレイ、１０は挿入された
ＣＭＯＳ素子でｎチャネルＦＥＴを２個直列接続し、ゲ
ートアレイ８の接地側に挿入し、両ＦＥＴのゲート電極
を共通に正電源と接続したものを示す。したがってＣＭ
ＯＳ素子１０は常にオン状態となる。
【００１８】当初の入力端子において１つ以上が“Ｌ”
であったものが、全て“Ｈ”を印加することにより出力
端子２の電位を“Ｌ”に切換えるとき、全てのｐチャネ
ル型ＦＥＴがオンとなり、また挿入素子１０がオンとな
っているから、出力端子２の“Ｌ”レベルは、直列接続
されているＣＭＯＳ素子のオン抵抗の数によって決ま
る。またスレショルド電圧は挿入素子１０のオン抵抗分
だけ電源側に近い値となる。
であったものが、全て“Ｈ”を印加することにより出力
端子２の電位を“Ｌ”に切換えるとき、全てのｐチャネ
ル型ＦＥＴがオンとなり、また挿入素子１０がオンとな
っているから、出力端子２の“Ｌ”レベルは、直列接続
されているＣＭＯＳ素子のオン抵抗の数によって決ま
る。またスレショルド電圧は挿入素子１０のオン抵抗分
だけ電源側に近い値となる。
【００１９】以上は挿入したＣＭＯＳ素子が直列接続さ
れている場合についての説明であるが、信号入力端子の
増加数などにより、挿入素子の数を複数とし、スレショ
ルド電圧を変化させないように適宜な直並列の接続とす
れば良い。
れている場合についての説明であるが、信号入力端子の
増加数などにより、挿入素子の数を複数とし、スレショ
ルド電圧を変化させないように適宜な直並列の接続とす
れば良い。
【００２０】
【発明の効果】このようにして本発明によると、ＣＭＯ
Ｓ素子の内所定のゲートアレイを形成してないような剰
余の素子を少なくとも１個挿入接続しているため、入力
信号端子の数が増加して、信号に“Ｌ”，“Ｈ”の切換
が起こり回路のスレショルドレベルを変化させようとす
るとき、その傾向を打ち消すことが出来る。
Ｓ素子の内所定のゲートアレイを形成してないような剰
余の素子を少なくとも１個挿入接続しているため、入力
信号端子の数が増加して、信号に“Ｌ”，“Ｈ”の切換
が起こり回路のスレショルドレベルを変化させようとす
るとき、その傾向を打ち消すことが出来る。
【図１】本発明の原理構成を示す図である。
【図２】本発明の第１実施例の構成を示す図てある。
【図３】本発明の第２実施例の構成を示す図である。
【図４】従来のカスタムアレイによるナンド回路の構成
を示す図である。
を示す図である。
【図５】図４について回路のスレショルド電圧を説明す
るための図である。
るための図である。
1-1,1-2 〜 入力信号端子 ２ 出力信号端子 ３ 電源 ４ 接地 ８ ゲートアレイ 9-1 ＣＭＯＳ素子の１個
Claims (1)
- 【請求項１】ＣＭＯＳ素子を使用し、論理演算回路を形
成するゲートアレイにおいて、 ＣＭＯＳ素子の内所定のゲートアレイを形成してない素
子の少なくとも１個(9-1) を、ゲートアレイ(8) の電源
(3) 側または接地(4) 側で前記ゲートアレイ(8) の素子
と並列または直列に接続することによりスレショルド電
圧の調整を行うことを特徴とするＣＭＯＳゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034916A JP2944292B2 (ja) | 1992-02-21 | 1992-02-21 | Ｃｍｏｓゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034916A JP2944292B2 (ja) | 1992-02-21 | 1992-02-21 | Ｃｍｏｓゲート |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235746A true JPH05235746A (ja) | 1993-09-10 |
| JP2944292B2 JP2944292B2 (ja) | 1999-08-30 |
Family
ID=12427545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034916A Expired - Lifetime JP2944292B2 (ja) | 1992-02-21 | 1992-02-21 | Ｃｍｏｓゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944292B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
| JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237515A (ja) * | 1985-04-12 | 1986-10-22 | Nec Ic Microcomput Syst Ltd | インバ−タ回路 |
-
1992
- 1992-02-21 JP JP4034916A patent/JP2944292B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237515A (ja) * | 1985-04-12 | 1986-10-22 | Nec Ic Microcomput Syst Ltd | インバ−タ回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
| JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944292B2 (ja) | 1999-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |