JPH0823269A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH0823269A JPH0823269A JP6154011A JP15401194A JPH0823269A JP H0823269 A JPH0823269 A JP H0823269A JP 6154011 A JP6154011 A JP 6154011A JP 15401194 A JP15401194 A JP 15401194A JP H0823269 A JPH0823269 A JP H0823269A
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Abstract
(57)【要約】
【構成】 本発明のアナログスイッチ回路は、第１の端
子（Ｉ／Ｏ）及び第２の端子（Ｏ／Ｉ）間に第１導電型
のＭＯＳトランジスタ（Ｎ１）と第２導電型のＭＯＳト
ランジスタ（Ｐ１）とを並列接続してなるメインスイッ
チと、第１導電型のＭＯＳトランジスタ（Ｎ１）が形成
されたウェルを第１端子（Ｉ／Ｏ）に接続するサブスイ
ッチ（Ｎ２，Ｐ２）と、ウェルと所定電位が印加される
ノードとを接続する放電スイッチ（Ｎ４）と、制御信号
（Ｃ）に応じて、放電スイッチ（Ｎ４）の導通タイミン
グと、メインスイッチ及びサブスイッチの導通タイミン
グとが重ならないよう制御する制御回路（ＣＳＧＣ）と
を具備することを特徴とする。 【効果】 導通制御時に導通抵抗特性が均一であると同
時に、制御信号の遷移期間中に貫通電流は生じない。
子（Ｉ／Ｏ）及び第２の端子（Ｏ／Ｉ）間に第１導電型
のＭＯＳトランジスタ（Ｎ１）と第２導電型のＭＯＳト
ランジスタ（Ｐ１）とを並列接続してなるメインスイッ
チと、第１導電型のＭＯＳトランジスタ（Ｎ１）が形成
されたウェルを第１端子（Ｉ／Ｏ）に接続するサブスイ
ッチ（Ｎ２，Ｐ２）と、ウェルと所定電位が印加される
ノードとを接続する放電スイッチ（Ｎ４）と、制御信号
（Ｃ）に応じて、放電スイッチ（Ｎ４）の導通タイミン
グと、メインスイッチ及びサブスイッチの導通タイミン
グとが重ならないよう制御する制御回路（ＣＳＧＣ）と
を具備することを特徴とする。 【効果】 導通制御時に導通抵抗特性が均一であると同
時に、制御信号の遷移期間中に貫通電流は生じない。
Description
【０００１】
【産業上の利用分野】本発明は、アナログスイッチ回路
に関する。特に、基板バイアス回路を有したアナログス
イッチ回路に関する。
に関する。特に、基板バイアス回路を有したアナログス
イッチ回路に関する。
【０００２】
【従来の技術】従来より、オーディオ製品等には、所定
範囲の電圧をレベルシフト無しに、入力端子に印加され
た電位をそのまま出力端子に伝送するアナログスイッチ
回路が幅広く用いられてきた。例えば、複数の入力信号
から１つの信号を選択して出力するアナログマルチプレ
クサ回路では、当該アナログスイッチ回路が複数用いら
れる。この様に、アナログスイッチ回路はデジタル回
路、アナログ回路を問わず、非常に幅広く用いられるた
め、種々のロジックファミリーとして規格化されてい
る。
範囲の電圧をレベルシフト無しに、入力端子に印加され
た電位をそのまま出力端子に伝送するアナログスイッチ
回路が幅広く用いられてきた。例えば、複数の入力信号
から１つの信号を選択して出力するアナログマルチプレ
クサ回路では、当該アナログスイッチ回路が複数用いら
れる。この様に、アナログスイッチ回路はデジタル回
路、アナログ回路を問わず、非常に幅広く用いられるた
め、種々のロジックファミリーとして規格化されてい
る。
【０００３】アナログスイッチ回路に要求される性能と
しては、導通時にの導通抵抗が入力端子に与えられた電
位に依らず均一であること、低雑音であること等であ
る。以下、従来のアナログスイッチ回路の構成及びその
問題点を図４を参酌して説明する。
しては、導通時にの導通抵抗が入力端子に与えられた電
位に依らず均一であること、低雑音であること等であ
る。以下、従来のアナログスイッチ回路の構成及びその
問題点を図４を参酌して説明する。
【０００４】図４に、従来のアナログスイッチ回路の回
路構成を示す。すなわち、第１の端子（Ｉ／Ｏ）及び第
２の端子（Ｏ／Ｉ）間にＮ型及びＰ型の２個のＭＯＳト
ランジスタ（Ｎ１、Ｐ１）が並列接続されているメイン
スイッチと、Ｎ型ＭＯＳトランジスタが形成されたウェ
ル（Ｖsub ）を、第１の端子及び第２の端子にそれぞれ
接続するサブスイッチ（Ｎ２、Ｐ２、Ｎ３、Ｐ３）と、
ウェルと接地電位のＧＮＤ端子とを接続する放電スイッ
チＮ４とから構成され、メインスイッチ及びサブスイッ
チは全て同時に導通／非導通が外部から入力される制御
信号Ｃによって制御される。放電スイッチＮ４はメイン
スイッチ及びサブスイッチが導通するときには非導通、
メインスイッチ及びサブスイッチが非導通の時には導通
となるよう制御信号Ｃによって制御される。
路構成を示す。すなわち、第１の端子（Ｉ／Ｏ）及び第
２の端子（Ｏ／Ｉ）間にＮ型及びＰ型の２個のＭＯＳト
ランジスタ（Ｎ１、Ｐ１）が並列接続されているメイン
スイッチと、Ｎ型ＭＯＳトランジスタが形成されたウェ
ル（Ｖsub ）を、第１の端子及び第２の端子にそれぞれ
接続するサブスイッチ（Ｎ２、Ｐ２、Ｎ３、Ｐ３）と、
ウェルと接地電位のＧＮＤ端子とを接続する放電スイッ
チＮ４とから構成され、メインスイッチ及びサブスイッ
チは全て同時に導通／非導通が外部から入力される制御
信号Ｃによって制御される。放電スイッチＮ４はメイン
スイッチ及びサブスイッチが導通するときには非導通、
メインスイッチ及びサブスイッチが非導通の時には導通
となるよう制御信号Ｃによって制御される。
【０００５】続いて、図４に示した回路の動作を説明す
る。制御信号Ｃが低レベル（以下、“Ｌ”と略記する）
である時は、インバータＩＶ１の出力は高レベル（以
下、“Ｈ”と略記する）となり、メインスイッチ及びサ
ブスイッチの全てのＮ型ＭＯＳトランジスタ（Ｎ１、Ｎ
２、Ｎ３）のゲートには全て“Ｌ”が与えられ、全ての
Ｐ型ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３）のゲート
には全て“Ｈ”が与えられる。この結果、メインスイッ
チ及びサブスイッチは全て非導通となるよう制御され、
Ｉ／ＯとＯ／Ｉとは切り放される。この時、ＭＯＳトラ
ンジスタＮ４のゲートには“Ｈ”が与えられるため導通
制御され、ＭＯＳトランジスタＮ１のウェルには接地電
位が与えられる。
る。制御信号Ｃが低レベル（以下、“Ｌ”と略記する）
である時は、インバータＩＶ１の出力は高レベル（以
下、“Ｈ”と略記する）となり、メインスイッチ及びサ
ブスイッチの全てのＮ型ＭＯＳトランジスタ（Ｎ１、Ｎ
２、Ｎ３）のゲートには全て“Ｌ”が与えられ、全ての
Ｐ型ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３）のゲート
には全て“Ｈ”が与えられる。この結果、メインスイッ
チ及びサブスイッチは全て非導通となるよう制御され、
Ｉ／ＯとＯ／Ｉとは切り放される。この時、ＭＯＳトラ
ンジスタＮ４のゲートには“Ｈ”が与えられるため導通
制御され、ＭＯＳトランジスタＮ１のウェルには接地電
位が与えられる。
【０００６】制御信号Ｃが“Ｈ”である時は、インバー
タＩＶ１の出力は“Ｌ”となり、メインスイッチ及びサ
ブスイッチの全てのＮ型ＭＯＳトランジスタ（Ｎ１、Ｎ
２、Ｎ３）のゲートには全て“Ｈ”が与えられ、全ての
Ｐ型ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３）のゲート
には全て“Ｌ”が与えられる。この結果、メインスイッ
チ及びサブスイッチは全て導通となるよう制御され、Ｉ
／ＯとＯ／Ｉとは電気的に接続される。同時に、ＭＯＳ
トランジスタＮ４のゲートには“Ｌ”が与えられるため
非導通制御される。この結果、Ｉ／Ｏが入力端子として
用いられる場合には、Ｉ／Ｏに外部から印加された電位
がサブスイッチの１トランジスタ対（Ｎ２、Ｐ２）を介
してＭＯＳトランジスタＮ１のウェルに印加される。こ
のウェル電位がＭＯＳトランジスタＮ１の基板効果を補
償する働きをする。以下、これをふえんして説明する。
タＩＶ１の出力は“Ｌ”となり、メインスイッチ及びサ
ブスイッチの全てのＮ型ＭＯＳトランジスタ（Ｎ１、Ｎ
２、Ｎ３）のゲートには全て“Ｈ”が与えられ、全ての
Ｐ型ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３）のゲート
には全て“Ｌ”が与えられる。この結果、メインスイッ
チ及びサブスイッチは全て導通となるよう制御され、Ｉ
／ＯとＯ／Ｉとは電気的に接続される。同時に、ＭＯＳ
トランジスタＮ４のゲートには“Ｌ”が与えられるため
非導通制御される。この結果、Ｉ／Ｏが入力端子として
用いられる場合には、Ｉ／Ｏに外部から印加された電位
がサブスイッチの１トランジスタ対（Ｎ２、Ｐ２）を介
してＭＯＳトランジスタＮ１のウェルに印加される。こ
のウェル電位がＭＯＳトランジスタＮ１の基板効果を補
償する働きをする。以下、これをふえんして説明する。
【０００７】もし、ＭＯＳトランジスタＮ４が存在せ
ず、ＭＯＳトランジスタＮ１のウェル電位が接地電位に
固定されたままであると仮定した場合、入力端子Ｉ／Ｏ
に例えば３Ｖ（“Ｌ”を０Ｖ、“Ｈ”を５Ｖと仮定す
る）が印加されると、ＭＯＳトランジスタＮ１のゲート
には５Ｖ、ウェルには０Ｖ、ソースには３Ｖが印加され
ることになる。この結果、ソース・ウェル間に−３Ｖの
逆バイアスが与えられた状態となり、当該ＭＯＳトラン
ジスタのしきい値電圧が上昇（基板効果）する。この結
果、アナログスイッチ回路の導通時の抵抗が比較的高抵
抗となる。
ず、ＭＯＳトランジスタＮ１のウェル電位が接地電位に
固定されたままであると仮定した場合、入力端子Ｉ／Ｏ
に例えば３Ｖ（“Ｌ”を０Ｖ、“Ｈ”を５Ｖと仮定す
る）が印加されると、ＭＯＳトランジスタＮ１のゲート
には５Ｖ、ウェルには０Ｖ、ソースには３Ｖが印加され
ることになる。この結果、ソース・ウェル間に−３Ｖの
逆バイアスが与えられた状態となり、当該ＭＯＳトラン
ジスタのしきい値電圧が上昇（基板効果）する。この結
果、アナログスイッチ回路の導通時の抵抗が比較的高抵
抗となる。
【０００８】しかし、サブスイッチの１トランジスタ対
Ｎ１、Ｐ２の存在により、ＭＯＳトランジスタＮ１のウ
ェル電位には入力端子に与えられた電位が印加される。
この結果、上述の基板効果が補償され、当該ＭＯＳトラ
ンジスタのしきい値電圧の上昇は抑えられる。この結
果、アナログスイッチ回路の導通時の抵抗が全ての許容
入力電位につき比較的均一抵抗となる。
Ｎ１、Ｐ２の存在により、ＭＯＳトランジスタＮ１のウ
ェル電位には入力端子に与えられた電位が印加される。
この結果、上述の基板効果が補償され、当該ＭＯＳトラ
ンジスタのしきい値電圧の上昇は抑えられる。この結
果、アナログスイッチ回路の導通時の抵抗が全ての許容
入力電位につき比較的均一抵抗となる。
【０００９】以上説明したように、図４のアナログスイ
ッチ回路はウェルバイアスの補償回路を具備しているた
め、導通時の抵抗が全ての許容入力電位につき比較的均
一抵抗となる。
ッチ回路はウェルバイアスの補償回路を具備しているた
め、導通時の抵抗が全ての許容入力電位につき比較的均
一抵抗となる。
【００１０】ところが、図４に示したアナログスイッチ
回路は雑音が発生するという問題があった。すなわち、
制御信号Ｃを“Ｈ”から“Ｌ”及び“Ｌ”から“Ｈ”に
切り換える際、入力端子と接地ノードとの間が、瞬時に
接続され、貫通電流が発生するという問題があった。つ
まり、制御信号Ｃの遷移期間に、入力端子側のサブスイ
ッチ（Ｎ２、Ｐ２）とＭＯＳトランジスタＮ４とが一時
的に同時に導通し、貫通電流が生じる。
回路は雑音が発生するという問題があった。すなわち、
制御信号Ｃを“Ｈ”から“Ｌ”及び“Ｌ”から“Ｈ”に
切り換える際、入力端子と接地ノードとの間が、瞬時に
接続され、貫通電流が発生するという問題があった。つ
まり、制御信号Ｃの遷移期間に、入力端子側のサブスイ
ッチ（Ｎ２、Ｐ２）とＭＯＳトランジスタＮ４とが一時
的に同時に導通し、貫通電流が生じる。
【００１１】このように、図４に示した従来のアナログ
スイッチ回路は、導通時の抵抗特性は良好となるもの
の、制御信号の遷移期間中に貫通電流が生じてしまうと
いう問題点があった。
スイッチ回路は、導通時の抵抗特性は良好となるもの
の、制御信号の遷移期間中に貫通電流が生じてしまうと
いう問題点があった。
【００１２】
【発明が解決しようとする課題】以上説明したように、
従来のアナログスイッチ回路は、制御信号の遷移期間中
に貫通電流が生じ、これが当該アナログスイッチ回路を
組み込んだ機器の雑音原因となっていた。
従来のアナログスイッチ回路は、制御信号の遷移期間中
に貫通電流が生じ、これが当該アナログスイッチ回路を
組み込んだ機器の雑音原因となっていた。
【００１３】本発明は、上記欠点を除去し、導通制御時
に導通抵抗特性が均一であると同時に、制御信号の遷移
期間中に貫通電流の生じないアナログスイッチ回路を提
供することを目的とする。
に導通抵抗特性が均一であると同時に、制御信号の遷移
期間中に貫通電流の生じないアナログスイッチ回路を提
供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の端子及び第２の端子間に第１導
電型のＭＯＳトランジスタと第２導電型のＭＯＳトラン
ジスタとを並列接続してなるメインスイッチと、第１導
電型のＭＯＳトランジスタが形成されたウェルを第１端
子に接続するサブスイッチと、ウェルと所定電位が印加
されるノードとを接続する放電スイッチと、制御信号に
応じて、放電スイッチを非導通にした後、メインスイッ
チ及びサブスイッチを導通にするよう制御する制御回路
とを具備することを特徴とするアナログスイッチ回路を
提供する。
に、本発明では、第１の端子及び第２の端子間に第１導
電型のＭＯＳトランジスタと第２導電型のＭＯＳトラン
ジスタとを並列接続してなるメインスイッチと、第１導
電型のＭＯＳトランジスタが形成されたウェルを第１端
子に接続するサブスイッチと、ウェルと所定電位が印加
されるノードとを接続する放電スイッチと、制御信号に
応じて、放電スイッチを非導通にした後、メインスイッ
チ及びサブスイッチを導通にするよう制御する制御回路
とを具備することを特徴とするアナログスイッチ回路を
提供する。
【００１５】さらに、第１の端子及び第２の端子間に第
１導電型のＭＯＳトランジスタと第２導電型のＭＯＳト
ランジスタとを並列接続してなるメインスイッチと、第
１導電型のＭＯＳトランジスタが形成されたウェルを第
１の端子に接続するサブスイッチと、ウェルと所定電位
が印加されるノードとを接続する放電スイッチと、制御
信号に応じて、メインスイッチ及びサブスイッチを非導
通にした後、放電スイッチを導通にするよう制御する制
御回路とを具備することを特徴とするアナログスイッチ
回路を提供する。
１導電型のＭＯＳトランジスタと第２導電型のＭＯＳト
ランジスタとを並列接続してなるメインスイッチと、第
１導電型のＭＯＳトランジスタが形成されたウェルを第
１の端子に接続するサブスイッチと、ウェルと所定電位
が印加されるノードとを接続する放電スイッチと、制御
信号に応じて、メインスイッチ及びサブスイッチを非導
通にした後、放電スイッチを導通にするよう制御する制
御回路とを具備することを特徴とするアナログスイッチ
回路を提供する。
【００１６】
【作用】本発明で提供する第１の手段を用いると、放電
スイッチを非導通にした後、サブスイッチを導通にする
よう制御する制御回路を具備するため、両者が同時に導
通するタイミングが存在しない。その結果、入力端子で
ある第１の端子と所定電位が印加されるノードとの間が
接続されず、貫通電流も生じない。
スイッチを非導通にした後、サブスイッチを導通にする
よう制御する制御回路を具備するため、両者が同時に導
通するタイミングが存在しない。その結果、入力端子で
ある第１の端子と所定電位が印加されるノードとの間が
接続されず、貫通電流も生じない。
【００１７】また、本発明で提供する第２の手段を用い
ると、サブスイッチを非導通にした後、放電スイッチを
導通にするよう制御する制御回路を具備するため、やは
り両者が同時に導通するタイミングが存在しない。その
結果、入力端子である第１端子と所定電位が印加される
ノードとの間が接続されず、貫通電流も生じない。
ると、サブスイッチを非導通にした後、放電スイッチを
導通にするよう制御する制御回路を具備するため、やは
り両者が同時に導通するタイミングが存在しない。その
結果、入力端子である第１端子と所定電位が印加される
ノードとの間が接続されず、貫通電流も生じない。
【００１８】ところが、本発明で提供する何れの手段を
もちいても、第１導電型のＭＯＳトランジスタのウェル
電位は、基板効果を補償するよう設定されるため、導通
制御時には低抵抗である。
もちいても、第１導電型のＭＯＳトランジスタのウェル
電位は、基板効果を補償するよう設定されるため、導通
制御時には低抵抗である。
【００１９】このように、本発明では、導通制御時に導
通抵抗特性が均一であると同時に、制御信号の遷移期間
中に貫通電流の生じないアナログスイッチ回路を提供す
ることが可能となる。
通抵抗特性が均一であると同時に、制御信号の遷移期間
中に貫通電流の生じないアナログスイッチ回路を提供す
ることが可能となる。
【００２０】
【実施例】以下、図面を参照して、本発明のアナログス
イッチ回路の詳細を説明する。図１に、本実施例のアナ
ログスイッチ回路の回路構成を示す。すなわち、第１の
端子（Ｉ／Ｏ）及び第２の端子（Ｏ／Ｉ）間にＮ型及び
Ｐ型の２個のＭＯＳトランジスタ（Ｎ１、Ｐ１）が並列
接続されているメインスイッチと、Ｎ型ＭＯＳトランジ
スタが形成されたウェル（Ｖsub ）を、第１の端子及び
第２の端子にそれぞれ接続するサブスイッチ（Ｎ２、Ｐ
２、Ｎ３、Ｐ３）と、ウェルと接地電位のＧＮＤ端子と
を接続する放電スイッチＮ４とから構成され、メインス
イッチ及びサブスイッチは全て同時に導通／非導通が制
御信号Ｃ１及び／Ｃ１によって制御される。放電スイッ
チＮ４はメインスイッチ及びサブスイッチが導通すると
きには非導通、メインスイッチ及びサブスイッチが非導
通の時には導通となるよう制御信号Ｃ２によって制御さ
れる。
イッチ回路の詳細を説明する。図１に、本実施例のアナ
ログスイッチ回路の回路構成を示す。すなわち、第１の
端子（Ｉ／Ｏ）及び第２の端子（Ｏ／Ｉ）間にＮ型及び
Ｐ型の２個のＭＯＳトランジスタ（Ｎ１、Ｐ１）が並列
接続されているメインスイッチと、Ｎ型ＭＯＳトランジ
スタが形成されたウェル（Ｖsub ）を、第１の端子及び
第２の端子にそれぞれ接続するサブスイッチ（Ｎ２、Ｐ
２、Ｎ３、Ｐ３）と、ウェルと接地電位のＧＮＤ端子と
を接続する放電スイッチＮ４とから構成され、メインス
イッチ及びサブスイッチは全て同時に導通／非導通が制
御信号Ｃ１及び／Ｃ１によって制御される。放電スイッ
チＮ４はメインスイッチ及びサブスイッチが導通すると
きには非導通、メインスイッチ及びサブスイッチが非導
通の時には導通となるよう制御信号Ｃ２によって制御さ
れる。
【００２１】さらに、本実施例のアナログスイッチ回路
は制御信号Ｃ１、／Ｃ１、及びＣ２を生成するための制
御信号生成回路ＣＳＧＣを具備している。この制御信号
生成回路ＣＳＧＣは、インバータＩＶ１、ＩＶ２、ＩＶ
３、ＮＯＲゲートＮＲ１、及びＮＡＮＤゲートＮＤ１か
ら構成され、外部から入力される制御信号Ｃを元に、Ｃ
１、／Ｃ１、及びＣ２を生成する。インバータＩＶ１と
インバータＩＶ２は直列接続され、この両者により信号
の遅延時間は所望時間、例えば１０ｎｓに設定される。
インバータＩＶ２の出力信号をＣ’と定義すると、ＮＯ
ＲゲートＮＲ１、及びＮＡＮＤゲートＮＤ１はそれぞ
れ、制御信号Ｃと出力信号Ｃ’とをそれぞれ入力とし、
制御信号Ｃ２及び／Ｃ１を出力する。制御信号Ｃ１は制
御信号／Ｃ１をインバータＩＶ３により反転して生成さ
れる。
は制御信号Ｃ１、／Ｃ１、及びＣ２を生成するための制
御信号生成回路ＣＳＧＣを具備している。この制御信号
生成回路ＣＳＧＣは、インバータＩＶ１、ＩＶ２、ＩＶ
３、ＮＯＲゲートＮＲ１、及びＮＡＮＤゲートＮＤ１か
ら構成され、外部から入力される制御信号Ｃを元に、Ｃ
１、／Ｃ１、及びＣ２を生成する。インバータＩＶ１と
インバータＩＶ２は直列接続され、この両者により信号
の遅延時間は所望時間、例えば１０ｎｓに設定される。
インバータＩＶ２の出力信号をＣ’と定義すると、ＮＯ
ＲゲートＮＲ１、及びＮＡＮＤゲートＮＤ１はそれぞ
れ、制御信号Ｃと出力信号Ｃ’とをそれぞれ入力とし、
制御信号Ｃ２及び／Ｃ１を出力する。制御信号Ｃ１は制
御信号／Ｃ１をインバータＩＶ３により反転して生成さ
れる。
【００２２】図２に、ＭＯＳトランジスタＮ１〜Ｎ４を
半導体基板上に形成したときの断面図を示す。すなわ
ち、Ｎ型シリコン基板１に電気的に分離された第１のＰ
型ウェル２と第２のＰ型ウェル３とが形成されており、
第１のＰ型ウェル２はウェルコンタクト部４によって接
地電位に設定される。第２のＰ型ウェル３はウェルコン
タクト部５によって、ＭＯＳトランジスタＮ２、Ｎ３、
Ｎ４と接続される。ＭＯＳトランジスタＮ２の他端には
Ｉ／Ｏ端子が、ＭＯＳトランジスタＮ３の他端にはＯ／
Ｉ端子が接続され、ＭＯＳトランジスタＮ４の他端には
接地レベルが接続される。ＭＯＳトランジスタＮ１の両
端には、それぞれＩ／Ｏ、Ｏ／Ｉ端子が接続される。Ｍ
ＯＳトランジスタＮ４のゲートには制御信号Ｃ２が与え
られ、それ以外のＮ型ＭＯＳトランジスタのゲートには
制御信号Ｃ１が与えられる。このように、Ｐ型ウェルが
電気的に分離されるため、各ウェルに独立した電位を印
加することが可能となる。
半導体基板上に形成したときの断面図を示す。すなわ
ち、Ｎ型シリコン基板１に電気的に分離された第１のＰ
型ウェル２と第２のＰ型ウェル３とが形成されており、
第１のＰ型ウェル２はウェルコンタクト部４によって接
地電位に設定される。第２のＰ型ウェル３はウェルコン
タクト部５によって、ＭＯＳトランジスタＮ２、Ｎ３、
Ｎ４と接続される。ＭＯＳトランジスタＮ２の他端には
Ｉ／Ｏ端子が、ＭＯＳトランジスタＮ３の他端にはＯ／
Ｉ端子が接続され、ＭＯＳトランジスタＮ４の他端には
接地レベルが接続される。ＭＯＳトランジスタＮ１の両
端には、それぞれＩ／Ｏ、Ｏ／Ｉ端子が接続される。Ｍ
ＯＳトランジスタＮ４のゲートには制御信号Ｃ２が与え
られ、それ以外のＮ型ＭＯＳトランジスタのゲートには
制御信号Ｃ１が与えられる。このように、Ｐ型ウェルが
電気的に分離されるため、各ウェルに独立した電位を印
加することが可能となる。
【００２３】続いて、図１に示した回路の動作を説明す
る。制御信号Ｃが“Ｌ”である時は、制御信号Ｃ’も同
様“Ｌ”となり、制御信号Ｃ２、／Ｃ１は“Ｈ”、制御
信号Ｃ１は“Ｌ”となる。この結果、メインスイッチ及
びサブスイッチの全てのＮ型ＭＯＳトランジスタ（Ｎ
１、Ｎ２、Ｎ３）のゲートには全て“Ｌ”が与えられ、
全てのＰ型ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３）の
ゲートには全て“Ｈ”が与えられる。メインスイッチ及
びサブスイッチは全て非導通となるよう制御され、Ｉ／
ＯとＯ／Ｉとは切り放される。この時、ＭＯＳトランジ
スタＮ４のゲートには制御信号Ｃ２の“Ｈ”が与えられ
るため導通制御され、ＭＯＳトランジスタＮ１のウェル
には接地電位が与えられる。
る。制御信号Ｃが“Ｌ”である時は、制御信号Ｃ’も同
様“Ｌ”となり、制御信号Ｃ２、／Ｃ１は“Ｈ”、制御
信号Ｃ１は“Ｌ”となる。この結果、メインスイッチ及
びサブスイッチの全てのＮ型ＭＯＳトランジスタ（Ｎ
１、Ｎ２、Ｎ３）のゲートには全て“Ｌ”が与えられ、
全てのＰ型ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３）の
ゲートには全て“Ｈ”が与えられる。メインスイッチ及
びサブスイッチは全て非導通となるよう制御され、Ｉ／
ＯとＯ／Ｉとは切り放される。この時、ＭＯＳトランジ
スタＮ４のゲートには制御信号Ｃ２の“Ｈ”が与えられ
るため導通制御され、ＭＯＳトランジスタＮ１のウェル
には接地電位が与えられる。
【００２４】制御信号Ｃが“Ｈ”である時は、制御信号
Ｃ２、／Ｃ１は“Ｌ”、制御信号Ｃ１は“Ｈ”となり、
メインスイッチ及びサブスイッチの全てのＮ型ＭＯＳト
ランジスタ（Ｎ１、Ｎ２、Ｎ３）のゲートには全て
“Ｈ”が与えられ、全てのＰ型ＭＯＳトランジスタ（Ｐ
１、Ｐ２、Ｐ３）のゲートには全て“Ｌ”が与えられ
る。この結果、メインスイッチ及びサブスイッチは全て
導通となるよう制御され、Ｉ／ＯとＯ／Ｉとは電気的に
接続される。同時に、ＭＯＳトランジスタＮ４のゲート
には“Ｌ”が与えられるため非導通制御される。この結
果、Ｉ／Ｏが入力端子として用いられる場合には、Ｉ／
Ｏに外部から印加された電位がサブスイッチの１トラン
ジスタ対（Ｎ２、Ｐ２）を介してＭＯＳトランジスタＮ
１のウェルに印加される。このウェル電位がＭＯＳトラ
ンジスタＮ１の基板効果を補償する働きをする。つま
り、サブスイッチの１トランジスタ対Ｎ２、Ｐ２の存在
により、ＭＯＳトランジスタＮ１のウェル電位には入力
端子に与えられた電位が印加される。この結果、上述の
基板効果が補償され、当該ＭＯＳトランジスタのしきい
値電圧の上昇は抑えられる。この結果、アナログスイッ
チ回路の導通時の抵抗が全ての許容入力電位につき比較
的均一抵抗となる。
Ｃ２、／Ｃ１は“Ｌ”、制御信号Ｃ１は“Ｈ”となり、
メインスイッチ及びサブスイッチの全てのＮ型ＭＯＳト
ランジスタ（Ｎ１、Ｎ２、Ｎ３）のゲートには全て
“Ｈ”が与えられ、全てのＰ型ＭＯＳトランジスタ（Ｐ
１、Ｐ２、Ｐ３）のゲートには全て“Ｌ”が与えられ
る。この結果、メインスイッチ及びサブスイッチは全て
導通となるよう制御され、Ｉ／ＯとＯ／Ｉとは電気的に
接続される。同時に、ＭＯＳトランジスタＮ４のゲート
には“Ｌ”が与えられるため非導通制御される。この結
果、Ｉ／Ｏが入力端子として用いられる場合には、Ｉ／
Ｏに外部から印加された電位がサブスイッチの１トラン
ジスタ対（Ｎ２、Ｐ２）を介してＭＯＳトランジスタＮ
１のウェルに印加される。このウェル電位がＭＯＳトラ
ンジスタＮ１の基板効果を補償する働きをする。つま
り、サブスイッチの１トランジスタ対Ｎ２、Ｐ２の存在
により、ＭＯＳトランジスタＮ１のウェル電位には入力
端子に与えられた電位が印加される。この結果、上述の
基板効果が補償され、当該ＭＯＳトランジスタのしきい
値電圧の上昇は抑えられる。この結果、アナログスイッ
チ回路の導通時の抵抗が全ての許容入力電位につき比較
的均一抵抗となる。
【００２５】以上説明したように、図１のアナログスイ
ッチ回路はウェルバイアスの補償回路を具備しているた
め、導通時の抵抗が全ての許容入力電位につき比較的均
一抵抗となる。
ッチ回路はウェルバイアスの補償回路を具備しているた
め、導通時の抵抗が全ての許容入力電位につき比較的均
一抵抗となる。
【００２６】続いて、制御信号Ｃが遷移したときの動作
を図３を参酌して説明する。図３は、制御信号Ｃ、
Ｃ’、Ｃ１、Ｃ２の動作波形を示した図である。時刻ｔ
0 において、制御信号Ｃが“Ｌ”から“Ｈ”に遷移する
と、制御信号Ｃ２は“Ｈ”から“Ｌ”に変化し、ＭＯＳ
トランジスタＮ４を非導通とする。続いて、インバータ
ＩＶ１、ＩＶ２の合成遅延時間が経過の後、時刻ｔ1 に
おいて制御信号Ｃ’、Ｃ１が“Ｈ”となり、サブスイッ
チ（Ｎ２、Ｐ２、Ｎ３、Ｐ３）を導通制御する。この様
に、放電スイッチを非導通にした後、サブスイッチを導
通にするよう制御するため、両者が同時に導通するタイ
ミングが存在しない。その結果、入力端子であるＩ／Ｏ
端子と接地レベルとが接続されず、貫通電流が生じな
い。続いて、時刻ｔ2 において、制御信号Ｃが“Ｈ”か
ら“Ｌ”に変化すると、制御信号Ｃ１も同様、“Ｈ”か
ら“Ｌ”に変化し、サブスイッチ（Ｎ２、Ｐ２、Ｎ３、
Ｐ３）が非導通となる。続いて、インバータＩＶ１、Ｉ
Ｖ２の合成遅延時間経過の後、時刻ｔ3 において、制御
信号Ｃ’が“Ｈ”から“Ｌ”に変化し、制御信号Ｃ２は
“Ｌ”から“Ｈ”に変化するため、ＭＯＳトランジスタ
Ｎ４は導通制御される。この様に、サブスイッチを非導
通にした後、放電スイッチを導通にするよう制御するた
め、やはり両者が同時に導通するタイミングが存在しな
い。その結果、入力端子であるＩ／Ｏ端子と所定電位が
印加されるノードとの間が接続されず、貫通電流も生じ
ない。
を図３を参酌して説明する。図３は、制御信号Ｃ、
Ｃ’、Ｃ１、Ｃ２の動作波形を示した図である。時刻ｔ
0 において、制御信号Ｃが“Ｌ”から“Ｈ”に遷移する
と、制御信号Ｃ２は“Ｈ”から“Ｌ”に変化し、ＭＯＳ
トランジスタＮ４を非導通とする。続いて、インバータ
ＩＶ１、ＩＶ２の合成遅延時間が経過の後、時刻ｔ1 に
おいて制御信号Ｃ’、Ｃ１が“Ｈ”となり、サブスイッ
チ（Ｎ２、Ｐ２、Ｎ３、Ｐ３）を導通制御する。この様
に、放電スイッチを非導通にした後、サブスイッチを導
通にするよう制御するため、両者が同時に導通するタイ
ミングが存在しない。その結果、入力端子であるＩ／Ｏ
端子と接地レベルとが接続されず、貫通電流が生じな
い。続いて、時刻ｔ2 において、制御信号Ｃが“Ｈ”か
ら“Ｌ”に変化すると、制御信号Ｃ１も同様、“Ｈ”か
ら“Ｌ”に変化し、サブスイッチ（Ｎ２、Ｐ２、Ｎ３、
Ｐ３）が非導通となる。続いて、インバータＩＶ１、Ｉ
Ｖ２の合成遅延時間経過の後、時刻ｔ3 において、制御
信号Ｃ’が“Ｈ”から“Ｌ”に変化し、制御信号Ｃ２は
“Ｌ”から“Ｈ”に変化するため、ＭＯＳトランジスタ
Ｎ４は導通制御される。この様に、サブスイッチを非導
通にした後、放電スイッチを導通にするよう制御するた
め、やはり両者が同時に導通するタイミングが存在しな
い。その結果、入力端子であるＩ／Ｏ端子と所定電位が
印加されるノードとの間が接続されず、貫通電流も生じ
ない。
【００２７】以上説明したように、本発明で提供するア
ナログスイッチ回路は、導通制御時に導通抵抗特性が均
一であると同時に、制御信号の遷移期間中に貫通電流は
生じない。
ナログスイッチ回路は、導通制御時に導通抵抗特性が均
一であると同時に、制御信号の遷移期間中に貫通電流は
生じない。
【００２８】以上、アナログスイッチ回路として、Ｉ／
Ｏを入力端子と仮定して議論を進めたが、実施例に示し
た回路は入出力が双対回路であるため、入力端子、出力
端子を逆転しても同様に動作する。また、メインスイッ
チの内、Ｎ型ＭＯＳトランジスタの基板効果を補償する
回路を実施例として示したが、Ｐ型基板を用いる際に
は、Ｎ型ウェルを分離することが可能となるため、メイ
ンスイッチ内のＰ型ＭＯＳトランジスタにつき、基板効
果補償回路を具備するよう構成しても良い。さらには、
Ｐ型Ｎ型両者に付き、基板効果補償回路を設けても良
い。また、本発明の主旨を逸脱しない限り種々の変更が
可能であることは言うまでもない。
Ｏを入力端子と仮定して議論を進めたが、実施例に示し
た回路は入出力が双対回路であるため、入力端子、出力
端子を逆転しても同様に動作する。また、メインスイッ
チの内、Ｎ型ＭＯＳトランジスタの基板効果を補償する
回路を実施例として示したが、Ｐ型基板を用いる際に
は、Ｎ型ウェルを分離することが可能となるため、メイ
ンスイッチ内のＰ型ＭＯＳトランジスタにつき、基板効
果補償回路を具備するよう構成しても良い。さらには、
Ｐ型Ｎ型両者に付き、基板効果補償回路を設けても良
い。また、本発明の主旨を逸脱しない限り種々の変更が
可能であることは言うまでもない。
【００２９】
【発明の効果】以上説明したように、本発明のアナログ
スイッチ回路は、導通制御時に導通特性が均一であると
同時に、制御信号の遷移期間中に貫通電流は生じない。
スイッチ回路は、導通制御時に導通特性が均一であると
同時に、制御信号の遷移期間中に貫通電流は生じない。
【図１】本発明の実施例を示した回路構成図である。
【図２】本発明の実施例の一部を示した断面図である。
【図３】本発明の実施例動作を示した波形図である。
【図４】従来例を示した回路構成図である。
Ｐ１、Ｐ２、Ｐ３ Ｐ型ＭＯＳトランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４ Ｎ型ＭＯＳトランジスタ ＩＶ１、ＩＶ２、ＩＶ３ インバータ ＮＲ ＮＯＲゲート ＮＤ ＮＡＮＤゲート ＣＳＧＣ 制御信号生成回路 Ｉ／Ｏ、Ｏ／Ｉ 入出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 Ｈ０１Ｌ 27/08 ３２１ Ｌ
Claims (1)
- 【請求項１】 第１の端子及び第２の端子間に第１導電
型のＭＯＳトランジスタと第２導電型のＭＯＳトランジ
スタとを並列接続してなるメインスイッチと、 前記第１導電型のＭＯＳトランジスタが形成されたウェ
ルを前記第１の端子に接続するサブスイッチと、 前記ウェルと所定電位が印加されるノードとを接続する
放電スイッチと、 制御信号に応じて、前記放電スイッチの導通タイミング
と、前記メインスイッチ及び前記サブスイッチの導通タ
イミングとが重ならないよう制御する制御回路とを具備
することを特徴とするアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154011A JPH0823269A (ja) | 1994-07-06 | 1994-07-06 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154011A JPH0823269A (ja) | 1994-07-06 | 1994-07-06 | アナログスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823269A true JPH0823269A (ja) | 1996-01-23 |
Family
ID=15574960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6154011A Withdrawn JPH0823269A (ja) | 1994-07-06 | 1994-07-06 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823269A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0803908A2 (en) * | 1996-04-25 | 1997-10-29 | Nec Corporation | Semiconductor device including protection means |
| WO2000014877A3 (en) * | 1998-09-08 | 2000-06-08 | Maxim Integrated Products | Constant gate drive mos analog switch |
| KR100910984B1 (ko) * | 2002-04-25 | 2009-08-06 | 국방과학연구소 | 스위칭 노이즈 감소 장치 |
| DE102008023959A1 (de) * | 2008-05-16 | 2009-12-10 | Austriamicrosystems Ag | Schalteranordnung und Verfahren zum schaltbaren Verbinden zweier Anschlüsse |
| CN103482656A (zh) * | 2013-09-23 | 2014-01-01 | 河北工业大学 | 一种盐湖卤水富钾的方法 |
-
1994
- 1994-07-06 JP JP6154011A patent/JPH0823269A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0803908A2 (en) * | 1996-04-25 | 1997-10-29 | Nec Corporation | Semiconductor device including protection means |
| WO2000014877A3 (en) * | 1998-09-08 | 2000-06-08 | Maxim Integrated Products | Constant gate drive mos analog switch |
| US6154085A (en) * | 1998-09-08 | 2000-11-28 | Maxim Integrated Products, Inc. | Constant gate drive MOS analog switch |
| KR100910984B1 (ko) * | 2002-04-25 | 2009-08-06 | 국방과학연구소 | 스위칭 노이즈 감소 장치 |
| DE102008023959A1 (de) * | 2008-05-16 | 2009-12-10 | Austriamicrosystems Ag | Schalteranordnung und Verfahren zum schaltbaren Verbinden zweier Anschlüsse |
| CN103482656A (zh) * | 2013-09-23 | 2014-01-01 | 河北工业大学 | 一种盐湖卤水富钾的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |