JPH0322735B2 - - Google Patents
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- JPH0322735B2 JPH0322735B2 JP57148064A JP14806482A JPH0322735B2 JP H0322735 B2 JPH0322735 B2 JP H0322735B2 JP 57148064 A JP57148064 A JP 57148064A JP 14806482 A JP14806482 A JP 14806482A JP H0322735 B2 JPH0322735 B2 JP H0322735B2
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- 239000003990 capacitor Substances 0.000 claims description 3
- 230000000737 periodic effect Effects 0.000 claims 1
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- 238000010168 coupling process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は電界効果形トランジスタ（以下、
「MOST」と呼ぶ。）を用いた半導体集積回路の
出力回路に関するものである。
「MOST」と呼ぶ。）を用いた半導体集積回路の
出力回路に関するものである。
第１図は従来の出力回路を有する２個の半導体
集積回路の各出力端子を直結したシステムが示さ
れている。
集積回路の各出力端子を直結したシステムが示さ
れている。
図の様に複数の半導体集積回路の出力端子を共
通に接続しその共通端子をそのシステムの出力端
子として用いることは一般的によく知られてい
る。
通に接続しその共通端子をそのシステムの出力端
子として用いることは一般的によく知られてい
る。
第１図において、１０ａは第１の半導体集積回
路の出力回路部分である。１ａはその出力端子、
２ａは電源電圧の加わる端子、３ａは電源端子２
ａと出力回路１ａとの間に接続されたプルアツプ
MOST、４ａは出力端子１ａと接地との間に接
続されたプルダウンMOST、５ａはMOST３ａ
を制御する信号OUTが加わる端子、６ａは
MOST４ａを制御し上記信号OUTと補数関係に
ある信号が加わる端子、７ａは端子５ａと
接地との間に接続されたMOST、８ａは端子６
ａと接地との間に接続されたMOST、９ａは
MOST７ａ，８ａを制御する信号CS1が加わる端
子である。また、第２の半導体集積回路の出力回
路１０ｂにおけるる１ｂ〜９ｂは上記第１の半導
体集積回路の出力回路１０ａにおける１ａ〜９ａ
にそれぞれ相当する。１１は２つの半導体集積回
路の出力回路１０ａ，１０ｂの共通出力端子であ
る。
路の出力回路部分である。１ａはその出力端子、
２ａは電源電圧の加わる端子、３ａは電源端子２
ａと出力回路１ａとの間に接続されたプルアツプ
MOST、４ａは出力端子１ａと接地との間に接
続されたプルダウンMOST、５ａはMOST３ａ
を制御する信号OUTが加わる端子、６ａは
MOST４ａを制御し上記信号OUTと補数関係に
ある信号が加わる端子、７ａは端子５ａと
接地との間に接続されたMOST、８ａは端子６
ａと接地との間に接続されたMOST、９ａは
MOST７ａ，８ａを制御する信号CS1が加わる端
子である。また、第２の半導体集積回路の出力回
路１０ｂにおけるる１ｂ〜９ｂは上記第１の半導
体集積回路の出力回路１０ａにおける１ａ〜９ａ
にそれぞれ相当する。１１は２つの半導体集積回
路の出力回路１０ａ，１０ｂの共通出力端子であ
る。
次に第１図の回路の動作を説明する。便宜上回
路に用いられているMOSTはすべてｎチヤネル
MOSTであるものとして説明する。
路に用いられているMOSTはすべてｎチヤネル
MOSTであるものとして説明する。
複数の半導体集積回路の出力端子を共通に接続
した第１図のようなシステムでは、いずれか１個
の選択された半導体集積回路の出力状態が出力端
子１１に現われ、非選択状態にある他の半導体集
積回路の出力状態は出力端子１１に影響のないよ
うに制御される。このために各半導体集積回路１
ａ，１ｂを非選択または選択にするために、
MOST７ａ，８ａおよび７ｂ，８ｂが設けられ
ており、これにチツプセレクト信号CS1および
CS2がそれぞれのゲートに供給される。いま、第
１図において、半導体集積回路１ａのみの出力状
態を出力端子１１に伝えるために、チツプセレク
ト信号CS1を“０”にOS2を“１”にする。この
ような状態で、端子５ａ，６ａに互いに補数関係
にある信号が供給されると、その信号がそれぞれ
MOST３ａ，４ａのゲートに伝わり、その信号
のレベルに応じて出力端子１ａに“１”または
“０”が出る。例えば、端子５ａへの信号OUTが
“１”で端子６ａへの信号が“０”のときに
は出力端子１ａには“１”が出る。一方、半導体
集積回路１０ｂ側ではチツプセレクト信号CS2が
“１”であるのでMOST７ｂ，８ｂは導通し、
MOST３ｂ，４ｂはともにゲートが接地される
ので非導通となり、端子１ｂはフローテイングと
なり、端子５ｂ，６ｂに加えられた信号は出力端
子１ｂに現れない。半導体集積回路１０ｂ側から
の出力を端子１１に伝える場合にはチツプセレク
ト信号CS1を“１”，CS2を“０”にすればよい。
した第１図のようなシステムでは、いずれか１個
の選択された半導体集積回路の出力状態が出力端
子１１に現われ、非選択状態にある他の半導体集
積回路の出力状態は出力端子１１に影響のないよ
うに制御される。このために各半導体集積回路１
ａ，１ｂを非選択または選択にするために、
MOST７ａ，８ａおよび７ｂ，８ｂが設けられ
ており、これにチツプセレクト信号CS1および
CS2がそれぞれのゲートに供給される。いま、第
１図において、半導体集積回路１ａのみの出力状
態を出力端子１１に伝えるために、チツプセレク
ト信号CS1を“０”にOS2を“１”にする。この
ような状態で、端子５ａ，６ａに互いに補数関係
にある信号が供給されると、その信号がそれぞれ
MOST３ａ，４ａのゲートに伝わり、その信号
のレベルに応じて出力端子１ａに“１”または
“０”が出る。例えば、端子５ａへの信号OUTが
“１”で端子６ａへの信号が“０”のときに
は出力端子１ａには“１”が出る。一方、半導体
集積回路１０ｂ側ではチツプセレクト信号CS2が
“１”であるのでMOST７ｂ，８ｂは導通し、
MOST３ｂ，４ｂはともにゲートが接地される
ので非導通となり、端子１ｂはフローテイングと
なり、端子５ｂ，６ｂに加えられた信号は出力端
子１ｂに現れない。半導体集積回路１０ｂ側から
の出力を端子１１に伝える場合にはチツプセレク
ト信号CS1を“１”，CS2を“０”にすればよい。
上記のように、半導体集積回路の出力端子を共
通に接続するようなシステムでは、一方の出力回
路が働いているときは他方の出力回路の出力
MOSTが非導通になるようにチツプセレクト信
号CSによる制御が行なわれる。その理由は、も
し他方の出力MOSTが導通していると２つの出
力の間で干渉が起こり端子１１の“１”，“０”の
レベルが悪化することになるからである。
通に接続するようなシステムでは、一方の出力回
路が働いているときは他方の出力回路の出力
MOSTが非導通になるようにチツプセレクト信
号CSによる制御が行なわれる。その理由は、も
し他方の出力MOSTが導通していると２つの出
力の間で干渉が起こり端子１１の“１”，“０”の
レベルが悪化することになるからである。
上記のようにこの種類のシステムでは非選択側
の出力MOSTは非導通であることが必要である
が、一方で出力MOSTの高速動作のために出力
MOSTのチネル長を短くし出力MOSTのコンダ
クタンスを大きくする必要がある。しかし、出力
MOSTのチヤネル長を短くすると、短チヤネル
効果によつて、MOSTのしきい値電圧が必要以
上に低下する場合がある。このようなとき、端子
５，６を接地し出力MOSTのゲート電圧を接地
レベルにしてもMOSTは完全に非導通にならず
に、出力MOSTの抵抗が数MΩ〜数100KΩの有
限値になることがある。
の出力MOSTは非導通であることが必要である
が、一方で出力MOSTの高速動作のために出力
MOSTのチネル長を短くし出力MOSTのコンダ
クタンスを大きくする必要がある。しかし、出力
MOSTのチヤネル長を短くすると、短チヤネル
効果によつて、MOSTのしきい値電圧が必要以
上に低下する場合がある。このようなとき、端子
５，６を接地し出力MOSTのゲート電圧を接地
レベルにしてもMOSTは完全に非導通にならず
に、出力MOSTの抵抗が数MΩ〜数100KΩの有
限値になることがある。
このとき、もし共通出力端子に非選択状態にあ
る出力回路が100個接続されているとすると、共
通の抵抗は数10KΩ〜数KΩとなり、選択状態の
出力回路から出る出力レベルに悪影響を与えるこ
とになる。
る出力回路が100個接続されているとすると、共
通の抵抗は数10KΩ〜数KΩとなり、選択状態の
出力回路から出る出力レベルに悪影響を与えるこ
とになる。
この発明は上記した点に鑑みてなされたもので
あり、チツプセレクト信号によつて制御される
MOST７，８のソース電極の電位を接地電位よ
り低くして非選択時の出力MOST３，４を完全
に非導通にし共通出力端子への影響をなくすこと
を目的にしている。
あり、チツプセレクト信号によつて制御される
MOST７，８のソース電極の電位を接地電位よ
り低くして非選択時の出力MOST３，４を完全
に非導通にし共通出力端子への影響をなくすこと
を目的にしている。
以下この発明の一実施例を第２図に基づいて説
明する。第２図において、第１図に示すものと同
一符号は同一又は相当部分を示すものであり、
MOST７，８のソース電極が接地レベルよりも
低い所定電圧VN（この場合−VTH）を発生する電
圧発生源に接続されたことが第１図に示すものと
相違するものである。
明する。第２図において、第１図に示すものと同
一符号は同一又は相当部分を示すものであり、
MOST７，８のソース電極が接地レベルよりも
低い所定電圧VN（この場合−VTH）を発生する電
圧発生源に接続されたことが第１図に示すものと
相違するものである。
第２図の回路の基本的な回路動作は第１図に示
すものと同じであるので相違する動作、つまり
VNによる動作を主として以下に述べる。第２図
において非選択側の出力MOST３，４のゲート
電極の電位は接地レベルよりも低い−VTH（VTHは
出力MOSTのしきい電圧）になるので、出力
MOST３，４は非導通になり出力端子１１に非
選択側の出力の影響が現れなくなる。一方選択側
はチツプセレクト信号CSが“０”であるので、
上記の非選択側の出力MOST３，４と同じ理由
でMOST７，８がいくぶん導通し端子５，６の
レベルが悪化することが考えられる。しかし、一
般的にこのような回路はOUT，信号よりも
CS信号の方が十分速く供給されるので、MOST
７，８はMOST３，４ほど速く動作する必要は
なく、そのチヤネル長はMOST３，４よりも長
くとれるし、またそのしきい値電圧もゲート電極
形成時のイオン注入等によつて意図的に大きくで
きるので、チツプセレクト信号CSが“０”のと
き完全に非導通にすることは可能である。
すものと同じであるので相違する動作、つまり
VNによる動作を主として以下に述べる。第２図
において非選択側の出力MOST３，４のゲート
電極の電位は接地レベルよりも低い−VTH（VTHは
出力MOSTのしきい電圧）になるので、出力
MOST３，４は非導通になり出力端子１１に非
選択側の出力の影響が現れなくなる。一方選択側
はチツプセレクト信号CSが“０”であるので、
上記の非選択側の出力MOST３，４と同じ理由
でMOST７，８がいくぶん導通し端子５，６の
レベルが悪化することが考えられる。しかし、一
般的にこのような回路はOUT，信号よりも
CS信号の方が十分速く供給されるので、MOST
７，８はMOST３，４ほど速く動作する必要は
なく、そのチヤネル長はMOST３，４よりも長
くとれるし、またそのしきい値電圧もゲート電極
形成時のイオン注入等によつて意図的に大きくで
きるので、チツプセレクト信号CSが“０”のと
き完全に非導通にすることは可能である。
次に第２図に示すものの接地電位以下の所定電
位VNを発生する電圧発生源について第３図に基
づいて説明する。
位VNを発生する電圧発生源について第３図に基
づいて説明する。
このものは、出力回路と同一基板上に形成でき
るものであり、第３図において、３２は−VTHの
電圧が発生される出力端子、３３は出力電圧を−
VTHにするためのクランプ用MOSTで、出力端子
３２と接地間に接続され、ゲートが接続されてい
るものである。３４は第１の整流用MOSTで、
一方の主電極およびゲートが出力端子３２に接続
されている。３５は第２の整流用MOSTで、そ
の一方の主電極には第１の整流用MOST３４の
他方の主電極およびゲートが接続され、他方の主
電極が接地されているものである。３６は整流ノ
ード、３７は結合容量で、クロツク信号ψCの加
わる端子３３と第１の整流用MOST３４の他方
の主電極間に接続されているものである。
るものであり、第３図において、３２は−VTHの
電圧が発生される出力端子、３３は出力電圧を−
VTHにするためのクランプ用MOSTで、出力端子
３２と接地間に接続され、ゲートが接続されてい
るものである。３４は第１の整流用MOSTで、
一方の主電極およびゲートが出力端子３２に接続
されている。３５は第２の整流用MOSTで、そ
の一方の主電極には第１の整流用MOST３４の
他方の主電極およびゲートが接続され、他方の主
電極が接地されているものである。３６は整流ノ
ード、３７は結合容量で、クロツク信号ψCの加
わる端子３３と第１の整流用MOST３４の他方
の主電極間に接続されているものである。
このものにおいて、その動作を説明すると、一
般に、第３図のものにおいてクランプ用MOST
３３のない回路構成のものは良く知られており、
クロツク信号ψCの電圧振幅をＶ、第１および第
２の整流用MOST３４，３５のしきい値電圧を
VTHとすると、出力端子３２には−（Ｖ−2VTH）
の負電圧が生じるものである。そして、第３図に
示すように出力端子３２にクランプ用MOST３
３を接続すると、出力端子３２の電圧が−VTHよ
り負の場合にはこのクランプ用MOST３３を通
して接地点から電流が流れるので、出力端子３２
の電圧は−VTHにクランプされることになるもの
である。すなわち、出力端子３２には一定の−
VTHの電圧が供給されることになるものである。
般に、第３図のものにおいてクランプ用MOST
３３のない回路構成のものは良く知られており、
クロツク信号ψCの電圧振幅をＶ、第１および第
２の整流用MOST３４，３５のしきい値電圧を
VTHとすると、出力端子３２には−（Ｖ−2VTH）
の負電圧が生じるものである。そして、第３図に
示すように出力端子３２にクランプ用MOST３
３を接続すると、出力端子３２の電圧が−VTHよ
り負の場合にはこのクランプ用MOST３３を通
して接地点から電流が流れるので、出力端子３２
の電圧は−VTHにクランプされることになるもの
である。すなわち、出力端子３２には一定の−
VTHの電圧が供給されることになるものである。
第４図はこの発明の他の実施例を示す回路図
で、第４図において第２図に示すものと同一符号
は同一又は相当部分を示すものであり、各出力回
路１０ａ，１０ｂ，プルアツプ側の回路
〔MOST３，７で構成される〕を除去し、出力端
子１１と電源端子１３との間に共通のプルアツプ
抵抗１４を設けて用いるもので、オープンドレイ
ン形出力と呼ばれている出力回路方式である。こ
の図における回路動作も第２図のものと同じで、
非選択状態の出力MOST４を完全に非導通にす
ることにより出力端子１１の“１”レベルの低下
が防げることは第２図の回路動作から容易に類推
できるものである。
で、第４図において第２図に示すものと同一符号
は同一又は相当部分を示すものであり、各出力回
路１０ａ，１０ｂ，プルアツプ側の回路
〔MOST３，７で構成される〕を除去し、出力端
子１１と電源端子１３との間に共通のプルアツプ
抵抗１４を設けて用いるもので、オープンドレイ
ン形出力と呼ばれている出力回路方式である。こ
の図における回路動作も第２図のものと同じで、
非選択状態の出力MOST４を完全に非導通にす
ることにより出力端子１１の“１”レベルの低下
が防げることは第２図の回路動作から容易に類推
できるものである。
上記説明はすべてｎチヤネルMOSTを用いた
場合について述べたが、ｐチヤネルMOSTを用
いた場合にもこの発明の主旨は適用できる。
場合について述べたが、ｐチヤネルMOSTを用
いた場合にもこの発明の主旨は適用できる。
ここで、非選択時に出力MOST３，４を非導
通にするとき、このMOST７，８のゲートに加
える電位は接地レベルより低く−VTH（VTHは
MOSTのしきい電圧）よりも高くすることが最
も望ましいと考えられる。これは、チツプセレク
ト信号CSは一般的には5Vの高電源電位と接地電
位との間の電位であり、この接地電位のチツプセ
レクト信号CSをMOST７，８に加えても、端子
１２の電位が−VTHより低いと、MOST７，８は
オフしないので、チツプセレクト信号CSとして、
接地電位より低い電位の信号を作る必要があり、
チツプセレクト信号の回路が複雑になるからであ
る。
通にするとき、このMOST７，８のゲートに加
える電位は接地レベルより低く−VTH（VTHは
MOSTのしきい電圧）よりも高くすることが最
も望ましいと考えられる。これは、チツプセレク
ト信号CSは一般的には5Vの高電源電位と接地電
位との間の電位であり、この接地電位のチツプセ
レクト信号CSをMOST７，８に加えても、端子
１２の電位が−VTHより低いと、MOST７，８は
オフしないので、チツプセレクト信号CSとして、
接地電位より低い電位の信号を作る必要があり、
チツプセレクト信号の回路が複雑になるからであ
る。
以上詳述したように、この発明ではゲート入力
に応じて２値論理電圧のいずれか一方を出力する
出力MOSTのゲートと低電位点との間に制御用
MOSTを接続し、この制御用MOSTのゲートへ
供給される制御電圧によつて出力MOSTを非導
通状態にする出力回路において、上記低電位点の
電位を上記２値論理電圧の低レベル側の値より低
くしたので、出力MOSTを非導通状態にすべき
ときは完全に非導通化が可能となり、このような
出力MOSTを複数個並列接続しても出力間に干
渉を起こすこともない。
に応じて２値論理電圧のいずれか一方を出力する
出力MOSTのゲートと低電位点との間に制御用
MOSTを接続し、この制御用MOSTのゲートへ
供給される制御電圧によつて出力MOSTを非導
通状態にする出力回路において、上記低電位点の
電位を上記２値論理電圧の低レベル側の値より低
くしたので、出力MOSTを非導通状態にすべき
ときは完全に非導通化が可能となり、このような
出力MOSTを複数個並列接続しても出力間に干
渉を起こすこともない。
特に出力MOSTのゲートが接続させる低電位
点への電圧を供給する電圧発生回路を出力
MOSTが制御用MOSTと同様のMOST等で伴つ
て構成しているので、１チツプ上に係ることによ
り、電圧変動があつても、出力MOST、制御用
MOSTのしきい電圧変動と同じように電圧発生
回路中のMOST等も変動し、出力MOSTや制御
MOSTの動作正常に保持しておくことができる。
点への電圧を供給する電圧発生回路を出力
MOSTが制御用MOSTと同様のMOST等で伴つ
て構成しているので、１チツプ上に係ることによ
り、電圧変動があつても、出力MOST、制御用
MOSTのしきい電圧変動と同じように電圧発生
回路中のMOST等も変動し、出力MOSTや制御
MOSTの動作正常に保持しておくことができる。
第１図は従来技術によるる半導体集積回路の出
力回路の要部回路図、第２図はこの発明の一実施
例になる半導体集積回路の出力回路の要部回路
図、第３図は第２図の実施例における所定電圧
VNの発生源の一例を示す回路図、第４図はこの
発明の実施例になる半導体集積回路の出力回路の
要部回路図である。 図において、１ａ，１ｂは出力端子、２ａ，２
ｂは電源端子（高レベル側の論理電圧点）、３ａ，
３ｂはプルアツプMOST、４ａ，４ｂは出力
MOST（第１の絶縁ゲート形電界効果トランジス
タ）、６ａ，６ｂは出力すべき論理電圧の供給端
子、８ａ，８ｂは第２の絶縁ゲート形電界効果ト
ランジスタ、９ａ，９ｂは制御信号供給端子、１
２ａ，１２ｂは低レベル側の論理電圧より電圧
点、３２は整流回路出力端子、３３はクランプ用
MOST（第３の絶縁ゲート形電界効果トランジス
タ）、３４，３５は整流用MOST、３６は整流ノ
ード、３７は結合容量である。なお、図中同一符
号は同一または相当部分を示す。
力回路の要部回路図、第２図はこの発明の一実施
例になる半導体集積回路の出力回路の要部回路
図、第３図は第２図の実施例における所定電圧
VNの発生源の一例を示す回路図、第４図はこの
発明の実施例になる半導体集積回路の出力回路の
要部回路図である。 図において、１ａ，１ｂは出力端子、２ａ，２
ｂは電源端子（高レベル側の論理電圧点）、３ａ，
３ｂはプルアツプMOST、４ａ，４ｂは出力
MOST（第１の絶縁ゲート形電界効果トランジス
タ）、６ａ，６ｂは出力すべき論理電圧の供給端
子、８ａ，８ｂは第２の絶縁ゲート形電界効果ト
ランジスタ、９ａ，９ｂは制御信号供給端子、１
２ａ，１２ｂは低レベル側の論理電圧より電圧
点、３２は整流回路出力端子、３３はクランプ用
MOST（第３の絶縁ゲート形電界効果トランジス
タ）、３４，３５は整流用MOST、３６は整流ノ
ード、３７は結合容量である。なお、図中同一符
号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 一方の主電極を高レベル側の論理電圧点にプ
ルアツプされた出力端子に、他方の主電極を低レ
ベル側の論理電圧点に接続され、ゲート電極に出
力すべき論理電圧が供給される第１の絶縁ゲート
形電界効果トランジスタと、 一方の主電極を上記第１の絶縁ゲート形電界効
果トランジスタのゲート電極に、他方の主電極を
上記低レベル側の論理電圧点より低い電圧点に接
続され、ゲート電極に制御信号が供給される第２
の絶縁ゲート形電界効果トランジスタと、 コンデンサと一方向性素子とによつて構成され
一方の極性の周期的な信号を受けることにより他
方の極性のバイアス電圧を出力する整流回路と、
該整流回路の出力端子と上記低レベル側の論理電
圧点との間で整流接続された第３の絶縁ゲート形
電界効果トランジスタとを含む電圧発生回路とを
備え、 上記整流回路の出力端子を上記第２の絶縁ゲー
ト形電界効果トランジスタの他方の主電極に接続
したことを特徴とする出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148064A JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
| DE3330559A DE3330559C2 (de) | 1982-08-24 | 1983-08-24 | Ausgangsschaltung für eine integrierte Halbleiterschaltung |
| US06/525,901 US4571509A (en) | 1982-08-24 | 1983-08-24 | Output circuit having decreased interference between output terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148064A JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
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