JPH0289357A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH0289357A JPH0289357A JP63242724A JP24272488A JPH0289357A JP H0289357 A JPH0289357 A JP H0289357A JP 63242724 A JP63242724 A JP 63242724A JP 24272488 A JP24272488 A JP 24272488A JP H0289357 A JPH0289357 A JP H0289357A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- signal
- output
- gate
- positive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000010355 oscillation Effects 0.000 claims description 3
- HCZMHWVFVZAHCR-UHFFFAOYSA-N 2-[2-(2-sulfanylethoxy)ethoxy]ethanethiol Chemical compound SCCOCCOCCS HCZMHWVFVZAHCR-UHFFFAOYSA-N 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特に基板バイアス回路を内
蔵し出力回路を備えた半導体回路に関する。
蔵し出力回路を備えた半導体回路に関する。
第４図は出力回路を備えた従来の半導体回路の一例を示
す回路図である。
す回路図である。
基板バイアス回路を内蔵している従来の半導体回路は、
第４図に示すように、否定論理積回路ＮＡ４１およびイ
ンバータＩＮ４．により第１のゲート回路を構成し、否
定論理積回路ＮＡ４□およびインバータＩＮ４゜により
第２のゲート回路を構成している。
第４図に示すように、否定論理積回路ＮＡ４１およびイ
ンバータＩＮ４．により第１のゲート回路を構成し、否
定論理積回路ＮＡ４□およびインバータＩＮ４゜により
第２のゲート回路を構成している。
また、第１の出力用Ｎチャネル型Ｍ ＯＳ ）−ランジ
スタである出力用Ｎチャネル型Ｍ ＯＳ ＋−ランジス
タ（以下にＮ ｃｂ−Ｔ 、と称する＞Ｑ４＋；Ｂよび
第２の出力用Ｎチャネル型ＭＯＳトランジスタであるＮ
ｃｈ−’ｒｒ Ｑ４□を使用して出力回路を構成してい
る。
スタである出力用Ｎチャネル型Ｍ ＯＳ ＋−ランジス
タ（以下にＮ ｃｂ−Ｔ 、と称する＞Ｑ４＋；Ｂよび
第２の出力用Ｎチャネル型ＭＯＳトランジスタであるＮ
ｃｈ−’ｒｒ Ｑ４□を使用して出力回路を構成してい
る。
否定論理積回路Ｎ Ａ ４１は、一方の入力に、入力デ
ータ信号ＤＱを、他方の入力に出力イネーブル信号ＤＯ
Ｅを供給され、否定論理積回路ＮＡ４２は、一方の入力
に、入力データ信号の反転信号「ｑを、他方の入力に出
力イネーブル信号ＤＯＥを供給されている。
ータ信号ＤＱを、他方の入力に出力イネーブル信号ＤＯ
Ｅを供給され、否定論理積回路ＮＡ４２は、一方の入力
に、入力データ信号の反転信号「ｑを、他方の入力に出
力イネーブル信号ＤＯＥを供給されている。
次のインバータＩＮ４、は、否定論理積回路ＮＡ４．の
出力を反転して、Ｎｏｈ ＴｒＱ４１のゲートに接続
し、インバータ■Ｎ４２は、否定論理積回路ＮＡ４□の
出力を反転して、Ｎｃｈ ＴｒＱ４□のゲートに接続
している。
出力を反転して、Ｎｏｈ ＴｒＱ４１のゲートに接続
し、インバータ■Ｎ４２は、否定論理積回路ＮＡ４□の
出力を反転して、Ｎｃｈ ＴｒＱ４□のゲートに接続
している。
また、Ｎｃｈ−ＴｒＱ４、は、ドレインを電源ＶＣＣに
、ソースを出力信号り。ＩＴの出力端子に接続し、Ｎｏ
ｈＴ−Ｑ４□は、ドレインを出力信号ＤｏｕＴの出力端
子に接続し、ソースを接地接続している。
、ソースを出力信号り。ＩＴの出力端子に接続し、Ｎｏ
ｈＴ−Ｑ４□は、ドレインを出力信号ＤｏｕＴの出力端
子に接続し、ソースを接地接続している。
このため、第４図に示す従来の半導体回路は、出力イネ
ーブル信号ＤＯＥが正電位の場合には、入力データ信号
ＤＱが正電位で、入力データ信号の反転信号「可が零電
位のときに、出力端子から正電位の出力信号Ｄ ０ｔｌ
Ｔを送出し、入力データ信号ＤＱが零電位で、入力デー
タ信号の反転信号「ｑが正電位のときに、出力端子から
零電位の出力信号り。Ｌ１２を送出する。
ーブル信号ＤＯＥが正電位の場合には、入力データ信号
ＤＱが正電位で、入力データ信号の反転信号「可が零電
位のときに、出力端子から正電位の出力信号Ｄ ０ｔｌ
Ｔを送出し、入力データ信号ＤＱが零電位で、入力デー
タ信号の反転信号「ｑが正電位のときに、出力端子から
零電位の出力信号り。Ｌ１２を送出する。
また、出力イネーブル信号ＤＯＥが零電位のときには、
Ｎｃｈ ＴｒＱ４１． Ｑ４２のゲート電位が、いず
れも接地電位に近い零電位になるので、Ｎｃｈ Ｔｒ
Ｑ４１． Ｑ４２は、いずれもオフの状態で、出力信
号Ｄ ＯＵＴがでないで出力端子が高インピーダンスの
状態になる。
Ｎｃｈ ＴｒＱ４１． Ｑ４２のゲート電位が、いず
れも接地電位に近い零電位になるので、Ｎｃｈ Ｔｒ
Ｑ４１． Ｑ４２は、いずれもオフの状態で、出力信
号Ｄ ＯＵＴがでないで出力端子が高インピーダンスの
状態になる。
上述した従来の半導体回路は、出力信号Ｄｏｏｒの出力
端子が、他の回路に接続されている場合に、上記の高イ
ンピーダンスの状態で、入力電圧の最小値である一ＩＶ
に近い電圧が印加されることがある。
端子が、他の回路に接続されている場合に、上記の高イ
ンピーダンスの状態で、入力電圧の最小値である一ＩＶ
に近い電圧が印加されることがある。
上記の第４図に示す従来の半導体回路では、Ｎｃｈ
Ｔｒ Ｑ４１． Ｑ４２のゲート電位が、いずれも接地
電位に近い零電位なので、出力端子り。ＵＴがｌＶに近
い値になると、Ｎｏｂ Ｔ、 Ｑ４１． Ｑ４゜のし
きい値電圧ＶＴＮ（０，５〜０．９Ｖ程度）を越えるこ
ととなり、Ｎ、、ｈ ＴｒＱ４１．Ｑ４２が、オンの
状態に移行する。
Ｔｒ Ｑ４１． Ｑ４２のゲート電位が、いずれも接地
電位に近い零電位なので、出力端子り。ＵＴがｌＶに近
い値になると、Ｎｏｂ Ｔ、 Ｑ４１． Ｑ４゜のし
きい値電圧ＶＴＮ（０，５〜０．９Ｖ程度）を越えるこ
ととなり、Ｎ、、ｈ ＴｒＱ４１．Ｑ４２が、オンの
状態に移行する。
このとき、Ｎｃｈ ’ｒｒ Ｑ４１． Ｑ４２により
、基板にホールの注入が行われて、内蔵している基板バ
イアス回路の容量を越えると基板電位が上昇し、内部回
路の誤動作を発生させることとなる。
、基板にホールの注入が行われて、内蔵している基板バ
イアス回路の容量を越えると基板電位が上昇し、内部回
路の誤動作を発生させることとなる。
この現象はアイオナイゼーション電流による不良として
知られている。
知られている。
このアイオナイゼーション電流の大きさは、トランジス
タの電流能力に比例し、トランジスタが、ピンチオフの
状態にあるときに最大となる。
タの電流能力に比例し、トランジスタが、ピンチオフの
状態にあるときに最大となる。
従って、トランジスタのトレインとソースとの間に高電
圧がかかり、ゲート電圧がしきい値電圧■↑Ｎ近辺のと
きに最悪となる。
圧がかかり、ゲート電圧がしきい値電圧■↑Ｎ近辺のと
きに最悪となる。
なお、アイオナイゼーション電流は、ドレイン、ソース
間の電圧が高くなると指数的に増大することが知られて
いる。
間の電圧が高くなると指数的に増大することが知られて
いる。
上記の第４図に示す従来の半導体回路では、Ｎｃｈ−Ｔ
ｒＱ４□によるアイオナイゼーション電流は、無視でき
る大きさであるが、Ｎｃｈ−ＴｒＱ４、によるアイオナ
イゼーション電流は、大きくなり、基板電位を上昇させ
て内部回路の誤動作を発生させるという欠点がある。
ｒＱ４□によるアイオナイゼーション電流は、無視でき
る大きさであるが、Ｎｃｈ−ＴｒＱ４、によるアイオナ
イゼーション電流は、大きくなり、基板電位を上昇させ
て内部回路の誤動作を発生させるという欠点がある。
本発明の目的は、出力イネーブル信号がないとき、出力
用Ｎ（Ｐ）チャネル型ＭＯＳトランジスタのゲート電位
を負電位（正電位）にすることにより、出力端子に負電
圧（正電圧）が印加されても、アイオナイゼーション電
流を発生させない半導体回路を提供することにある。
用Ｎ（Ｐ）チャネル型ＭＯＳトランジスタのゲート電位
を負電位（正電位）にすることにより、出力端子に負電
圧（正電圧）が印加されても、アイオナイゼーション電
流を発生させない半導体回路を提供することにある。
本発明の半導体回路は、
（Ａ＞データがあるとき正電位（負電位）でデータがな
いとき零電位の入力データ信号と、前記入力データ信号
の出力を正電位（負電位）のときにのみ許可することを
意味する出力イネーブル信号とを受けて、前記入力デー
タ信号が正電位（負電位）で前記出力イネーブル信号も
正電位（負電位）のときにのみ、正電位（負電位）のゲ
ート信号を送り、その他のときは零電位のゲート信号を
送る第１のゲート回路、 （Ｂ）前記入力データ信号の反転信号と、前記出力イネ
ーブル信号とを受けて、前記入力データ信号の反転信号
が正電位（負電位）で前記出力イネーブル信号も正電位
（負電位）のときにのみ、正電位（負電位〉のゲート信
号を送り、その他のときは零電位のゲート信号を送る第
２のゲート回路、 （Ｃ）ゲートに前記第１のゲート回路から送られるゲー
ト信号を受け、ドレインを正電位（負電位）の定電圧源
に接続し、ソースを出力端子に接続して正電位（負電位
）のゲート信号のときにのみ導通して正電位（負電位）
の出力信号を出力する第１の出力用Ｎ（Ｐ）チャネル型
ＭＯＳトラン′ジスタ （Ｄ）ゲートに前記第２のゲート回路から送られるゲー
ト信号を受け、ソースを接地接続し、ドレインを前記出
力端子に接続して正電位（負電位）のゲート信号のとき
にのみ導通して接地電位に近い零電位の出力信号を出力
する第２の出力用Ｎ （Ｐ）チャネル型ＭＯＳトランジ
スタ を備える半導体回路において、 （Ｅ）前記出力イネーブル信号の反転信号を受けて、前
記入力データ信号の出力を許可しないことを意味してい
る前記出力イネーブル信号の反転信号が正電位（負電位
）のときにのみ、活性化して発振するリングオシレータ
、（Ｆ）活性化した前記リングオシレータの発振出力に
より、接地電位より低い（高い）逆バイアス電圧を発生
する逆バイアス発生回路、（Ｇ）前記出力イネーブル信
号の反転信号を受けて、前記出力イネーブル信号の反転
信号が正電位（負電位）のときにのみ、前記逆バイアス
発生回路からの逆バイアス電圧を前記第１の出力用Ｎ
（Ｐ）チャネル型ＭＯ８）ランジスタのゲートに供給す
るスイッチ回路、を備えて構成されている。
いとき零電位の入力データ信号と、前記入力データ信号
の出力を正電位（負電位）のときにのみ許可することを
意味する出力イネーブル信号とを受けて、前記入力デー
タ信号が正電位（負電位）で前記出力イネーブル信号も
正電位（負電位）のときにのみ、正電位（負電位）のゲ
ート信号を送り、その他のときは零電位のゲート信号を
送る第１のゲート回路、 （Ｂ）前記入力データ信号の反転信号と、前記出力イネ
ーブル信号とを受けて、前記入力データ信号の反転信号
が正電位（負電位）で前記出力イネーブル信号も正電位
（負電位）のときにのみ、正電位（負電位〉のゲート信
号を送り、その他のときは零電位のゲート信号を送る第
２のゲート回路、 （Ｃ）ゲートに前記第１のゲート回路から送られるゲー
ト信号を受け、ドレインを正電位（負電位）の定電圧源
に接続し、ソースを出力端子に接続して正電位（負電位
）のゲート信号のときにのみ導通して正電位（負電位）
の出力信号を出力する第１の出力用Ｎ（Ｐ）チャネル型
ＭＯＳトラン′ジスタ （Ｄ）ゲートに前記第２のゲート回路から送られるゲー
ト信号を受け、ソースを接地接続し、ドレインを前記出
力端子に接続して正電位（負電位）のゲート信号のとき
にのみ導通して接地電位に近い零電位の出力信号を出力
する第２の出力用Ｎ （Ｐ）チャネル型ＭＯＳトランジ
スタ を備える半導体回路において、 （Ｅ）前記出力イネーブル信号の反転信号を受けて、前
記入力データ信号の出力を許可しないことを意味してい
る前記出力イネーブル信号の反転信号が正電位（負電位
）のときにのみ、活性化して発振するリングオシレータ
、（Ｆ）活性化した前記リングオシレータの発振出力に
より、接地電位より低い（高い）逆バイアス電圧を発生
する逆バイアス発生回路、（Ｇ）前記出力イネーブル信
号の反転信号を受けて、前記出力イネーブル信号の反転
信号が正電位（負電位）のときにのみ、前記逆バイアス
発生回路からの逆バイアス電圧を前記第１の出力用Ｎ
（Ｐ）チャネル型ＭＯ８）ランジスタのゲートに供給す
るスイッチ回路、を備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の半導体回路の一実施例を示す回路図で
ある。
ある。
本実施例の半導体回路は、Ｐ型基板の上に形成され、基
板バイアス回路を内蔵している。
板バイアス回路を内蔵している。
まず、第１のゲート回路は、第１図に示すように、否定
論理積回路ＮＡ、 、出力用Ｐチャネル型ＭＯＳトラン
ジスタ（以下にＰｃｈ−Ｔｒと称する）およびＮ。ｈ
ＴｒＱ４ 、Ｑ５によ り構成され、第２のゲート回
路は、否定論理積回路ＮＡ２およびインバータＩＮ２に
より構成されている。
論理積回路ＮＡ、 、出力用Ｐチャネル型ＭＯＳトラン
ジスタ（以下にＰｃｈ−Ｔｒと称する）およびＮ。ｈ
ＴｒＱ４ 、Ｑ５によ り構成され、第２のゲート回
路は、否定論理積回路ＮＡ２およびインバータＩＮ２に
より構成されている。
また、第１の出力用Ｎチャネル型ＭＯＳトランジスタで
あるＮ。ｈＴｒＱｌおよび第２の出力用Ｎチャネル型Ｍ
ＯＳトランジスタであるＮｏｈ ＴｒＱ２を使用して
出力回路を構成している。
あるＮ。ｈＴｒＱｌおよび第２の出力用Ｎチャネル型Ｍ
ＯＳトランジスタであるＮｏｈ ＴｒＱ２を使用して
出力回路を構成している。
さらに、出力イネーブル信号ＤＯＥを受けて、インバー
タＩＮ３により反転させたバイアス指示信号Ｘを入力し
ている逆バイアス生成部ＧＢＢＧは、リングオシレータ
、逆バイアス発生回路およびスイッチ回路を含んで構成
されている。
タＩＮ３により反転させたバイアス指示信号Ｘを入力し
ている逆バイアス生成部ＧＢＢＧは、リングオシレータ
、逆バイアス発生回路およびスイッチ回路を含んで構成
されている。
第２図は本実施例の逆バイアス生成部の第１の例を示す
回路図である。
回路図である。
逆バイアス生成部ＧＢＢＧは、第２図に示すように、否
定論理積回路ＮＡ、およびインバータＩＮ４．ＩＮ、で
リングオシレータを形成し、インバータＩＮ５の出力を
コンデンサＣ，を通して受けたＮｃｈ ＴｒＱ６ 、
Ｑ７で逆バイアス発生回路を形成し、ＮＣｈ−ＴｒＱ８
でスイッチ回路を形成している。
定論理積回路ＮＡ、およびインバータＩＮ４．ＩＮ、で
リングオシレータを形成し、インバータＩＮ５の出力を
コンデンサＣ，を通して受けたＮｃｈ ＴｒＱ６ 、
Ｑ７で逆バイアス発生回路を形成し、ＮＣｈ−ＴｒＱ８
でスイッチ回路を形成している。
以下に、本実施例の半導体回路の動作３第１図および第
２図を参照して説明する。
２図を参照して説明する。
否定論理積回路ＮＡ、は、一方の入力に、データがある
とき正電位でデータがないとき零電位の入力データ信号
ＤＱを、他方の入力に入力データ信号ＤＱの出力を正電
位のときにのみ許可することを意味する出力イネーブル
信号ＤＯＥを供給され、否定論理積回路ＮＡ２は、一方
の入力に、入力データ信号の反転信号「Ｔを、他方の入
力に出力イネーブル信号ＤＯＥを供給され、それぞれの
否定論理積信号を送出している。
とき正電位でデータがないとき零電位の入力データ信号
ＤＱを、他方の入力に入力データ信号ＤＱの出力を正電
位のときにのみ許可することを意味する出力イネーブル
信号ＤＯＥを供給され、否定論理積回路ＮＡ２は、一方
の入力に、入力データ信号の反転信号「Ｔを、他方の入
力に出力イネーブル信号ＤＯＥを供給され、それぞれの
否定論理積信号を送出している。
次のＰｃｈ−Ｔ、Ｑ３は、否定論理積回路ＮＡ。
の否定論理積信号をゲートに受けて、ドレインを正電位
の定電圧源ＶＣＣに接続し、ソースをＮｃｈ−ＴｒＱ４
のドレインとＮ。ｈＴ−Ｑ＋のゲートと逆バイアス生成
部ＧＢＢＧの出力とに接続してゲート信号Ｙを得ている
。
の定電圧源ＶＣＣに接続し、ソースをＮｃｈ−ＴｒＱ４
のドレインとＮ。ｈＴ−Ｑ＋のゲートと逆バイアス生成
部ＧＢＢＧの出力とに接続してゲート信号Ｙを得ている
。
一方、Ｎｃｈ−ＴｒＱ４は、ゲートに出力イネーブル信
号ＤＯＥを受けて、ソースをＮ。ｈ−’ｒｒＱ５のドレ
インに接続し、Ｎｃｈ−ＴｒＱ５は、否定論理積回路Ｎ
Ａ、の否定論理積信号をゲートに受けて、トレインを接
地接続している。
号ＤＯＥを受けて、ソースをＮ。ｈ−’ｒｒＱ５のドレ
インに接続し、Ｎｃｈ−ＴｒＱ５は、否定論理積回路Ｎ
Ａ、の否定論理積信号をゲートに受けて、トレインを接
地接続している。
この結果、Ｐｃｈ−ＴｒＱ３およびＮ ｃｈ−Ｔ 。
Ｑ４．Ｑ５は、Ｎｃｈ−Ｔ、Ｑ＋のゲートに、入力デー
タ信号ＤＱが正電位で出力イネーブル信号ＤＯＥも正電
位のときに、正電位のゲート信号Ｙを送り、入力データ
信号ＤＱが零電位で出力イネーブル信号ＤＯＥが正電位
のときに、零電位のゲート信号Ｙを送り、出力イネーブ
ル信号ＤＯＥが零電位のときには、Ｐ Ｃ，−Ｔ、 Ｑ
、およびＮｃｈ−ＴｒＱ４がいずれもオフの状態となり
、高インピーダンスの状態を提供している。
タ信号ＤＱが正電位で出力イネーブル信号ＤＯＥも正電
位のときに、正電位のゲート信号Ｙを送り、入力データ
信号ＤＱが零電位で出力イネーブル信号ＤＯＥが正電位
のときに、零電位のゲート信号Ｙを送り、出力イネーブ
ル信号ＤＯＥが零電位のときには、Ｐ Ｃ，−Ｔ、 Ｑ
、およびＮｃｈ−ＴｒＱ４がいずれもオフの状態となり
、高インピーダンスの状態を提供している。
また、インバータＩＮ２は、否定論理積回路ＮＡ２の出
力を反転して、Ｎｃｈ−ＴｒＱ２のゲートに接続してい
る。
力を反転して、Ｎｃｈ−ＴｒＱ２のゲートに接続してい
る。
このため、インバータＩＮ２は、Ｎｃ、−Ｔ。
Ｑ２のゲートに、入力データ信号の反転信号「ｑが正電
位で出力イネーブル信号ＤＯＥも正電位のときにのみ、
正電位のゲート信号を送り、その池のときは零電位のゲ
ート信号を送っている。
位で出力イネーブル信号ＤＯＥも正電位のときにのみ、
正電位のゲート信号を送り、その池のときは零電位のゲ
ート信号を送っている。
一方、逆バイアス生成部ＧＢＢＧのリングオシレータは
、否定論理積回路ＮＡ、 、インバータＩＮ４．ＩＮＳ
を直列に接続し、否定論理積回路ＮＡ、の一方の入力に
、バイアス指示信号Ｘを入力し、他方の入力にインバー
タＩＮ５の出力を接続しているに のため、リングオシレータは、出力イネーブル信号ＤＯ
Ｅが入力データ信号ＤＱの出力を許可しないことを示し
ている零電位のとき、バイアス指示信号Ｘが正電位にな
るので活性化して発振する。
、否定論理積回路ＮＡ、 、インバータＩＮ４．ＩＮＳ
を直列に接続し、否定論理積回路ＮＡ、の一方の入力に
、バイアス指示信号Ｘを入力し、他方の入力にインバー
タＩＮ５の出力を接続しているに のため、リングオシレータは、出力イネーブル信号ＤＯ
Ｅが入力データ信号ＤＱの出力を許可しないことを示し
ている零電位のとき、バイアス指示信号Ｘが正電位にな
るので活性化して発振する。
また、逆バイアス発生回路のＮ ｃ ｈ 、 Ｔ ｒ
Ｑ ｂは、インバータＩＮＳの出力をコンデンサＣ１を
通して、ゲートおよびドレインに接続し、ソースを接地
接続し、Ｎｃｈ−ＴｒＱ７は、ソースをＮｃｈ ’ｒ
ｒ Ｑｆ、のゲートおよびドレインに接続し、ゲートお
よびトレインをスイッチ回路のＮＣｈ Ｔ−Ｑｓのソ
ースに接続しているので、活性化したリングオシレータ
の発振出力により、接地電位より低い逆バイアス電圧を
発生して、それをＮｃｈ ＴｒＱｓのソースに供給す
る。
Ｑ ｂは、インバータＩＮＳの出力をコンデンサＣ１を
通して、ゲートおよびドレインに接続し、ソースを接地
接続し、Ｎｃｈ−ＴｒＱ７は、ソースをＮｃｈ ’ｒ
ｒ Ｑｆ、のゲートおよびドレインに接続し、ゲートお
よびトレインをスイッチ回路のＮＣｈ Ｔ−Ｑｓのソ
ースに接続しているので、活性化したリングオシレータ
の発振出力により、接地電位より低い逆バイアス電圧を
発生して、それをＮｃｈ ＴｒＱｓのソースに供給す
る。
このため、スイッチ回路のＮｃｈ−ＴｒＱｓは、ゲート
にバイアス指示信号Ｘを受けて、バイアス指示信号Ｘが
正電位になるときにだけ、ドレインが逆バイアス発生回
路からの逆バイアス電圧をゲート信号ＹとしてＮｃｂＴ
ｒＱｒのゲートに供給する。
にバイアス指示信号Ｘを受けて、バイアス指示信号Ｘが
正電位になるときにだけ、ドレインが逆バイアス発生回
路からの逆バイアス電圧をゲート信号ＹとしてＮｃｂＴ
ｒＱｒのゲートに供給する。
なお、しきい値電圧をＶＴＮとして、ゲート信号Ｙが、
−ＶＴＮより大きい負電位になると、Ｎｃｂ−Ｔ、Ｑ４
がオンになるので、逆バイアス生成部ＧＢＢＧの電流能
力をＮｃｂ ＴｒＱ４ 、Ｑ５の電流能力に比べて小
さくすることにより、ゲート信号Ｙの電位は、はぼ−Ｖ
ＴＮ程度になる。
−ＶＴＮより大きい負電位になると、Ｎｃｂ−Ｔ、Ｑ４
がオンになるので、逆バイアス生成部ＧＢＢＧの電流能
力をＮｃｂ ＴｒＱ４ 、Ｑ５の電流能力に比べて小
さくすることにより、ゲート信号Ｙの電位は、はぼ−Ｖ
ＴＮ程度になる。
そこで、Ｎｃｈ ＴｒＱ＋は、ドレインを正電位の定
電圧源ＶＣＣに接続し、ソースを出力端子に接続して、
入力データ信号ＤＱが正電位で出力イネーブル信号ＤＯ
Ｅも正電位であるゲート信号Ｙが正電位のときにだけ、
導通して正電位の出力信号Ｄｏｕｒを出力している。
電圧源ＶＣＣに接続し、ソースを出力端子に接続して、
入力データ信号ＤＱが正電位で出力イネーブル信号ＤＯ
Ｅも正電位であるゲート信号Ｙが正電位のときにだけ、
導通して正電位の出力信号Ｄｏｕｒを出力している。
なお、出力イネーブル信号ＤＯＥが零電位のときには、
ゲート信号Ｙが逆バイアス生成部ＧＢＢＧから接地電位
より低い逆バイアス電圧であるほぼ−ＶＴＮ程度を供給
されているので、出力信号Ｄ ｏｕｔに外部から一２Ｖ
ＴＮ程度より絶対値の大きい負電圧が付加されない限り
、Ｎ ａｈ Ｔ ｒ Ｑ ｒは、オンにはならない。
ゲート信号Ｙが逆バイアス生成部ＧＢＢＧから接地電位
より低い逆バイアス電圧であるほぼ−ＶＴＮ程度を供給
されているので、出力信号Ｄ ｏｕｔに外部から一２Ｖ
ＴＮ程度より絶対値の大きい負電圧が付加されない限り
、Ｎ ａｈ Ｔ ｒ Ｑ ｒは、オンにはならない。
Ｖ ＴＮ＝ ０ 、５〜０．９Ｖ程度であり、−２Ｖ↑
Ｎは、−１Ｖより絶対値の大きい負電圧となるので、出
力信号Ｉ）ｏｕ↑に外部から一１■より絶対値率さい負
電圧が印加されても、Ｎｏｈ−ＴｒＱｌにによる、アイ
オナイゼーション電流が生ずる心配はない。
Ｎは、−１Ｖより絶対値の大きい負電圧となるので、出
力信号Ｉ）ｏｕ↑に外部から一１■より絶対値率さい負
電圧が印加されても、Ｎｏｈ−ＴｒＱｌにによる、アイ
オナイゼーション電流が生ずる心配はない。
また、Ｎｃｈ ＴｒＱ２は、ゲートにインバータＩＮ
２から送られるゲート信号を受け、ソースを接地接続し
、ドレインを出力端子に接続して、入力データ信号の反
転信号ＤＱが正電位で出力イネーブル信号ＤＯＥも正電
位であるゲート信号が正電位のときにだけ導通して接地
電位に近い零電位の出力信号Ｄｏυ１を出力している。
２から送られるゲート信号を受け、ソースを接地接続し
、ドレインを出力端子に接続して、入力データ信号の反
転信号ＤＱが正電位で出力イネーブル信号ＤＯＥも正電
位であるゲート信号が正電位のときにだけ導通して接地
電位に近い零電位の出力信号Ｄｏυ１を出力している。
次に、第３図は本実施例の逆バイアス生成部の第２の例
を示す回路図である。
を示す回路図である。
第２図に示す逆バイアス生成部の第１の例と異なる点は
、第１の例で使用しているダイオード接続したＮｃｈ
ＴｒＱ６．Ｑ７に代って、この第２の例では、ダイオ
ード接続しなＰ。ｈ−ＴｒＱ９Ｑｌｏを使用しているこ
とである。
、第１の例で使用しているダイオード接続したＮｃｈ
ＴｒＱ６．Ｑ７に代って、この第２の例では、ダイオ
ード接続しなＰ。ｈ−ＴｒＱ９Ｑｌｏを使用しているこ
とである。
第３図に示している第２の例では、Ｎｃｂ−Ｔｒの代り
に、ｐｃｂ−’ｒｒを用いているため、Ｎ 、ｂ−Ｔ
、によるアイオナイゼーション電流を押えることができ
るという利点がある。
に、ｐｃｂ−’ｒｒを用いているため、Ｎ 、ｂ−Ｔ
、によるアイオナイゼーション電流を押えることができ
るという利点がある。
なお、上記の実施例は、すべてＰ型基板の上に形成され
た半導体回路について説明しているが、Ｎ型基板の上に
形成された半導体回路においても、上記のＮ。ｈ−Ｔｒ
とＰＣｈ−Ｔｒとをそれぞれ入れ替えた回路で、同様に
本発明の半導体回路を実現することができる。
た半導体回路について説明しているが、Ｎ型基板の上に
形成された半導体回路においても、上記のＮ。ｈ−Ｔｒ
とＰＣｈ−Ｔｒとをそれぞれ入れ替えた回路で、同様に
本発明の半導体回路を実現することができる。
以上述べたように、本実施例の半導体回路は、出力イネ
ーブル信号がないとき、出力用Ｎ （Ｐ）チャネル型Ｍ
ＯＳ トランジスタのゲート電位を負電位（正電位）
にすることにより、出力端子に負電圧（正電圧）が印加
されても、アイオナイゼーション電流を発生させないこ
ととなる。
ーブル信号がないとき、出力用Ｎ （Ｐ）チャネル型Ｍ
ＯＳ トランジスタのゲート電位を負電位（正電位）
にすることにより、出力端子に負電圧（正電圧）が印加
されても、アイオナイゼーション電流を発生させないこ
ととなる。
以上説明したように、本発明の半導体回路は、出力イネ
ーブル信号がないとき、出力用Ｎ（Ｐ）チャネル型Ｍ
ＯＳ Ｔ−ランジスタのゲート電位を負電位（正電位）
にすることにより、出力端子に負電圧（正電圧）が印加
されても、アイオナイゼーション電流を発生させないと
いう効果を有している。
ーブル信号がないとき、出力用Ｎ（Ｐ）チャネル型Ｍ
ＯＳ Ｔ−ランジスタのゲート電位を負電位（正電位）
にすることにより、出力端子に負電圧（正電圧）が印加
されても、アイオナイゼーション電流を発生させないと
いう効果を有している。
第１図は本発明の半導体回路の一実施例を示す回路図、
第２図は本実施例の逆バイアス生成部の第１の例を示す
回路図、第３図は本実施例の逆バイアス生成部の第２の
例を示す回路図、第４図は出力回路を備えた従来の半導
体回路の一例を示す回路′図である。 Ｃ１・・・・・・コンデンサ、ＤＯＥ・・・・・・出力
イネーブル信号、Ｄ ｏｕＴ・・・・・・出力信号、Ｄ
Ｑ・・・・・・入力データ信号、ＤＱ・・・・・・入力
データ信号の反転信号、ＧＢＢＧ・・・・・・逆バイア
ス生成部、ＩＮ２゜ＩＮ３ 、 ＩＮ４ 、 ＩＮ
ｓ 、 Ｉ Ｎ、ｓ＋、 Ｉ Ｎ４２・・・・・・
インバータ、ＮＡＩ 、ＮＡ２ 、ＮＡ３ 、ＮＡ４１
゜ＮＡ４２・・・・・・否定論理積回路、Ｑｌ、 Ｑ２
。 Ｑ４．Ｑ５．Ｑ６．Ｑ７．Ｑ８．Ｑ４＋、Ｑ４２・・・
・・・Ｎｃｂ ’ｒｒ 、 Ｑ３ 、 Ｑ９ ＋ Ｑ
ＩＯ”””Ｐｃｂ ’ｒｒ、ＶＣＣ・・・・・・定電
圧源、Ｘ・・・・・・バイアス指示信号、Ｙ・・・・・
・ゲート信号。 第２図
第２図は本実施例の逆バイアス生成部の第１の例を示す
回路図、第３図は本実施例の逆バイアス生成部の第２の
例を示す回路図、第４図は出力回路を備えた従来の半導
体回路の一例を示す回路′図である。 Ｃ１・・・・・・コンデンサ、ＤＯＥ・・・・・・出力
イネーブル信号、Ｄ ｏｕＴ・・・・・・出力信号、Ｄ
Ｑ・・・・・・入力データ信号、ＤＱ・・・・・・入力
データ信号の反転信号、ＧＢＢＧ・・・・・・逆バイア
ス生成部、ＩＮ２゜ＩＮ３ 、 ＩＮ４ 、 ＩＮ
ｓ 、 Ｉ Ｎ、ｓ＋、 Ｉ Ｎ４２・・・・・・
インバータ、ＮＡＩ 、ＮＡ２ 、ＮＡ３ 、ＮＡ４１
゜ＮＡ４２・・・・・・否定論理積回路、Ｑｌ、 Ｑ２
。 Ｑ４．Ｑ５．Ｑ６．Ｑ７．Ｑ８．Ｑ４＋、Ｑ４２・・・
・・・Ｎｃｂ ’ｒｒ 、 Ｑ３ 、 Ｑ９ ＋ Ｑ
ＩＯ”””Ｐｃｂ ’ｒｒ、ＶＣＣ・・・・・・定電
圧源、Ｘ・・・・・・バイアス指示信号、Ｙ・・・・・
・ゲート信号。 第２図
Claims (1)
- 【特許請求の範囲】 （Ａ）データがあるとき正電位（負電位）でデータがな
いとき零電位の入力データ信号と、前記入力データ信号
の出力を正電位（負電位）のときにのみ許可することを
意味する出力イネーブル信号とを受けて、前記入力デー
タ信号が正電位（負電位）で前記出力イネーブル信号も
正電位（負電位）のときにのみ、正電位（負電位）のゲ
ート信号を送り、その他のときは零電位のゲート信号を
送る第１のゲート回路、 （Ｂ）前記入力データ信号の反転信号と、前記出力イネ
ーブル信号とを受けて、前記入力データ信号の反転信号
が正電位（負電位）で前記出力イネーブル信号も正電位
（負電位）のときにのみ、正電位（負電位）のゲート信
号を送り、その他のときは零電位のゲート信号を送る第
２のゲート回路、 （Ｃ）ゲートに前記第１のゲート回路から送られるゲー
ト信号を受け、ドレインを正電位 （負電位）の定電圧源に接続し、ソースを出力端子に接
続して正電位（負電位）のゲート信号のときにのみ導通
して正電位（負電位）の出力信号を出力する第１の出力
用Ｎ（Ｐ）チャネル型ＭＯＳトランジスタ （Ｄ）ゲートに前記第２のゲート回路から送られるゲー
ト信号を受け、ソースを接地接続し、ドレインを前記出
力端子に接続して正電位 （負電位）のゲート信号のときにのみ導通して接地電位
に近い零電位の出力信号を出力する第２の出力用Ｎ（Ｐ
）チャネル型ＭＯＳトランジスタ を備える半導体回路において、 （Ｅ）前記出力イネーブル信号の反転信号を受けて、前
記入力データ信号の出力を許可しないことを意味してい
る前記出力イネーブル信号の反転信号が正電位（負電位
）のときにの み、活性化して発振するリングオシレータ、（Ｆ）活性
化した前記リングオシレータの発振出力により、接地電
位より低い（高い）逆バイアス電圧を発生する逆バイア
ス発生回路、 （Ｇ）前記出力イネーブル信号の反転信号を受けて、前
記出力イネーブル信号の反転信号が正電位（負電位）の
ときにのみ、前記逆バイアス発生回路からの逆バイアス
電圧を前記第１の出力用Ｎ（Ｐ）チャネル型ＭＯＳトラ
ンジスタのゲートに供給するスイッチ回路、 を備えることを特徴とする半導体回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242724A JPH0289357A (ja) | 1988-09-27 | 1988-09-27 | 半導体回路 |
| EP89309616A EP0361792B1 (en) | 1988-09-27 | 1989-09-21 | Semiconductor device having a reverse bias voltage generator |
| DE68920679T DE68920679T2 (de) | 1988-09-27 | 1989-09-21 | Halbleitereinrichtung mit einem eine umgekehrte Vorspannung liefernden Generator. |
| US07/413,336 US4996446A (en) | 1988-09-27 | 1989-09-27 | Semiconductor device having a reverse bias voltage generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242724A JPH0289357A (ja) | 1988-09-27 | 1988-09-27 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289357A true JPH0289357A (ja) | 1990-03-29 |
Family
ID=17093305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242724A Pending JPH0289357A (ja) | 1988-09-27 | 1988-09-27 | 半導体回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4996446A (ja) |
| EP (1) | EP0361792B1 (ja) |
| JP (1) | JPH0289357A (ja) |
| DE (1) | DE68920679T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1236534B (it) * | 1989-10-09 | 1993-03-11 | Sgs Thomson Microelectronics | Circuito di protezione da sovratensioni negative, in particolare per stadi di uscita. |
| JPH06505375A (ja) * | 1991-02-12 | 1994-06-16 | アナログ・ディバイセス・インコーポレーテッド | Ｍｏｓ回路に対する利得線形性補正回路 |
| US5245230A (en) * | 1992-03-06 | 1993-09-14 | Ohri Kul B | Low substrate injection n-channel output stage |
| US5504450A (en) * | 1993-12-08 | 1996-04-02 | At&T Corp. | High voltage components for EEPROM system |
| JPH09213073A (ja) * | 1996-02-06 | 1997-08-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
| JPS577969A (en) * | 1980-06-18 | 1982-01-16 | Toshiba Corp | Semiconductor integrated circuit |
| JPS58105563A (ja) * | 1981-12-17 | 1983-06-23 | Mitsubishi Electric Corp | 基板バイアス発生回路 |
| JPS5936427A (ja) * | 1982-08-24 | 1984-02-28 | Mitsubishi Electric Corp | 出力回路 |
| JPS59165449A (ja) * | 1983-03-10 | 1984-09-18 | Toshiba Corp | 半導体記憶装置 |
| US4631426A (en) * | 1984-06-27 | 1986-12-23 | Honeywell Inc. | Digital circuit using MESFETS |
| US4686396A (en) * | 1985-08-26 | 1987-08-11 | Xerox Corporation | Minimum delay high speed bus driver |
| KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
-
1988
- 1988-09-27 JP JP63242724A patent/JPH0289357A/ja active Pending
-
1989
- 1989-09-21 EP EP89309616A patent/EP0361792B1/en not_active Expired - Lifetime
- 1989-09-21 DE DE68920679T patent/DE68920679T2/de not_active Expired - Fee Related
- 1989-09-27 US US07/413,336 patent/US4996446A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0361792B1 (en) | 1995-01-18 |
| DE68920679T2 (de) | 1995-05-18 |
| DE68920679D1 (de) | 1995-03-02 |
| US4996446A (en) | 1991-02-26 |
| EP0361792A1 (en) | 1990-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4634890A (en) | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| KR100234713B1 (ko) | 반도체 메모리 소자의 기판 전압 발생 회로 | |
| JPH0498173A (ja) | 半導体回路 | |
| US5736868A (en) | Exclusive OR/NOR gate circuit | |
| JPH0289357A (ja) | 半導体回路 | |
| JPH09204798A (ja) | 信号発生回路 | |
| US5005156A (en) | Semiconductor device having output buffer circuit controlled by output control signal | |
| KR970076845A (ko) | 반도체 기억 장치의 입력 회로 | |
| JPH0581056B2 (ja) | ||
| JP3055236B2 (ja) | 入力回路 | |
| JPH03204219A (ja) | Ｃｍｏｓラッチ回路 | |
| KR100295066B1 (ko) | 반도체메모리장치의데이타출력장치 | |
| JPH063679B2 (ja) | 半導体装置の制御回路 | |
| JPH098642A (ja) | インバータ回路 | |
| US5412264A (en) | Signal input/output circuit for semiconductor integrated circuit | |
| JPS6219709B2 (ja) | ||
| JPH1174772A (ja) | 電源電圧切換回路 | |
| JPH04373310A (ja) | 出力バッファ回路 | |
| JPH0448277A (ja) | 半導体集積回路 | |
| KR19980021470A (ko) | 레벨시프트 회로 | |
| JPS6182532A (ja) | インバ−タ回路 | |
| TWM565919U (zh) | 電壓位準轉換器 | |
| JPS6336161A (ja) | テスト信号発生回路 | |
| JPH04215113A (ja) | パワーオンリセット回路 |