JPH0289357A - 半導体回路 - Google Patents
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- JPH0289357A JPH0289357A JP63242724A JP24272488A JPH0289357A JP H0289357 A JPH0289357 A JP H0289357A JP 63242724 A JP63242724 A JP 63242724A JP 24272488 A JP24272488 A JP 24272488A JP H0289357 A JPH0289357 A JP H0289357A
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- 230000010355 oscillation Effects 0.000 claims description 3
- HCZMHWVFVZAHCR-UHFFFAOYSA-N 2-[2-(2-sulfanylethoxy)ethoxy]ethanethiol Chemical compound SCCOCCOCCS HCZMHWVFVZAHCR-UHFFFAOYSA-N 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
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- 230000007547 defect Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特に基板バイアス回路を内
蔵し出力回路を備えた半導体回路に関する。
蔵し出力回路を備えた半導体回路に関する。
第4図は出力回路を備えた従来の半導体回路の一例を示
す回路図である。
す回路図である。
基板バイアス回路を内蔵している従来の半導体回路は、
第4図に示すように、否定論理積回路NA41およびイ
ンバータIN4.により第1のゲート回路を構成し、否
定論理積回路NA4□およびインバータIN4゜により
第2のゲート回路を構成している。
第4図に示すように、否定論理積回路NA41およびイ
ンバータIN4.により第1のゲート回路を構成し、否
定論理積回路NA4□およびインバータIN4゜により
第2のゲート回路を構成している。
また、第1の出力用Nチャネル型M OS )−ランジ
スタである出力用Nチャネル型M OS +−ランジス
タ(以下にN cb−T 、と称する>Q4+;Bよび
第2の出力用Nチャネル型MOSトランジスタであるN
ch−’rr Q4□を使用して出力回路を構成してい
る。
スタである出力用Nチャネル型M OS +−ランジス
タ(以下にN cb−T 、と称する>Q4+;Bよび
第2の出力用Nチャネル型MOSトランジスタであるN
ch−’rr Q4□を使用して出力回路を構成してい
る。
否定論理積回路N A 41は、一方の入力に、入力デ
ータ信号DQを、他方の入力に出力イネーブル信号DO
Eを供給され、否定論理積回路NA42は、一方の入力
に、入力データ信号の反転信号「qを、他方の入力に出
力イネーブル信号DOEを供給されている。
ータ信号DQを、他方の入力に出力イネーブル信号DO
Eを供給され、否定論理積回路NA42は、一方の入力
に、入力データ信号の反転信号「qを、他方の入力に出
力イネーブル信号DOEを供給されている。
次のインバータIN4、は、否定論理積回路NA4.の
出力を反転して、Noh TrQ41のゲートに接続
し、インバータ■N42は、否定論理積回路NA4□の
出力を反転して、Nch TrQ4□のゲートに接続
している。
出力を反転して、Noh TrQ41のゲートに接続
し、インバータ■N42は、否定論理積回路NA4□の
出力を反転して、Nch TrQ4□のゲートに接続
している。
また、Nch−TrQ4、は、ドレインを電源VCCに
、ソースを出力信号り。ITの出力端子に接続し、No
hT−Q4□は、ドレインを出力信号DouTの出力端
子に接続し、ソースを接地接続している。
、ソースを出力信号り。ITの出力端子に接続し、No
hT−Q4□は、ドレインを出力信号DouTの出力端
子に接続し、ソースを接地接続している。
このため、第4図に示す従来の半導体回路は、出力イネ
ーブル信号DOEが正電位の場合には、入力データ信号
DQが正電位で、入力データ信号の反転信号「可が零電
位のときに、出力端子から正電位の出力信号D 0tl
Tを送出し、入力データ信号DQが零電位で、入力デー
タ信号の反転信号「qが正電位のときに、出力端子から
零電位の出力信号り。L12を送出する。
ーブル信号DOEが正電位の場合には、入力データ信号
DQが正電位で、入力データ信号の反転信号「可が零電
位のときに、出力端子から正電位の出力信号D 0tl
Tを送出し、入力データ信号DQが零電位で、入力デー
タ信号の反転信号「qが正電位のときに、出力端子から
零電位の出力信号り。L12を送出する。
また、出力イネーブル信号DOEが零電位のときには、
Nch TrQ41. Q42のゲート電位が、いず
れも接地電位に近い零電位になるので、Nch Tr
Q41. Q42は、いずれもオフの状態で、出力信
号D OUTがでないで出力端子が高インピーダンスの
状態になる。
Nch TrQ41. Q42のゲート電位が、いず
れも接地電位に近い零電位になるので、Nch Tr
Q41. Q42は、いずれもオフの状態で、出力信
号D OUTがでないで出力端子が高インピーダンスの
状態になる。
上述した従来の半導体回路は、出力信号Doorの出力
端子が、他の回路に接続されている場合に、上記の高イ
ンピーダンスの状態で、入力電圧の最小値である一IV
に近い電圧が印加されることがある。
端子が、他の回路に接続されている場合に、上記の高イ
ンピーダンスの状態で、入力電圧の最小値である一IV
に近い電圧が印加されることがある。
上記の第4図に示す従来の半導体回路では、Nch
Tr Q41. Q42のゲート電位が、いずれも接地
電位に近い零電位なので、出力端子り。UTがlVに近
い値になると、Nob T、 Q41. Q4゜のし
きい値電圧VTN(0,5〜0.9V程度)を越えるこ
ととなり、N、、h TrQ41.Q42が、オンの
状態に移行する。
Tr Q41. Q42のゲート電位が、いずれも接地
電位に近い零電位なので、出力端子り。UTがlVに近
い値になると、Nob T、 Q41. Q4゜のし
きい値電圧VTN(0,5〜0.9V程度)を越えるこ
ととなり、N、、h TrQ41.Q42が、オンの
状態に移行する。
このとき、Nch ’rr Q41. Q42により
、基板にホールの注入が行われて、内蔵している基板バ
イアス回路の容量を越えると基板電位が上昇し、内部回
路の誤動作を発生させることとなる。
、基板にホールの注入が行われて、内蔵している基板バ
イアス回路の容量を越えると基板電位が上昇し、内部回
路の誤動作を発生させることとなる。
この現象はアイオナイゼーション電流による不良として
知られている。
知られている。
このアイオナイゼーション電流の大きさは、トランジス
タの電流能力に比例し、トランジスタが、ピンチオフの
状態にあるときに最大となる。
タの電流能力に比例し、トランジスタが、ピンチオフの
状態にあるときに最大となる。
従って、トランジスタのトレインとソースとの間に高電
圧がかかり、ゲート電圧がしきい値電圧■↑N近辺のと
きに最悪となる。
圧がかかり、ゲート電圧がしきい値電圧■↑N近辺のと
きに最悪となる。
なお、アイオナイゼーション電流は、ドレイン、ソース
間の電圧が高くなると指数的に増大することが知られて
いる。
間の電圧が高くなると指数的に増大することが知られて
いる。
上記の第4図に示す従来の半導体回路では、Nch−T
rQ4□によるアイオナイゼーション電流は、無視でき
る大きさであるが、Nch−TrQ4、によるアイオナ
イゼーション電流は、大きくなり、基板電位を上昇させ
て内部回路の誤動作を発生させるという欠点がある。
rQ4□によるアイオナイゼーション電流は、無視でき
る大きさであるが、Nch−TrQ4、によるアイオナ
イゼーション電流は、大きくなり、基板電位を上昇させ
て内部回路の誤動作を発生させるという欠点がある。
本発明の目的は、出力イネーブル信号がないとき、出力
用N(P)チャネル型MOSトランジスタのゲート電位
を負電位(正電位)にすることにより、出力端子に負電
圧(正電圧)が印加されても、アイオナイゼーション電
流を発生させない半導体回路を提供することにある。
用N(P)チャネル型MOSトランジスタのゲート電位
を負電位(正電位)にすることにより、出力端子に負電
圧(正電圧)が印加されても、アイオナイゼーション電
流を発生させない半導体回路を提供することにある。
本発明の半導体回路は、
(A>データがあるとき正電位(負電位)でデータがな
いとき零電位の入力データ信号と、前記入力データ信号
の出力を正電位(負電位)のときにのみ許可することを
意味する出力イネーブル信号とを受けて、前記入力デー
タ信号が正電位(負電位)で前記出力イネーブル信号も
正電位(負電位)のときにのみ、正電位(負電位)のゲ
ート信号を送り、その他のときは零電位のゲート信号を
送る第1のゲート回路、 (B)前記入力データ信号の反転信号と、前記出力イネ
ーブル信号とを受けて、前記入力データ信号の反転信号
が正電位(負電位)で前記出力イネーブル信号も正電位
(負電位)のときにのみ、正電位(負電位〉のゲート信
号を送り、その他のときは零電位のゲート信号を送る第
2のゲート回路、 (C)ゲートに前記第1のゲート回路から送られるゲー
ト信号を受け、ドレインを正電位(負電位)の定電圧源
に接続し、ソースを出力端子に接続して正電位(負電位
)のゲート信号のときにのみ導通して正電位(負電位)
の出力信号を出力する第1の出力用N(P)チャネル型
MOSトラン′ジスタ (D)ゲートに前記第2のゲート回路から送られるゲー
ト信号を受け、ソースを接地接続し、ドレインを前記出
力端子に接続して正電位(負電位)のゲート信号のとき
にのみ導通して接地電位に近い零電位の出力信号を出力
する第2の出力用N (P)チャネル型MOSトランジ
スタ を備える半導体回路において、 (E)前記出力イネーブル信号の反転信号を受けて、前
記入力データ信号の出力を許可しないことを意味してい
る前記出力イネーブル信号の反転信号が正電位(負電位
)のときにのみ、活性化して発振するリングオシレータ
、(F)活性化した前記リングオシレータの発振出力に
より、接地電位より低い(高い)逆バイアス電圧を発生
する逆バイアス発生回路、(G)前記出力イネーブル信
号の反転信号を受けて、前記出力イネーブル信号の反転
信号が正電位(負電位)のときにのみ、前記逆バイアス
発生回路からの逆バイアス電圧を前記第1の出力用N
(P)チャネル型MO8)ランジスタのゲートに供給す
るスイッチ回路、を備えて構成されている。
いとき零電位の入力データ信号と、前記入力データ信号
の出力を正電位(負電位)のときにのみ許可することを
意味する出力イネーブル信号とを受けて、前記入力デー
タ信号が正電位(負電位)で前記出力イネーブル信号も
正電位(負電位)のときにのみ、正電位(負電位)のゲ
ート信号を送り、その他のときは零電位のゲート信号を
送る第1のゲート回路、 (B)前記入力データ信号の反転信号と、前記出力イネ
ーブル信号とを受けて、前記入力データ信号の反転信号
が正電位(負電位)で前記出力イネーブル信号も正電位
(負電位)のときにのみ、正電位(負電位〉のゲート信
号を送り、その他のときは零電位のゲート信号を送る第
2のゲート回路、 (C)ゲートに前記第1のゲート回路から送られるゲー
ト信号を受け、ドレインを正電位(負電位)の定電圧源
に接続し、ソースを出力端子に接続して正電位(負電位
)のゲート信号のときにのみ導通して正電位(負電位)
の出力信号を出力する第1の出力用N(P)チャネル型
MOSトラン′ジスタ (D)ゲートに前記第2のゲート回路から送られるゲー
ト信号を受け、ソースを接地接続し、ドレインを前記出
力端子に接続して正電位(負電位)のゲート信号のとき
にのみ導通して接地電位に近い零電位の出力信号を出力
する第2の出力用N (P)チャネル型MOSトランジ
スタ を備える半導体回路において、 (E)前記出力イネーブル信号の反転信号を受けて、前
記入力データ信号の出力を許可しないことを意味してい
る前記出力イネーブル信号の反転信号が正電位(負電位
)のときにのみ、活性化して発振するリングオシレータ
、(F)活性化した前記リングオシレータの発振出力に
より、接地電位より低い(高い)逆バイアス電圧を発生
する逆バイアス発生回路、(G)前記出力イネーブル信
号の反転信号を受けて、前記出力イネーブル信号の反転
信号が正電位(負電位)のときにのみ、前記逆バイアス
発生回路からの逆バイアス電圧を前記第1の出力用N
(P)チャネル型MO8)ランジスタのゲートに供給す
るスイッチ回路、を備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の半導体回路の一実施例を示す回路図で
ある。
ある。
本実施例の半導体回路は、P型基板の上に形成され、基
板バイアス回路を内蔵している。
板バイアス回路を内蔵している。
まず、第1のゲート回路は、第1図に示すように、否定
論理積回路NA、 、出力用Pチャネル型MOSトラン
ジスタ(以下にPch−Trと称する)およびN。h
TrQ4 、Q5によ り構成され、第2のゲート回
路は、否定論理積回路NA2およびインバータIN2に
より構成されている。
論理積回路NA、 、出力用Pチャネル型MOSトラン
ジスタ(以下にPch−Trと称する)およびN。h
TrQ4 、Q5によ り構成され、第2のゲート回
路は、否定論理積回路NA2およびインバータIN2に
より構成されている。
また、第1の出力用Nチャネル型MOSトランジスタで
あるN。hTrQlおよび第2の出力用Nチャネル型M
OSトランジスタであるNoh TrQ2を使用して
出力回路を構成している。
あるN。hTrQlおよび第2の出力用Nチャネル型M
OSトランジスタであるNoh TrQ2を使用して
出力回路を構成している。
さらに、出力イネーブル信号DOEを受けて、インバー
タIN3により反転させたバイアス指示信号Xを入力し
ている逆バイアス生成部GBBGは、リングオシレータ
、逆バイアス発生回路およびスイッチ回路を含んで構成
されている。
タIN3により反転させたバイアス指示信号Xを入力し
ている逆バイアス生成部GBBGは、リングオシレータ
、逆バイアス発生回路およびスイッチ回路を含んで構成
されている。
第2図は本実施例の逆バイアス生成部の第1の例を示す
回路図である。
回路図である。
逆バイアス生成部GBBGは、第2図に示すように、否
定論理積回路NA、およびインバータIN4.IN、で
リングオシレータを形成し、インバータIN5の出力を
コンデンサC,を通して受けたNch TrQ6 、
Q7で逆バイアス発生回路を形成し、NCh−TrQ8
でスイッチ回路を形成している。
定論理積回路NA、およびインバータIN4.IN、で
リングオシレータを形成し、インバータIN5の出力を
コンデンサC,を通して受けたNch TrQ6 、
Q7で逆バイアス発生回路を形成し、NCh−TrQ8
でスイッチ回路を形成している。
以下に、本実施例の半導体回路の動作3第1図および第
2図を参照して説明する。
2図を参照して説明する。
否定論理積回路NA、は、一方の入力に、データがある
とき正電位でデータがないとき零電位の入力データ信号
DQを、他方の入力に入力データ信号DQの出力を正電
位のときにのみ許可することを意味する出力イネーブル
信号DOEを供給され、否定論理積回路NA2は、一方
の入力に、入力データ信号の反転信号「Tを、他方の入
力に出力イネーブル信号DOEを供給され、それぞれの
否定論理積信号を送出している。
とき正電位でデータがないとき零電位の入力データ信号
DQを、他方の入力に入力データ信号DQの出力を正電
位のときにのみ許可することを意味する出力イネーブル
信号DOEを供給され、否定論理積回路NA2は、一方
の入力に、入力データ信号の反転信号「Tを、他方の入
力に出力イネーブル信号DOEを供給され、それぞれの
否定論理積信号を送出している。
次のPch−T、Q3は、否定論理積回路NA。
の否定論理積信号をゲートに受けて、ドレインを正電位
の定電圧源VCCに接続し、ソースをNch−TrQ4
のドレインとN。hT−Q+のゲートと逆バイアス生成
部GBBGの出力とに接続してゲート信号Yを得ている
。
の定電圧源VCCに接続し、ソースをNch−TrQ4
のドレインとN。hT−Q+のゲートと逆バイアス生成
部GBBGの出力とに接続してゲート信号Yを得ている
。
一方、Nch−TrQ4は、ゲートに出力イネーブル信
号DOEを受けて、ソースをN。h−’rrQ5のドレ
インに接続し、Nch−TrQ5は、否定論理積回路N
A、の否定論理積信号をゲートに受けて、トレインを接
地接続している。
号DOEを受けて、ソースをN。h−’rrQ5のドレ
インに接続し、Nch−TrQ5は、否定論理積回路N
A、の否定論理積信号をゲートに受けて、トレインを接
地接続している。
この結果、Pch−TrQ3およびN ch−T 。
Q4.Q5は、Nch−T、Q+のゲートに、入力デー
タ信号DQが正電位で出力イネーブル信号DOEも正電
位のときに、正電位のゲート信号Yを送り、入力データ
信号DQが零電位で出力イネーブル信号DOEが正電位
のときに、零電位のゲート信号Yを送り、出力イネーブ
ル信号DOEが零電位のときには、P C,−T、 Q
、およびNch−TrQ4がいずれもオフの状態となり
、高インピーダンスの状態を提供している。
タ信号DQが正電位で出力イネーブル信号DOEも正電
位のときに、正電位のゲート信号Yを送り、入力データ
信号DQが零電位で出力イネーブル信号DOEが正電位
のときに、零電位のゲート信号Yを送り、出力イネーブ
ル信号DOEが零電位のときには、P C,−T、 Q
、およびNch−TrQ4がいずれもオフの状態となり
、高インピーダンスの状態を提供している。
また、インバータIN2は、否定論理積回路NA2の出
力を反転して、Nch−TrQ2のゲートに接続してい
る。
力を反転して、Nch−TrQ2のゲートに接続してい
る。
このため、インバータIN2は、Nc、−T。
Q2のゲートに、入力データ信号の反転信号「qが正電
位で出力イネーブル信号DOEも正電位のときにのみ、
正電位のゲート信号を送り、その池のときは零電位のゲ
ート信号を送っている。
位で出力イネーブル信号DOEも正電位のときにのみ、
正電位のゲート信号を送り、その池のときは零電位のゲ
ート信号を送っている。
一方、逆バイアス生成部GBBGのリングオシレータは
、否定論理積回路NA、 、インバータIN4.INS
を直列に接続し、否定論理積回路NA、の一方の入力に
、バイアス指示信号Xを入力し、他方の入力にインバー
タIN5の出力を接続しているに のため、リングオシレータは、出力イネーブル信号DO
Eが入力データ信号DQの出力を許可しないことを示し
ている零電位のとき、バイアス指示信号Xが正電位にな
るので活性化して発振する。
、否定論理積回路NA、 、インバータIN4.INS
を直列に接続し、否定論理積回路NA、の一方の入力に
、バイアス指示信号Xを入力し、他方の入力にインバー
タIN5の出力を接続しているに のため、リングオシレータは、出力イネーブル信号DO
Eが入力データ信号DQの出力を許可しないことを示し
ている零電位のとき、バイアス指示信号Xが正電位にな
るので活性化して発振する。
また、逆バイアス発生回路のN c h 、 T r
Q bは、インバータINSの出力をコンデンサC1を
通して、ゲートおよびドレインに接続し、ソースを接地
接続し、Nch−TrQ7は、ソースをNch ’r
r Qf、のゲートおよびドレインに接続し、ゲートお
よびトレインをスイッチ回路のNCh T−Qsのソ
ースに接続しているので、活性化したリングオシレータ
の発振出力により、接地電位より低い逆バイアス電圧を
発生して、それをNch TrQsのソースに供給す
る。
Q bは、インバータINSの出力をコンデンサC1を
通して、ゲートおよびドレインに接続し、ソースを接地
接続し、Nch−TrQ7は、ソースをNch ’r
r Qf、のゲートおよびドレインに接続し、ゲートお
よびトレインをスイッチ回路のNCh T−Qsのソ
ースに接続しているので、活性化したリングオシレータ
の発振出力により、接地電位より低い逆バイアス電圧を
発生して、それをNch TrQsのソースに供給す
る。
このため、スイッチ回路のNch−TrQsは、ゲート
にバイアス指示信号Xを受けて、バイアス指示信号Xが
正電位になるときにだけ、ドレインが逆バイアス発生回
路からの逆バイアス電圧をゲート信号YとしてNcbT
rQrのゲートに供給する。
にバイアス指示信号Xを受けて、バイアス指示信号Xが
正電位になるときにだけ、ドレインが逆バイアス発生回
路からの逆バイアス電圧をゲート信号YとしてNcbT
rQrのゲートに供給する。
なお、しきい値電圧をVTNとして、ゲート信号Yが、
−VTNより大きい負電位になると、Ncb−T、Q4
がオンになるので、逆バイアス生成部GBBGの電流能
力をNcb TrQ4 、Q5の電流能力に比べて小
さくすることにより、ゲート信号Yの電位は、はぼ−V
TN程度になる。
−VTNより大きい負電位になると、Ncb−T、Q4
がオンになるので、逆バイアス生成部GBBGの電流能
力をNcb TrQ4 、Q5の電流能力に比べて小
さくすることにより、ゲート信号Yの電位は、はぼ−V
TN程度になる。
そこで、Nch TrQ+は、ドレインを正電位の定
電圧源VCCに接続し、ソースを出力端子に接続して、
入力データ信号DQが正電位で出力イネーブル信号DO
Eも正電位であるゲート信号Yが正電位のときにだけ、
導通して正電位の出力信号Dourを出力している。
電圧源VCCに接続し、ソースを出力端子に接続して、
入力データ信号DQが正電位で出力イネーブル信号DO
Eも正電位であるゲート信号Yが正電位のときにだけ、
導通して正電位の出力信号Dourを出力している。
なお、出力イネーブル信号DOEが零電位のときには、
ゲート信号Yが逆バイアス生成部GBBGから接地電位
より低い逆バイアス電圧であるほぼ−VTN程度を供給
されているので、出力信号D outに外部から一2V
TN程度より絶対値の大きい負電圧が付加されない限り
、N ah T r Q rは、オンにはならない。
ゲート信号Yが逆バイアス生成部GBBGから接地電位
より低い逆バイアス電圧であるほぼ−VTN程度を供給
されているので、出力信号D outに外部から一2V
TN程度より絶対値の大きい負電圧が付加されない限り
、N ah T r Q rは、オンにはならない。
V TN= 0 、5〜0.9V程度であり、−2V↑
Nは、−1Vより絶対値の大きい負電圧となるので、出
力信号I)ou↑に外部から一1■より絶対値率さい負
電圧が印加されても、Noh−TrQlにによる、アイ
オナイゼーション電流が生ずる心配はない。
Nは、−1Vより絶対値の大きい負電圧となるので、出
力信号I)ou↑に外部から一1■より絶対値率さい負
電圧が印加されても、Noh−TrQlにによる、アイ
オナイゼーション電流が生ずる心配はない。
また、Nch TrQ2は、ゲートにインバータIN
2から送られるゲート信号を受け、ソースを接地接続し
、ドレインを出力端子に接続して、入力データ信号の反
転信号DQが正電位で出力イネーブル信号DOEも正電
位であるゲート信号が正電位のときにだけ導通して接地
電位に近い零電位の出力信号Doυ1を出力している。
2から送られるゲート信号を受け、ソースを接地接続し
、ドレインを出力端子に接続して、入力データ信号の反
転信号DQが正電位で出力イネーブル信号DOEも正電
位であるゲート信号が正電位のときにだけ導通して接地
電位に近い零電位の出力信号Doυ1を出力している。
次に、第3図は本実施例の逆バイアス生成部の第2の例
を示す回路図である。
を示す回路図である。
第2図に示す逆バイアス生成部の第1の例と異なる点は
、第1の例で使用しているダイオード接続したNch
TrQ6.Q7に代って、この第2の例では、ダイオ
ード接続しなP。h−TrQ9Qloを使用しているこ
とである。
、第1の例で使用しているダイオード接続したNch
TrQ6.Q7に代って、この第2の例では、ダイオ
ード接続しなP。h−TrQ9Qloを使用しているこ
とである。
第3図に示している第2の例では、Ncb−Trの代り
に、pcb−’rrを用いているため、N 、b−T
、によるアイオナイゼーション電流を押えることができ
るという利点がある。
に、pcb−’rrを用いているため、N 、b−T
、によるアイオナイゼーション電流を押えることができ
るという利点がある。
なお、上記の実施例は、すべてP型基板の上に形成され
た半導体回路について説明しているが、N型基板の上に
形成された半導体回路においても、上記のN。h−Tr
とPCh−Trとをそれぞれ入れ替えた回路で、同様に
本発明の半導体回路を実現することができる。
た半導体回路について説明しているが、N型基板の上に
形成された半導体回路においても、上記のN。h−Tr
とPCh−Trとをそれぞれ入れ替えた回路で、同様に
本発明の半導体回路を実現することができる。
以上述べたように、本実施例の半導体回路は、出力イネ
ーブル信号がないとき、出力用N (P)チャネル型M
OS トランジスタのゲート電位を負電位(正電位)
にすることにより、出力端子に負電圧(正電圧)が印加
されても、アイオナイゼーション電流を発生させないこ
ととなる。
ーブル信号がないとき、出力用N (P)チャネル型M
OS トランジスタのゲート電位を負電位(正電位)
にすることにより、出力端子に負電圧(正電圧)が印加
されても、アイオナイゼーション電流を発生させないこ
ととなる。
以上説明したように、本発明の半導体回路は、出力イネ
ーブル信号がないとき、出力用N(P)チャネル型M
OS T−ランジスタのゲート電位を負電位(正電位)
にすることにより、出力端子に負電圧(正電圧)が印加
されても、アイオナイゼーション電流を発生させないと
いう効果を有している。
ーブル信号がないとき、出力用N(P)チャネル型M
OS T−ランジスタのゲート電位を負電位(正電位)
にすることにより、出力端子に負電圧(正電圧)が印加
されても、アイオナイゼーション電流を発生させないと
いう効果を有している。
第1図は本発明の半導体回路の一実施例を示す回路図、
第2図は本実施例の逆バイアス生成部の第1の例を示す
回路図、第3図は本実施例の逆バイアス生成部の第2の
例を示す回路図、第4図は出力回路を備えた従来の半導
体回路の一例を示す回路′図である。 C1・・・・・・コンデンサ、DOE・・・・・・出力
イネーブル信号、D ouT・・・・・・出力信号、D
Q・・・・・・入力データ信号、DQ・・・・・・入力
データ信号の反転信号、GBBG・・・・・・逆バイア
ス生成部、IN2゜IN3 、 IN4 、 IN
s 、 I N、s+、 I N42・・・・・・
インバータ、NAI 、NA2 、NA3 、NA41
゜NA42・・・・・・否定論理積回路、Ql、 Q2
。 Q4.Q5.Q6.Q7.Q8.Q4+、Q42・・・
・・・Ncb ’rr 、 Q3 、 Q9 + Q
IO”””Pcb ’rr、VCC・・・・・・定電
圧源、X・・・・・・バイアス指示信号、Y・・・・・
・ゲート信号。 第2図
第2図は本実施例の逆バイアス生成部の第1の例を示す
回路図、第3図は本実施例の逆バイアス生成部の第2の
例を示す回路図、第4図は出力回路を備えた従来の半導
体回路の一例を示す回路′図である。 C1・・・・・・コンデンサ、DOE・・・・・・出力
イネーブル信号、D ouT・・・・・・出力信号、D
Q・・・・・・入力データ信号、DQ・・・・・・入力
データ信号の反転信号、GBBG・・・・・・逆バイア
ス生成部、IN2゜IN3 、 IN4 、 IN
s 、 I N、s+、 I N42・・・・・・
インバータ、NAI 、NA2 、NA3 、NA41
゜NA42・・・・・・否定論理積回路、Ql、 Q2
。 Q4.Q5.Q6.Q7.Q8.Q4+、Q42・・・
・・・Ncb ’rr 、 Q3 、 Q9 + Q
IO”””Pcb ’rr、VCC・・・・・・定電
圧源、X・・・・・・バイアス指示信号、Y・・・・・
・ゲート信号。 第2図
Claims (1)
- 【特許請求の範囲】 (A)データがあるとき正電位(負電位)でデータがな
いとき零電位の入力データ信号と、前記入力データ信号
の出力を正電位(負電位)のときにのみ許可することを
意味する出力イネーブル信号とを受けて、前記入力デー
タ信号が正電位(負電位)で前記出力イネーブル信号も
正電位(負電位)のときにのみ、正電位(負電位)のゲ
ート信号を送り、その他のときは零電位のゲート信号を
送る第1のゲート回路、 (B)前記入力データ信号の反転信号と、前記出力イネ
ーブル信号とを受けて、前記入力データ信号の反転信号
が正電位(負電位)で前記出力イネーブル信号も正電位
(負電位)のときにのみ、正電位(負電位)のゲート信
号を送り、その他のときは零電位のゲート信号を送る第
2のゲート回路、 (C)ゲートに前記第1のゲート回路から送られるゲー
ト信号を受け、ドレインを正電位 (負電位)の定電圧源に接続し、ソースを出力端子に接
続して正電位(負電位)のゲート信号のときにのみ導通
して正電位(負電位)の出力信号を出力する第1の出力
用N(P)チャネル型MOSトランジスタ (D)ゲートに前記第2のゲート回路から送られるゲー
ト信号を受け、ソースを接地接続し、ドレインを前記出
力端子に接続して正電位 (負電位)のゲート信号のときにのみ導通して接地電位
に近い零電位の出力信号を出力する第2の出力用N(P
)チャネル型MOSトランジスタ を備える半導体回路において、 (E)前記出力イネーブル信号の反転信号を受けて、前
記入力データ信号の出力を許可しないことを意味してい
る前記出力イネーブル信号の反転信号が正電位(負電位
)のときにの み、活性化して発振するリングオシレータ、(F)活性
化した前記リングオシレータの発振出力により、接地電
位より低い(高い)逆バイアス電圧を発生する逆バイア
ス発生回路、 (G)前記出力イネーブル信号の反転信号を受けて、前
記出力イネーブル信号の反転信号が正電位(負電位)の
ときにのみ、前記逆バイアス発生回路からの逆バイアス
電圧を前記第1の出力用N(P)チャネル型MOSトラ
ンジスタのゲートに供給するスイッチ回路、 を備えることを特徴とする半導体回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63242724A JPH0289357A (ja) | 1988-09-27 | 1988-09-27 | 半導体回路 |
EP89309616A EP0361792B1 (en) | 1988-09-27 | 1989-09-21 | Semiconductor device having a reverse bias voltage generator |
DE68920679T DE68920679T2 (de) | 1988-09-27 | 1989-09-21 | Halbleitereinrichtung mit einem eine umgekehrte Vorspannung liefernden Generator. |
US07/413,336 US4996446A (en) | 1988-09-27 | 1989-09-27 | Semiconductor device having a reverse bias voltage generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63242724A JPH0289357A (ja) | 1988-09-27 | 1988-09-27 | 半導体回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0289357A true JPH0289357A (ja) | 1990-03-29 |
Family
ID=17093305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63242724A Pending JPH0289357A (ja) | 1988-09-27 | 1988-09-27 | 半導体回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4996446A (ja) |
EP (1) | EP0361792B1 (ja) |
JP (1) | JPH0289357A (ja) |
DE (1) | DE68920679T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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IT1236534B (it) * | 1989-10-09 | 1993-03-11 | Sgs Thomson Microelectronics | Circuito di protezione da sovratensioni negative, in particolare per stadi di uscita. |
JPH06505375A (ja) * | 1991-02-12 | 1994-06-16 | アナログ・ディバイセス・インコーポレーテッド | Mos回路に対する利得線形性補正回路 |
US5245230A (en) * | 1992-03-06 | 1993-09-14 | Ohri Kul B | Low substrate injection n-channel output stage |
US5504450A (en) * | 1993-12-08 | 1996-04-02 | At&T Corp. | High voltage components for EEPROM system |
JPH09213073A (ja) * | 1996-02-06 | 1997-08-15 | Mitsubishi Electric Corp | 半導体集積回路 |
US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
JPS577969A (en) * | 1980-06-18 | 1982-01-16 | Toshiba Corp | Semiconductor integrated circuit |
JPS58105563A (ja) * | 1981-12-17 | 1983-06-23 | Mitsubishi Electric Corp | 基板バイアス発生回路 |
JPS5936427A (ja) * | 1982-08-24 | 1984-02-28 | Mitsubishi Electric Corp | 出力回路 |
JPS59165449A (ja) * | 1983-03-10 | 1984-09-18 | Toshiba Corp | 半導体記憶装置 |
US4631426A (en) * | 1984-06-27 | 1986-12-23 | Honeywell Inc. | Digital circuit using MESFETS |
US4686396A (en) * | 1985-08-26 | 1987-08-11 | Xerox Corporation | Minimum delay high speed bus driver |
KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
-
1988
- 1988-09-27 JP JP63242724A patent/JPH0289357A/ja active Pending
-
1989
- 1989-09-21 EP EP89309616A patent/EP0361792B1/en not_active Expired - Lifetime
- 1989-09-21 DE DE68920679T patent/DE68920679T2/de not_active Expired - Fee Related
- 1989-09-27 US US07/413,336 patent/US4996446A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0361792B1 (en) | 1995-01-18 |
DE68920679T2 (de) | 1995-05-18 |
DE68920679D1 (de) | 1995-03-02 |
US4996446A (en) | 1991-02-26 |
EP0361792A1 (en) | 1990-04-04 |
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