JPH04215113A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH04215113A JPH04215113A JP2402087A JP40208790A JPH04215113A JP H04215113 A JPH04215113 A JP H04215113A JP 2402087 A JP2402087 A JP 2402087A JP 40208790 A JP40208790 A JP 40208790A JP H04215113 A JPH04215113 A JP H04215113A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- drain
- voltage
- power supply
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 5
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主として集積回路など
に組み込まれ、電源投入時に電源電圧が所定レベルに達
するとリセット信号を送出するパワーオンリセット回路
に関するものである。
に組み込まれ、電源投入時に電源電圧が所定レベルに達
するとリセット信号を送出するパワーオンリセット回路
に関するものである。
【０００２】
【従来の技術】従来より、この種のパワーオンリセット
回路として、図４に示すように、電源電圧が印加される
と定電圧を出力する定電圧回路３と、定電圧回路３の出
力電圧が所定レベルになると導通する第１のスイッチ素
子Ｑ９と、第１のスイッチ素子Ｑ９に直列接続され電源
電圧が所定レベルになると導通する第２のスイッチ素子
Ｑ１０と、第１のスイッチ素子Ｑ９と第２のスイッチ素
子Ｑ１０との接続点の電位の変化に基づいて電源投入時
に電源電圧が所定レベルに達するとリセットパルスを送
出するシュミットトリガ４とにより構成されたものが提
供されている。
回路として、図４に示すように、電源電圧が印加される
と定電圧を出力する定電圧回路３と、定電圧回路３の出
力電圧が所定レベルになると導通する第１のスイッチ素
子Ｑ９と、第１のスイッチ素子Ｑ９に直列接続され電源
電圧が所定レベルになると導通する第２のスイッチ素子
Ｑ１０と、第１のスイッチ素子Ｑ９と第２のスイッチ素
子Ｑ１０との接続点の電位の変化に基づいて電源投入時
に電源電圧が所定レベルに達するとリセットパルスを送
出するシュミットトリガ４とにより構成されたものが提
供されている。
【０００３】定電圧回路３は、それぞれドレイン・ゲー
ト間を接続した一対のｎチャンネルのＭＯＳトランジス
タＱ７、Ｑ８と、抵抗Ｒ２とにより構成される。ＭＯＳ
トランジスタＱ７、Ｑ８は、ドレイン・ソース間同士が
直列接続され、ＭＯＳトランジスタＱ７のドレインに抵
抗Ｒ２が接続される。両ＭＯＳトランジスタＱ７、Ｑ８
と抵抗Ｒ２との直列回路には電源電圧が印加される。し
たがって、電源投入後に電源電圧が所定レベルに達する
と、ＭＯＳトランジスタＱ７と抵抗Ｒ２との接続点の電
位は電源電圧にかかわらずほぼ一定になる。
ト間を接続した一対のｎチャンネルのＭＯＳトランジス
タＱ７、Ｑ８と、抵抗Ｒ２とにより構成される。ＭＯＳ
トランジスタＱ７、Ｑ８は、ドレイン・ソース間同士が
直列接続され、ＭＯＳトランジスタＱ７のドレインに抵
抗Ｒ２が接続される。両ＭＯＳトランジスタＱ７、Ｑ８
と抵抗Ｒ２との直列回路には電源電圧が印加される。し
たがって、電源投入後に電源電圧が所定レベルに達する
と、ＭＯＳトランジスタＱ７と抵抗Ｒ２との接続点の電
位は電源電圧にかかわらずほぼ一定になる。
【０００４】一方、第１のスイッチ素子Ｑ９は、定電圧
回路３の出力がゲートに印加されるｐチャンネルのＭＯ
Ｓトランジスタよりなり、第２のスイッチ素子Ｑ１０は
第１のスイッチ素子Ｑ９のドレインにドレインが接続さ
れたｎチャンネルのＭＯＳトランジスタよりなる。第１
のスイッチ素子Ｑ９と第２のスイッチ素子Ｑ１０との直
列回路は電源の両端間に接続され、第２のスイッチ素子
Ｑ１０のゲートは電源の正極に接続される。
回路３の出力がゲートに印加されるｐチャンネルのＭＯ
Ｓトランジスタよりなり、第２のスイッチ素子Ｑ１０は
第１のスイッチ素子Ｑ９のドレインにドレインが接続さ
れたｎチャンネルのＭＯＳトランジスタよりなる。第１
のスイッチ素子Ｑ９と第２のスイッチ素子Ｑ１０との直
列回路は電源の両端間に接続され、第２のスイッチ素子
Ｑ１０のゲートは電源の正極に接続される。
【０００５】したがって、電源投入直後には、第２のス
イッチ素子Ｑ１０がオンであってシュミットトリガ４の
出力はＬレベルであり、その後、第２のスイッチ素子Ｑ
１０はオフになる。さらに、電源電圧が上昇して定電圧
回路３から出力が得られるようになると、第１のスイッ
チ素子Ｑ９は、ゲートに印加されている定電圧回路３か
ら出力された基準電圧と電源電圧とを比較する。第１の
スイッチ素子Ｑ９のゲート・ソース間電圧が第１のスイ
ッチ素子Ｑ９のしきい値電圧を越えると、第１のスイッ
チ素子Ｑ９はオンになり、第１のスイッチ素子Ｑ９と第
２のスイッチ素子Ｑ１０との接続点の電位が上昇して、
シュミットトリガ４の出力がＨレベルになるのである。 すなわち、電源投入後に電源電圧が所定レベルに達する
と、シュミットトリガ４からリセット信号が出力される
のである。
イッチ素子Ｑ１０がオンであってシュミットトリガ４の
出力はＬレベルであり、その後、第２のスイッチ素子Ｑ
１０はオフになる。さらに、電源電圧が上昇して定電圧
回路３から出力が得られるようになると、第１のスイッ
チ素子Ｑ９は、ゲートに印加されている定電圧回路３か
ら出力された基準電圧と電源電圧とを比較する。第１の
スイッチ素子Ｑ９のゲート・ソース間電圧が第１のスイ
ッチ素子Ｑ９のしきい値電圧を越えると、第１のスイッ
チ素子Ｑ９はオンになり、第１のスイッチ素子Ｑ９と第
２のスイッチ素子Ｑ１０との接続点の電位が上昇して、
シュミットトリガ４の出力がＨレベルになるのである。 すなわち、電源投入後に電源電圧が所定レベルに達する
と、シュミットトリガ４からリセット信号が出力される
のである。
【０００６】
【発明が解決しようとする課題】上記構成では、図５に
示すように、定電圧回路３に流れる電流Ｉｃと、第１の
スイッチ素子Ｑ９および第２のスイッチ素子Ｑ１０に流
れる電流Ｉｄとが、ともに電源電圧の変化に伴って変化
することになる。すなわち、電源電圧が高くなると、電
流Ｉｃ、Ｉｄが増加するのであって、電源電圧が高いと
きには消費電力が大きくなるという問題が生じる。
示すように、定電圧回路３に流れる電流Ｉｃと、第１の
スイッチ素子Ｑ９および第２のスイッチ素子Ｑ１０に流
れる電流Ｉｄとが、ともに電源電圧の変化に伴って変化
することになる。すなわち、電源電圧が高くなると、電
流Ｉｃ、Ｉｄが増加するのであって、電源電圧が高いと
きには消費電力が大きくなるという問題が生じる。
【０００７】本発明は上記問題点の解決を目的とするも
のであり、電源電圧が高い場合でも消費電力の少ないパ
ワーオンリセット回路を提供しようとするものである。
のであり、電源電圧が高い場合でも消費電力の少ないパ
ワーオンリセット回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明では、電源電圧が
所定レベルに達するとドレイン電流が一定になる第１の
ＭＯＳトランジスタを備えた定電流回路と、上記第１の
ＭＯＳトランジスタとともにカレントミラーを構成する
第２のＭＯＳトランジスタと、ドレイン・ゲート間が接
続されドレイン・ソース間が第２のＭＯＳトランジスタ
のドレイン・ソース間に直列接続されこの直列回路が電
源に接続される第３のＭＯＳトランジスタと、第３のＭ
ＯＳトランジスタと第２のＭＯＳトランジスタとの接続
点の電位と、第２のＭＯＳトランジスタのゲート電圧と
の大小関係に基づいて電源投入時に電源電圧が所定レベ
ルに達するとリセット信号を送出するコンパレータとを
具備しているのである。
所定レベルに達するとドレイン電流が一定になる第１の
ＭＯＳトランジスタを備えた定電流回路と、上記第１の
ＭＯＳトランジスタとともにカレントミラーを構成する
第２のＭＯＳトランジスタと、ドレイン・ゲート間が接
続されドレイン・ソース間が第２のＭＯＳトランジスタ
のドレイン・ソース間に直列接続されこの直列回路が電
源に接続される第３のＭＯＳトランジスタと、第３のＭ
ＯＳトランジスタと第２のＭＯＳトランジスタとの接続
点の電位と、第２のＭＯＳトランジスタのゲート電圧と
の大小関係に基づいて電源投入時に電源電圧が所定レベ
ルに達するとリセット信号を送出するコンパレータとを
具備しているのである。
【０００９】
【作用】上記構成によれば、電源電圧が所定レベルに達
するとドレイン電流が一定になる第１のＭＯＳトランジ
スタを備えた定電流回路と、第１のＭＯＳトランジスタ
とともにカレントミラーを構成する第２のＭＯＳトラン
ジスタとを設けているので、第２のＭＯＳトランジスタ
にも定電流が流れることになる。ここで、ドレイン・ゲ
ート間が接続されドレイン・ソース間が第２のＭＯＳト
ランジスタのドレイン・ソース間に直列接続された第３
のＭＯＳトランジスタと第２のＭＯＳトランジスタとの
接続点の電位を、第２のＭＯＳトランジスタのゲート電
圧と比較してリセット信号を出力するようにしているの
で、電源電圧がリセット信号を出力させることができる
電圧より高くなれば、電源電圧が変化しても通電される
電流は変化しないのであり、消費電力が増加することが
ないのである。
するとドレイン電流が一定になる第１のＭＯＳトランジ
スタを備えた定電流回路と、第１のＭＯＳトランジスタ
とともにカレントミラーを構成する第２のＭＯＳトラン
ジスタとを設けているので、第２のＭＯＳトランジスタ
にも定電流が流れることになる。ここで、ドレイン・ゲ
ート間が接続されドレイン・ソース間が第２のＭＯＳト
ランジスタのドレイン・ソース間に直列接続された第３
のＭＯＳトランジスタと第２のＭＯＳトランジスタとの
接続点の電位を、第２のＭＯＳトランジスタのゲート電
圧と比較してリセット信号を出力するようにしているの
で、電源電圧がリセット信号を出力させることができる
電圧より高くなれば、電源電圧が変化しても通電される
電流は変化しないのであり、消費電力が増加することが
ないのである。
【００１０】
【実施例】図１に示すように、基本的には、電源電圧が
所定レベルに達するとドレイン電流が一定になる第１の
ＭＯＳトランジスタＱ１を備えた定電流回路１と、第１
のＭＯＳトランジスタＱ１とともにカレントミラーを構
成する第２のＭＯＳトランジスタＱ２と、第２のＭＯＳ
トランジスタＱ２のドレイン・ソース間に直列接続され
た第３のＭＯＳトランジスタＱ３と、第２のＭＯＳトラ
ンジスタＱ２のゲート電圧とドレイン電圧とを比較する
コンパレータ２とにより構成される。
所定レベルに達するとドレイン電流が一定になる第１の
ＭＯＳトランジスタＱ１を備えた定電流回路１と、第１
のＭＯＳトランジスタＱ１とともにカレントミラーを構
成する第２のＭＯＳトランジスタＱ２と、第２のＭＯＳ
トランジスタＱ２のドレイン・ソース間に直列接続され
た第３のＭＯＳトランジスタＱ３と、第２のＭＯＳトラ
ンジスタＱ２のゲート電圧とドレイン電圧とを比較する
コンパレータ２とにより構成される。
【００１１】定電流回路１は、２個のｎチャンネルのＭ
ＯＳトランジスタＱ１、Ｑ４と、２個のｐチャンネルの
ＭＯＳトランジスタＱ５、Ｑ６と、抵抗Ｒ１とからなる
。ＭＯＳトランジスタＱ１、Ｑ５のドレイン・ソース間
は直列接続される。また、ＭＯＳトランジスタＱ４、Ｑ
６のドレイン・ソース間は直列接続されるとともに、Ｍ
ＯＳトランジスタＱ４のソースに抵抗Ｒ１が接続される
。ＭＯＳトランジスタＱ１、Ｑ４、およびＭＯＳトラン
ジスタＱ５、Ｑ６は、それぞれゲート同士が接続される
。また、ＭＯＳトランジスタＱ１、Ｑ６は、それぞれゲ
ート・ドレイン間が接続されている。ここにおいて、各
ＭＯＳトランジスタＱ１、Ｑ４、Ｑ５、Ｑ６のチャンネ
ル幅とチャンネル長とを、それぞれＷ１、Ｗ４、・・・
、Ｌ１、Ｌ４、・・・とすれば、トランジスタＱ４のド
レイン電流Ｉａは、次式で表されることになる。すなわ
ち、Ｉａ＝｛（Ｗ５／Ｌ５）／（Ｗ６／Ｌ６）−１｝／
（ｋ・Ｒ１・（Ｗ１／Ｌ１））となる。ただし、ｋは定
数である。 この式より明らかなように、ＭＯＳトランジスタＱ４の
ドレイン電流は電源電圧とは無関係に一定電流になる。 また、各ＭＯＳトランジスタＱ１、Ｑ４、Ｑ５、Ｑ６の
ドレイン電流が等しくなるように接続関係が設定されて
いるから、ＭＯＳトランジスタＱ１のドレイン電流も電
源電圧とは無関係に一定になる。
ＯＳトランジスタＱ１、Ｑ４と、２個のｐチャンネルの
ＭＯＳトランジスタＱ５、Ｑ６と、抵抗Ｒ１とからなる
。ＭＯＳトランジスタＱ１、Ｑ５のドレイン・ソース間
は直列接続される。また、ＭＯＳトランジスタＱ４、Ｑ
６のドレイン・ソース間は直列接続されるとともに、Ｍ
ＯＳトランジスタＱ４のソースに抵抗Ｒ１が接続される
。ＭＯＳトランジスタＱ１、Ｑ４、およびＭＯＳトラン
ジスタＱ５、Ｑ６は、それぞれゲート同士が接続される
。また、ＭＯＳトランジスタＱ１、Ｑ６は、それぞれゲ
ート・ドレイン間が接続されている。ここにおいて、各
ＭＯＳトランジスタＱ１、Ｑ４、Ｑ５、Ｑ６のチャンネ
ル幅とチャンネル長とを、それぞれＷ１、Ｗ４、・・・
、Ｌ１、Ｌ４、・・・とすれば、トランジスタＱ４のド
レイン電流Ｉａは、次式で表されることになる。すなわ
ち、Ｉａ＝｛（Ｗ５／Ｌ５）／（Ｗ６／Ｌ６）−１｝／
（ｋ・Ｒ１・（Ｗ１／Ｌ１））となる。ただし、ｋは定
数である。 この式より明らかなように、ＭＯＳトランジスタＱ４の
ドレイン電流は電源電圧とは無関係に一定電流になる。 また、各ＭＯＳトランジスタＱ１、Ｑ４、Ｑ５、Ｑ６の
ドレイン電流が等しくなるように接続関係が設定されて
いるから、ＭＯＳトランジスタＱ１のドレイン電流も電
源電圧とは無関係に一定になる。
【００１２】ところで、ＭＯＳトランジスタＱ２は、ｎ
チャンネルであって、ＭＯＳトランジスタＱ１とともに
カレントミラーを構成する。すなわち、ＭＯＳトランジ
スタＱ１は、上述したようにゲート・ドレイン間が接続
され、かつ、ＭＯＳトランジスタＱ２に対してゲートお
よびソースが、それぞれ共通接続されている。したがっ
て、定常状態では、ＭＯＳトランジスタＱ２のドレイン
電流Ｉｂは、ＭＯＳトランジスタＱ２のチャンネル幅を
Ｗ２、チャンネル長をＬ２としたときに、Ｉｂ＝Ｉａ・
（Ｗ２／Ｌ２）／（Ｗ５／Ｌ５） になる。電流Ｉａは
電源電圧とは無関係であったから、電流Ｉｂも電源電圧
とは無関係になり、ほぼ一定値になる。
チャンネルであって、ＭＯＳトランジスタＱ１とともに
カレントミラーを構成する。すなわち、ＭＯＳトランジ
スタＱ１は、上述したようにゲート・ドレイン間が接続
され、かつ、ＭＯＳトランジスタＱ２に対してゲートお
よびソースが、それぞれ共通接続されている。したがっ
て、定常状態では、ＭＯＳトランジスタＱ２のドレイン
電流Ｉｂは、ＭＯＳトランジスタＱ２のチャンネル幅を
Ｗ２、チャンネル長をＬ２としたときに、Ｉｂ＝Ｉａ・
（Ｗ２／Ｌ２）／（Ｗ５／Ｌ５） になる。電流Ｉａは
電源電圧とは無関係であったから、電流Ｉｂも電源電圧
とは無関係になり、ほぼ一定値になる。
【００１３】ＭＯＳトランジスタＱ２のドレインには、
ｐチャンネルの第３のＭＯＳトランジスタが接続されて
いる。ＭＯＳトランジスタＱ３は、ドレイン・ソース間
が接続され、ＭＯＳトランジスタＱ３のしきい値電圧を
Ｖｔｈとすれば、ＭＯＳトランジスタＱ３のゲート・ソ
ース間電圧は、２・Ｉｂ＋Ｖｔｈになる。すなわち、Ｍ
ＯＳトランジスタＱ２のドレイン電圧ＶＤは、電源電圧
をＶｄｄとすれば、 ＶＤ＝Ｖｄｄ−２・Ｉｂ−Ｖｔｈ になる。一方、ＭＯＳトランジスタＱ２のゲート電圧Ｖ
Ｇは、 ＶＧ＝２・Ｉａ＋Ｖｔｈ になる。電流Ｉａ、Ｉｂは、上述したように、電源電圧
が定常状態になればほぼ一定になるから、図２に示すよ
うな変化をする。また、上式で示したように、ＭＯＳト
ランジスタＱ２のドレイン電圧ＶＤは電源電圧とともに
上昇し、ゲート電圧ＶＧは電源電圧には依存しないから
、図３に示すような変化をすることになる。すなわち、
電源が投入され電源電圧の上昇すると、まずゲート電圧
ＶＧが一定電圧になり、その後、ドレイン電圧ＶＤがゲ
ート電圧ＶＧよりも高くなるのである。
ｐチャンネルの第３のＭＯＳトランジスタが接続されて
いる。ＭＯＳトランジスタＱ３は、ドレイン・ソース間
が接続され、ＭＯＳトランジスタＱ３のしきい値電圧を
Ｖｔｈとすれば、ＭＯＳトランジスタＱ３のゲート・ソ
ース間電圧は、２・Ｉｂ＋Ｖｔｈになる。すなわち、Ｍ
ＯＳトランジスタＱ２のドレイン電圧ＶＤは、電源電圧
をＶｄｄとすれば、 ＶＤ＝Ｖｄｄ−２・Ｉｂ−Ｖｔｈ になる。一方、ＭＯＳトランジスタＱ２のゲート電圧Ｖ
Ｇは、 ＶＧ＝２・Ｉａ＋Ｖｔｈ になる。電流Ｉａ、Ｉｂは、上述したように、電源電圧
が定常状態になればほぼ一定になるから、図２に示すよ
うな変化をする。また、上式で示したように、ＭＯＳト
ランジスタＱ２のドレイン電圧ＶＤは電源電圧とともに
上昇し、ゲート電圧ＶＧは電源電圧には依存しないから
、図３に示すような変化をすることになる。すなわち、
電源が投入され電源電圧の上昇すると、まずゲート電圧
ＶＧが一定電圧になり、その後、ドレイン電圧ＶＤがゲ
ート電圧ＶＧよりも高くなるのである。
【００１４】コンパレータ２には、基準電圧としてＭＯ
ＳトランジスタＱ２のゲート電圧ＶＧが入力され、比較
電圧としてＭＯＳトランジスタＱ２のドレイン電圧ＶＤ
が入力される。したがって、電源投入後に電源電圧が所
定レベルに達して、ドレイン電圧ＶＤのほうがゲート電
圧ＶＧよりも高くなると、コンパレータ２の出力レベル
が反転してリセットパルスが送出されるのである。ここ
において、電流Ｉａ、Ｉｂは、定常状態では電源電圧に
依存しないから、電源電圧が高くなっても電流は一定に
なるのであって、電力消費の増加を防止できるのである
。
ＳトランジスタＱ２のゲート電圧ＶＧが入力され、比較
電圧としてＭＯＳトランジスタＱ２のドレイン電圧ＶＤ
が入力される。したがって、電源投入後に電源電圧が所
定レベルに達して、ドレイン電圧ＶＤのほうがゲート電
圧ＶＧよりも高くなると、コンパレータ２の出力レベル
が反転してリセットパルスが送出されるのである。ここ
において、電流Ｉａ、Ｉｂは、定常状態では電源電圧に
依存しないから、電源電圧が高くなっても電流は一定に
なるのであって、電力消費の増加を防止できるのである
。
【００１５】
【発明の効果】本発明は上述のように、電源電圧が所定
レベルに達するとドレイン電流が一定になる第１のＭＯ
Ｓトランジスタを備えた定電流回路と、第１のＭＯＳト
ランジスタとともにカレントミラーを構成する第２のＭ
ＯＳトランジスタとを設けているので、第２のＭＯＳト
ランジスタにも定電流が流れることになる。ここで、ド
レイン・ゲート間が接続されドレイン・ソース間が第２
のＭＯＳトランジスタのドレイン・ソース間に直列接続
された第３のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタとの接続点の電位を、第２のＭＯＳトランジスタ
のゲート電圧と比較してリセット信号を出力するように
しているので、電源電圧がリセット信号を出力させるこ
とができる電圧より高くなれば、電源電圧が変化しても
通電される電流は変化しないのであり、消費電力が増加
することがないという利点を有するのである。
レベルに達するとドレイン電流が一定になる第１のＭＯ
Ｓトランジスタを備えた定電流回路と、第１のＭＯＳト
ランジスタとともにカレントミラーを構成する第２のＭ
ＯＳトランジスタとを設けているので、第２のＭＯＳト
ランジスタにも定電流が流れることになる。ここで、ド
レイン・ゲート間が接続されドレイン・ソース間が第２
のＭＯＳトランジスタのドレイン・ソース間に直列接続
された第３のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタとの接続点の電位を、第２のＭＯＳトランジスタ
のゲート電圧と比較してリセット信号を出力するように
しているので、電源電圧がリセット信号を出力させるこ
とができる電圧より高くなれば、電源電圧が変化しても
通電される電流は変化しないのであり、消費電力が増加
することがないという利点を有するのである。
【図１】実施例を示す回路図である。
【図２】実施例の動作説明図である。
【図３】実施例の動作説明図である。
【図４】従来例を示す回路図である。
【図５】従来例の動作説明図である。
１ 定電流回路
２ コンパレータ
Ｑ１ 第１のＭＯＳトランジスタ
Ｑ２ 第２のＭＯＳトランジスタ
Ｑ３ 第３のＭＯＳトランジスタ
Claims (1)
- 【請求項１】 電源電圧が所定レベルに達するとドレ
イン電流が一定になる第１のＭＯＳトランジスタを備え
た定電流回路と、上記第１のＭＯＳトランジスタととも
にカレントミラーを構成する第２のＭＯＳトランジスタ
と、ドレイン・ゲート間が接続されドレイン・ソース間
が第２のＭＯＳトランジスタのドレイン・ソース間に直
列接続されこの直列回路が電源に接続される第３のＭＯ
Ｓトランジスタと、第３のＭＯＳトランジスタと第２の
ＭＯＳトランジスタとの接続点の電位と、第２のＭＯＳ
トランジスタのゲート電圧との大小関係に基づいて電源
投入時に電源電圧が所定レベルに達するとリセット信号
を送出するコンパレータとを具備して成ることを特徴と
するパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402087A JP2889706B2 (ja) | 1990-12-14 | 1990-12-14 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402087A JP2889706B2 (ja) | 1990-12-14 | 1990-12-14 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215113A true JPH04215113A (ja) | 1992-08-05 |
| JP2889706B2 JP2889706B2 (ja) | 1999-05-10 |
Family
ID=18511894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402087A Expired - Lifetime JP2889706B2 (ja) | 1990-12-14 | 1990-12-14 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2889706B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234181A (ja) * | 2011-05-03 | 2012-11-29 | Silicon Works Co Ltd | 画像安定化のための液晶パネル駆動回路 |
| JP2016082501A (ja) * | 2014-10-21 | 2016-05-16 | 株式会社デンソー | パワーオンリセット回路 |
-
1990
- 1990-12-14 JP JP2402087A patent/JP2889706B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234181A (ja) * | 2011-05-03 | 2012-11-29 | Silicon Works Co Ltd | 画像安定化のための液晶パネル駆動回路 |
| JP2016082501A (ja) * | 2014-10-21 | 2016-05-16 | 株式会社デンソー | パワーオンリセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2889706B2 (ja) | 1999-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100299884B1 (ko) | 낮은항복전압을갖는출력버퍼회로 | |
| KR20000017655A (ko) | 링 발진기 및 지연 회로 | |
| JP2567179B2 (ja) | レベル変換回路 | |
| JPH0323709A (ja) | 遅延回路 | |
| KR940027316A (ko) | 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로 | |
| US6359496B1 (en) | Analog switch including two complementary MOS field-effect transitors | |
| JPH04215113A (ja) | パワーオンリセット回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JPH11243330A (ja) | 入力回路 | |
| US5719524A (en) | Circuit having an input terminal for controlling two functions | |
| JPH0263219A (ja) | チャージポンプ回路 | |
| JP2544796B2 (ja) | 半導体集積回路装置の入力回路 | |
| JPH0697796A (ja) | パワーオンリセット回路 | |
| JPH0353712A (ja) | 入力バッファ回路 | |
| JPH05259880A (ja) | 入出力バッファ回路 | |
| JPS63299161A (ja) | Ｃｍｏｓインバ−タ回路装置 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPH0199319A (ja) | 入力回路 | |
| JPH0746108A (ja) | Ｃｍｏｓアナログスイッチ | |
| JP2889327B2 (ja) | 発振回路 | |
| JPH02278914A (ja) | プルアップ・プルダウン回路 | |
| JPS58196727A (ja) | 論理回路 | |
| JPH01114114A (ja) | オートクリア回路 | |
| JPS6162230A (ja) | インタ−フエ−ス回路 | |
| JPH06204848A (ja) | インタ−フェ−ス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |