JPH01114114A - オートクリア回路 - Google Patents
オートクリア回路Info
- Publication number
- JPH01114114A JPH01114114A JP27222887A JP27222887A JPH01114114A JP H01114114 A JPH01114114 A JP H01114114A JP 27222887 A JP27222887 A JP 27222887A JP 27222887 A JP27222887 A JP 27222887A JP H01114114 A JPH01114114 A JP H01114114A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- standby mode
- transistor
- power
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオートクリア回路に関し、特に半導体集積回路
におけるオートクリア回路に関する。
におけるオートクリア回路に関する。
一般に、半導体集積回路では、電源を投入した時にその
電圧の立ち上がりを捉え、回路全体を初期化するために
オートクリア回路を備えている。
電圧の立ち上がりを捉え、回路全体を初期化するために
オートクリア回路を備えている。
第２図は従来のオートクリア回路の一例の回路図である
。
。
第２図において電源が投入され、電源電圧ｖＤＤが上昇
してＰチャネル型のトランジスタＱｌのしきい電圧ＶＴ
Ｐを超えると、トランジスタＱ１が導通状態となりコン
デンサＣ１が充電される。電源電圧ＶＤＤがしきい電圧
■ＴＰを超えた直後、Ｐチャネル型のトランジスタＱ２
が導通状態となり、出力の初期化パルスＡＣＬは高レベ
ルとなる。
してＰチャネル型のトランジスタＱｌのしきい電圧ＶＴ
Ｐを超えると、トランジスタＱ１が導通状態となりコン
デンサＣ１が充電される。電源電圧ＶＤＤがしきい電圧
■ＴＰを超えた直後、Ｐチャネル型のトランジスタＱ２
が導通状態となり、出力の初期化パルスＡＣＬは高レベ
ルとなる。
次に、コンデンサＣ１の電位が上昇してＮチャネル型の
トランジスタＱ３のしきい電圧ｖＴＮを超えると、トラ
ンジスタＱ３が導通状態となり初期化パルスＡＣＬは低
レベルとなる。
トランジスタＱ３のしきい電圧ｖＴＮを超えると、トラ
ンジスタＱ３が導通状態となり初期化パルスＡＣＬは低
レベルとなる。
初期化パルスＡＣＬが高レベルの期間は、おおよそコン
デンサＣ１の容量によって決まり、その期間に回路全体
が初期化される。抵抗Ｒ，は電源が断になった後、瞬時
に再投入された場合にコンデンサＣ１に蓄えられた電荷
を急速に放電するためのものである。
デンサＣ１の容量によって決まり、その期間に回路全体
が初期化される。抵抗Ｒ，は電源が断になった後、瞬時
に再投入された場合にコンデンサＣ１に蓄えられた電荷
を急速に放電するためのものである。
上述した従来のオートクリア回路では、定常的な電流が
流れ回路全体の消費電力が大きくなる。
流れ回路全体の消費電力が大きくなる。
通常、この定常電流の径路は瞬間的な電源の再投入に対
し、電荷が残って誤動作をしないために設けられるもの
であるから、回路全体の消費電流に比べれば微少といえ
る。しかしながら、スタンバイモードに入った場合には
、論理回路部での消費電力はほとんど零であるのに対し
直流的な電流が定常的に流れるという欠点がある。
し、電荷が残って誤動作をしないために設けられるもの
であるから、回路全体の消費電流に比べれば微少といえ
る。しかしながら、スタンバイモードに入った場合には
、論理回路部での消費電力はほとんど零であるのに対し
直流的な電流が定常的に流れるという欠点がある。
本発明のオートクリア回路は、定常的な電流径路を有し
電源の投入時に半導体集積回路を初期化する初期化パル
スを出力するオートクリア回路において、待機時に前記
電源を遮断するスイッチ回路を有している。
電源の投入時に半導体集積回路を初期化する初期化パル
スを出力するオートクリア回路において、待機時に前記
電源を遮断するスイッチ回路を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図に示すように、ゲートが接地端子に接続されたＰ
チャネル型の第１のトランジスタＱ１と、一方の電極が
トランジスタＱ１のドレインに接続され他方の電極が接
地端子に接続されたコンデンサＣ１と、コンデンサＣ１
に並列に接続される抵抗Ｒ１と、ゲートがトランジスタ
Ｑ１のトレインに接続されソースがトランジスタＱｌの
ソースに接続されるＰチャネル型の第２のトランジスタ
Ｑ２と、ソースがトランジスタＱ２のゲートに接続され
ドレインがトランジスタＱ２のトレインと出力端に接続
されソースが接地端子に接続されるＮチャネル型のトラ
ンジスタＱ３と、ドレインがトランジスタＱ１のソース
に接続されソースが電源電圧ＶＤＤの電源端子に接続さ
れるスイッチ回路としてのＰチャネル型の第３のトラン
ジスタＱ４とを含む。
チャネル型の第１のトランジスタＱ１と、一方の電極が
トランジスタＱ１のドレインに接続され他方の電極が接
地端子に接続されたコンデンサＣ１と、コンデンサＣ１
に並列に接続される抵抗Ｒ１と、ゲートがトランジスタ
Ｑ１のトレインに接続されソースがトランジスタＱｌの
ソースに接続されるＰチャネル型の第２のトランジスタ
Ｑ２と、ソースがトランジスタＱ２のゲートに接続され
ドレインがトランジスタＱ２のトレインと出力端に接続
されソースが接地端子に接続されるＮチャネル型のトラ
ンジスタＱ３と、ドレインがトランジスタＱ１のソース
に接続されソースが電源電圧ＶＤＤの電源端子に接続さ
れるスイッチ回路としてのＰチャネル型の第３のトラン
ジスタＱ４とを含む。
第１図において、トランジスタＱ４のゲートに印加され
るスタンバイモード信号ＳＴＢが低レベルの期間に、電
源電圧ｖＤＤの電源が投入されると、前述した第２図の
従来の回路と同様にコンデンサＣ１が充電されトランジ
スタＱ３のしきい電圧■ＴＮを超える期間まで、出力の
初期化パルスＡＣＬが高レベルとなり、全体の回路が初
期化される。
るスタンバイモード信号ＳＴＢが低レベルの期間に、電
源電圧ｖＤＤの電源が投入されると、前述した第２図の
従来の回路と同様にコンデンサＣ１が充電されトランジ
スタＱ３のしきい電圧■ＴＮを超える期間まで、出力の
初期化パルスＡＣＬが高レベルとなり、全体の回路が初
期化される。
トランジスタＱ工と抵抗Ｒ１には、一般的に数マイクロ
アンペアの定常電流が流れる。それ故、回路がスタンバ
イモードになった際に、トランジスタＱ４のゲートに高
レベルのスタイバイモード信号ＳＴＢを印加してトラン
ジスタＱ４を非導通状態とし、上記の定常電流が流れな
いようにして電力消費を低減する。
アンペアの定常電流が流れる。それ故、回路がスタンバ
イモードになった際に、トランジスタＱ４のゲートに高
レベルのスタイバイモード信号ＳＴＢを印加してトラン
ジスタＱ４を非導通状態とし、上記の定常電流が流れな
いようにして電力消費を低減する。
以上説明したように本発明は、スタイバイモード時に電
源を遮断することにより、消費電流を低減できる効果が
ある。
源を遮断することにより、消費電流を低減できる効果が
ある。
第１図は本発明の一実施例の回路図、第２図は従来のオ
ートクリア回路の一例の回路図である。 ＡＣＬ・・・初期化パルス、Ｃ１・・・コンデンサ、Ｑ
ｌ〜Ｑ４・・・トランジスタ、Ｒ１・・・抵抗、ＳＴＢ
・・・スタンバイモード信号。
ートクリア回路の一例の回路図である。 ＡＣＬ・・・初期化パルス、Ｃ１・・・コンデンサ、Ｑ
ｌ〜Ｑ４・・・トランジスタ、Ｒ１・・・抵抗、ＳＴＢ
・・・スタンバイモード信号。
Claims (1)
- 定常的な電流径路を有し電源の投入時に半導体集積回路
を初期化する初期化パルスを出力するオートクリア回路
において、待機時に前記電源を遮断するスイッチ回路を
有することを特徴とするオートクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27222887A JPH01114114A (ja) | 1987-10-27 | 1987-10-27 | オートクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27222887A JPH01114114A (ja) | 1987-10-27 | 1987-10-27 | オートクリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114114A true JPH01114114A (ja) | 1989-05-02 |
Family
ID=17510902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27222887A Pending JPH01114114A (ja) | 1987-10-27 | 1987-10-27 | オートクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| JP2004048429A (ja) * | 2002-07-12 | 2004-02-12 | Matsushita Electric Ind Co Ltd | パワーオンリセット回路 |
-
1987
- 1987-10-27 JP JP27222887A patent/JPH01114114A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163701A (ja) * | 1997-09-30 | 1999-06-18 | Siemens Ag | 極めて迅速なパワーオフ検出を行うパワーオン検出回路 |
| JP2004048429A (ja) * | 2002-07-12 | 2004-02-12 | Matsushita Electric Ind Co Ltd | パワーオンリセット回路 |
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