JPH05259880A - 入出力バッファ回路 - Google Patents
入出力バッファ回路Info
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- JPH05259880A JPH05259880A JP4086339A JP8633992A JPH05259880A JP H05259880 A JPH05259880 A JP H05259880A JP 4086339 A JP4086339 A JP 4086339A JP 8633992 A JP8633992 A JP 8633992A JP H05259880 A JPH05259880 A JP H05259880A
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Abstract
(57)【要約】
【目的】 外部入出力端子の電圧レベルが論理“１”の
安定状態にあるとき、電源端子からＧＮＤ端子に消費電
流が流れないようにすることにある。 【構成】 トライステート出力バッファ回路２０および
入力バッファ回路１１のほかに、帰還回路３０およびＰ
チャネルＭＯＳーＦＥＴ１０を設け、入力バッファ回路
１１のインバータ１と、帰還回路３０のインバータ８お
よび抵抗９とによってラッチ回路を構成する。ラッチ回
路でＡ点の電位を保持できる。一方、ＰチャネルＭＯＳ
ーＦＥＴ１０は初期設定時にリセット信号を入力し、ラ
ッチ回路の初期値を設定することができる。
安定状態にあるとき、電源端子からＧＮＤ端子に消費電
流が流れないようにすることにある。 【構成】 トライステート出力バッファ回路２０および
入力バッファ回路１１のほかに、帰還回路３０およびＰ
チャネルＭＯＳーＦＥＴ１０を設け、入力バッファ回路
１１のインバータ１と、帰還回路３０のインバータ８お
よび抵抗９とによってラッチ回路を構成する。ラッチ回
路でＡ点の電位を保持できる。一方、ＰチャネルＭＯＳ
ーＦＥＴ１０は初期設定時にリセット信号を入力し、ラ
ッチ回路の初期値を設定することができる。
Description
【０００１】
【産業上の利用分野】本発明は相補形ＭＯＳ電界効果ト
ランジスタを用いた半導体集積回路に関し、特にその外
部入出力端子に接続される入出力バッファに関する。
ランジスタを用いた半導体集積回路に関し、特にその外
部入出力端子に接続される入出力バッファに関する。
【０００２】
【従来の技術】従来、相補形ＭＯＳ電界効果トランジス
タを用いた入出力バッファ回路は、例えば図２に示すよ
うにプルアップ抵抗７に接続された入力バッファ回路１
１と、トライステート出力バッファ回路２０とによって
構成される。トライステート出力バッファ回路２０で
は、第２の内部端子がＮＡＮＤゲート２の第１の入力端
子と、ＮＯＲゲート４の第１の入力端子とに接続されて
いる。ＮＡＮＤゲート２の第２の入力端子には、制御端
子Ｇを入力端子とするインバータ３の出力端子が接続さ
れ、ＮＯＲゲート４の第２の入力端子は直接制御端子Ｇ
に接続されている。
タを用いた入出力バッファ回路は、例えば図２に示すよ
うにプルアップ抵抗７に接続された入力バッファ回路１
１と、トライステート出力バッファ回路２０とによって
構成される。トライステート出力バッファ回路２０で
は、第２の内部端子がＮＡＮＤゲート２の第１の入力端
子と、ＮＯＲゲート４の第１の入力端子とに接続されて
いる。ＮＡＮＤゲート２の第２の入力端子には、制御端
子Ｇを入力端子とするインバータ３の出力端子が接続さ
れ、ＮＯＲゲート４の第２の入力端子は直接制御端子Ｇ
に接続されている。
【０００３】ＮＡＮＤゲート２の出力端子およびＮＯＲ
ゲート４の出力端子はそれぞれトライステート出力バッ
ファ回路２０の主要部分を構成するＰチャネルＭＯＳ電
界効果トランジスタ５（以下、ＰチャネルＭＯＳーＦＥ
Ｔと称する。）およびＮチャネルＭＯＳ電界効果トラン
ジスタ６（以下、ＮチャネルＭＯＳーＦＥＴと称す
る。）のゲートに接続されている。ＰチャネルＭＯＳー
ＦＥＴ５のソースは電源端子に接続され、そのドレーン
は外部入出力端子ＩＯに導かれたＡ点へ接続されてい
る。更に、ＮチャネルＭＯＳーＦＥＴ６のソースはＧＮ
Ｄ端子に接続され、そのドレーンはＡ点に接続されてい
る。
ゲート４の出力端子はそれぞれトライステート出力バッ
ファ回路２０の主要部分を構成するＰチャネルＭＯＳ電
界効果トランジスタ５（以下、ＰチャネルＭＯＳーＦＥ
Ｔと称する。）およびＮチャネルＭＯＳ電界効果トラン
ジスタ６（以下、ＮチャネルＭＯＳーＦＥＴと称す
る。）のゲートに接続されている。ＰチャネルＭＯＳー
ＦＥＴ５のソースは電源端子に接続され、そのドレーン
は外部入出力端子ＩＯに導かれたＡ点へ接続されてい
る。更に、ＮチャネルＭＯＳーＦＥＴ６のソースはＧＮ
Ｄ端子に接続され、そのドレーンはＡ点に接続されてい
る。
【０００４】次に、入力バッファ回路１１は、外部入出
力端子ＩＯおよびＡ点を介してインバータ１の入力端子
に接続され、インバータ１の出力端子は第１の内部端子
に接続されている。また、Ａ点と電源端子との間に、プ
ルアップ抵抗７が接続されている。次に、本回路の動作
について図２を参照して説明する。
力端子ＩＯおよびＡ点を介してインバータ１の入力端子
に接続され、インバータ１の出力端子は第１の内部端子
に接続されている。また、Ａ点と電源端子との間に、プ
ルアップ抵抗７が接続されている。次に、本回路の動作
について図２を参照して説明する。
【０００５】まず、制御端子Ｇが論理“０”のとき、入
出力バッファ回路は出力モードとなり、外部入出力端子
ＩＯの負荷は高インピーダンス状態になる。このとき、
トライステート出力バッファ回路２０では、ＮＡＮＤゲ
ート２の第２の入力端子にインバータ３から論理“１”
が入力され、ＮＯＲゲート４の第１の入力端子に制御端
子Ｇから論理“０”が入力される。そこで、ＮＡＮＤゲ
ート２およびＮＯＲゲート４の出力値は、それぞれ第２
の内部端子の論理値によって決定されるので定まらな
い。
出力バッファ回路は出力モードとなり、外部入出力端子
ＩＯの負荷は高インピーダンス状態になる。このとき、
トライステート出力バッファ回路２０では、ＮＡＮＤゲ
ート２の第２の入力端子にインバータ３から論理“１”
が入力され、ＮＯＲゲート４の第１の入力端子に制御端
子Ｇから論理“０”が入力される。そこで、ＮＡＮＤゲ
ート２およびＮＯＲゲート４の出力値は、それぞれ第２
の内部端子の論理値によって決定されるので定まらな
い。
【０００６】そこで、第２の内部端子に論理“１”が入
力されると、ＮＡＮＤゲート２およびＮＯＲゲート４の
出力は、ともに論理“０”となる。そこで、Ｐチャネル
ＭＯＳーＦＥＴ５はオン、ＮチャネルＭＯＳーＦＥＴ６
はオフになる。Ａ点にはＰチャネルＭＯＳーＦＥＴ５を
介して電源電圧が供給され、論理“１”となる。逆に、
第２の内部端子に論理“０”が入力されると、ＮＡＮＤ
ゲート２およびＮＯＲゲート４の出力はともに論理
“１”となり、ＰチャネルＭＯＳーＦＥＴ５はオフ、Ｎ
チャネルＭＯＳーＦＥＴ６はオンになって、Ａ点はＮチ
ャネルＭＯＳーＦＥＴ６を介してＧＮＤ電圧が供給さ
れ、論理“０”となる。
力されると、ＮＡＮＤゲート２およびＮＯＲゲート４の
出力は、ともに論理“０”となる。そこで、Ｐチャネル
ＭＯＳーＦＥＴ５はオン、ＮチャネルＭＯＳーＦＥＴ６
はオフになる。Ａ点にはＰチャネルＭＯＳーＦＥＴ５を
介して電源電圧が供給され、論理“１”となる。逆に、
第２の内部端子に論理“０”が入力されると、ＮＡＮＤ
ゲート２およびＮＯＲゲート４の出力はともに論理
“１”となり、ＰチャネルＭＯＳーＦＥＴ５はオフ、Ｎ
チャネルＭＯＳーＦＥＴ６はオンになって、Ａ点はＮチ
ャネルＭＯＳーＦＥＴ６を介してＧＮＤ電圧が供給さ
れ、論理“０”となる。
【０００７】入力バッファ回路１１において、インバー
タ１にはＰチャネルＭＯＳーＦＥＴ５とＮチャネルＭＯ
ＳーＦＥＴ６とで構成されるトライアステート出力バッ
ファ回路２０から供給される論理“０”または論理
“１”に従って動作する。ここで、プルアップ抵抗７は
予めＡ点において、トライステート出力バッファ回路２
０から出力される論理“０”または５論理“１”の電圧
レベルを受けたインバータ１が、勝手に論理値を反転し
ないような高い抵抗値に設定してある。
タ１にはＰチャネルＭＯＳーＦＥＴ５とＮチャネルＭＯ
ＳーＦＥＴ６とで構成されるトライアステート出力バッ
ファ回路２０から供給される論理“０”または論理
“１”に従って動作する。ここで、プルアップ抵抗７は
予めＡ点において、トライステート出力バッファ回路２
０から出力される論理“０”または５論理“１”の電圧
レベルを受けたインバータ１が、勝手に論理値を反転し
ないような高い抵抗値に設定してある。
【０００８】次に、制御端子Ｇが論理“１”のとき、入
出力バッファ回路は入力モードとなって、外部入出力端
子ＩＯは外部の入力端子へ接続される。このとき、Ｐチ
ャネルＭＯＳーＦＥＴ５とＮチャネルＭＯＳーＦＥＴ６
とで構成させるトライステート出力バッファ回路２０の
トライステート出力バッファは、高インピーダンス状態
になる。このとき、入力バッファ回路１１のインバータ
１の入力は、外部入出力端子ＩＯから供給される論理
“０”または論理“１”に従って動作する。
出力バッファ回路は入力モードとなって、外部入出力端
子ＩＯは外部の入力端子へ接続される。このとき、Ｐチ
ャネルＭＯＳーＦＥＴ５とＮチャネルＭＯＳーＦＥＴ６
とで構成させるトライステート出力バッファ回路２０の
トライステート出力バッファは、高インピーダンス状態
になる。このとき、入力バッファ回路１１のインバータ
１の入力は、外部入出力端子ＩＯから供給される論理
“０”または論理“１”に従って動作する。
【０００９】ここで、プルアップ抵抗７は、予めＡ点に
おいて、外部入出力端子ＩＯから入力される論理“０”
または論理“１”の電圧レベルによらないでインバータ
１が勝手に論理値を反転しないような高い抵抗値に設定
してある。。また、外部入出力端子ＩＯが高インピーダ
ンスである場合には、ＰチャネルＭＯＳーＦＥＴ５とＮ
チャネルＭＯＳーＦＥＴ６とで構成されるトライステー
ト出力バッファ回路２０の出力も高インピーダンスであ
る。従って、Ａ点はプルアップ抵抗７によって電源電圧
に充電され、論理“１”の電圧レベルとなる。
おいて、外部入出力端子ＩＯから入力される論理“０”
または論理“１”の電圧レベルによらないでインバータ
１が勝手に論理値を反転しないような高い抵抗値に設定
してある。。また、外部入出力端子ＩＯが高インピーダ
ンスである場合には、ＰチャネルＭＯＳーＦＥＴ５とＮ
チャネルＭＯＳーＦＥＴ６とで構成されるトライステー
ト出力バッファ回路２０の出力も高インピーダンスであ
る。従って、Ａ点はプルアップ抵抗７によって電源電圧
に充電され、論理“１”の電圧レベルとなる。
【００１０】この従来の入出力バッファ回路では、入力
モードであって、且つ、Ａ点でインバータ１の入力が論
理“０”であるとき、電源端子からプルアップ抵抗７を
介してＡ点を通り、外部入出力端子ＩＯが接続され、論
理“０”を駆動する素子を介してＧＮＤに定常電流が流
れる。一方、出力モードのときには、電源端子からプル
アップ抵抗７を介してＡ点を通り、更にトライステート
出力バッファ回路２０のＮチャネルＭＯＳーＦＥＴ６を
介してＧＮＤに定常電流が流れる。
モードであって、且つ、Ａ点でインバータ１の入力が論
理“０”であるとき、電源端子からプルアップ抵抗７を
介してＡ点を通り、外部入出力端子ＩＯが接続され、論
理“０”を駆動する素子を介してＧＮＤに定常電流が流
れる。一方、出力モードのときには、電源端子からプル
アップ抵抗７を介してＡ点を通り、更にトライステート
出力バッファ回路２０のＮチャネルＭＯＳーＦＥＴ６を
介してＧＮＤに定常電流が流れる。
【００１１】
【発明が解決しようとする課題】解決しようとする問題
は、外部入出力端子が論理“０”の場合、電源からＧＮ
Ｄに定常電流が流れるため、消費電流が増加する点であ
る。
は、外部入出力端子が論理“０”の場合、電源からＧＮ
Ｄに定常電流が流れるため、消費電流が増加する点であ
る。
【００１２】
【課題を解決するための手段】本発明は、トライステー
ト出力バッファ回路および入力バッファ回路のほかに、
入力バッファ回路の出力信号を入力側に戻す帰還回路、
および初期リセット用ＰチャネルＭＯＳーＦＥＴを備え
て、消費電流を減ずることができるように構成したこと
を特徴とする。
ト出力バッファ回路および入力バッファ回路のほかに、
入力バッファ回路の出力信号を入力側に戻す帰還回路、
および初期リセット用ＰチャネルＭＯＳーＦＥＴを備え
て、消費電流を減ずることができるように構成したこと
を特徴とする。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明による入出力バッファ回路の一実施
例を示す回路図である。図１において、１はインバー
タ，２はＮＡＮＤゲート，３はインバータ，４はＮＯＲ
ゲート，５はＰチャネルＭＯＳーＦＥＴ，６はＮチャネ
ルＭＯＳーＦＥＴ，８はインバータ，９は抵抗，１０は
ＰチャネルＭＯＳーＦＥＴである。また、１１は入力バ
ッファ回路，２０はトライステート出力バッファ回路，
３０は帰還回路である。
る。図１は、本発明による入出力バッファ回路の一実施
例を示す回路図である。図１において、１はインバー
タ，２はＮＡＮＤゲート，３はインバータ，４はＮＯＲ
ゲート，５はＰチャネルＭＯＳーＦＥＴ，６はＮチャネ
ルＭＯＳーＦＥＴ，８はインバータ，９は抵抗，１０は
ＰチャネルＭＯＳーＦＥＴである。また、１１は入力バ
ッファ回路，２０はトライステート出力バッファ回路，
３０は帰還回路である。
【００１４】帰還回路３０を構成するインバータ８は入
力端子がインバータ１の出力端子に接続され、その出力
端子は抵抗９を介してインバータ１の入力端子、すなわ
ちＡ点に接続されている。更に、電源投入時、Ａ点の論
理値が“１”または“０”のいずれにも定まらない場合
には、予めＡ点に論理“１”を設定するために、それぞ
れソースとドレーンとが電源端子とＡ点とに接続され、
ゲートには初期リセット信号パルスを入力するための初
期リセット端子が接続されたＰチャネルＭＯＳーＦＥＴ
１０を設ける。
力端子がインバータ１の出力端子に接続され、その出力
端子は抵抗９を介してインバータ１の入力端子、すなわ
ちＡ点に接続されている。更に、電源投入時、Ａ点の論
理値が“１”または“０”のいずれにも定まらない場合
には、予めＡ点に論理“１”を設定するために、それぞ
れソースとドレーンとが電源端子とＡ点とに接続され、
ゲートには初期リセット信号パルスを入力するための初
期リセット端子が接続されたＰチャネルＭＯＳーＦＥＴ
１０を設ける。
【００１５】次に、本発明の動作について、図１を参照
して説明する。まず、制御端子Ｇが論理“０”の時、従
来例と同様に入出力バッファ回路は出力モードとなり、
外部入出力端子ＩＯの負荷は高インピーダンス状態にな
る。このときトライステート出力バッファ回路２０の動
作は従来例と同様である。よって、第２の内部端子に加
えられる論理“０”または“１”に従って、Ｐチャネル
ＭＯＳーＦＥＴ５とＮチャネルＭＯＳーＦＥＴ６とで構
成されたトライステート出力バッファ回路２０の論理出
力値が“０”または“１”へと変化する。一方、入力バ
ッファ回路１１の動作も従来例と同様であり、インバー
タ１の入力はＰチャネルＭＯＳーＦＥＴ５とＮチャネル
ＭＯＳーＦＥＴ６とで構成されたトライステート出力バ
ッファ回路２０の論理出力値“０”または“１”に従っ
て変化する。
して説明する。まず、制御端子Ｇが論理“０”の時、従
来例と同様に入出力バッファ回路は出力モードとなり、
外部入出力端子ＩＯの負荷は高インピーダンス状態にな
る。このときトライステート出力バッファ回路２０の動
作は従来例と同様である。よって、第２の内部端子に加
えられる論理“０”または“１”に従って、Ｐチャネル
ＭＯＳーＦＥＴ５とＮチャネルＭＯＳーＦＥＴ６とで構
成されたトライステート出力バッファ回路２０の論理出
力値が“０”または“１”へと変化する。一方、入力バ
ッファ回路１１の動作も従来例と同様であり、インバー
タ１の入力はＰチャネルＭＯＳーＦＥＴ５とＮチャネル
ＭＯＳーＦＥＴ６とで構成されたトライステート出力バ
ッファ回路２０の論理出力値“０”または“１”に従っ
て変化する。
【００１６】ここで、帰還回路３０を構成するインバー
タ８および抵抗９は、Ａ点においてインバータ１へ入力
される論理出力値“０”または“１”を反転させない電
圧レベルとなるように、インバータ８を構成するＰチャ
ネルＭＯＳーＦＥＴおよびＮチャネルＭＯＳーＦＥＴの
オン抵抗値と抵抗９の抵抗値とを高く設定してある。従
って、インバータ８の論理出力値が逆の場合でも出力バ
ッファ回路２０の論理出力値は反転しない。
タ８および抵抗９は、Ａ点においてインバータ１へ入力
される論理出力値“０”または“１”を反転させない電
圧レベルとなるように、インバータ８を構成するＰチャ
ネルＭＯＳーＦＥＴおよびＮチャネルＭＯＳーＦＥＴの
オン抵抗値と抵抗９の抵抗値とを高く設定してある。従
って、インバータ８の論理出力値が逆の場合でも出力バ
ッファ回路２０の論理出力値は反転しない。
【００１７】次に、制御端子が論理“１”のときには入
力モードとなり、外部入出力端子ＩＯに接続されたトラ
イステート出力バッファ回路２０のトライステート出力
バッファは、従来例と同様に高インピーダンス状態にな
る。このとき、入力バッファ回路１１のインバータ１
は、外部入出力端子ＩＯから入力される論理レベルの
“０”または“１”に従って動作する。
力モードとなり、外部入出力端子ＩＯに接続されたトラ
イステート出力バッファ回路２０のトライステート出力
バッファは、従来例と同様に高インピーダンス状態にな
る。このとき、入力バッファ回路１１のインバータ１
は、外部入出力端子ＩＯから入力される論理レベルの
“０”または“１”に従って動作する。
【００１８】ここで、帰還回路３０を構成するインバー
タ８および抵抗９は、Ａ点においてインバータ１に外部
入出力端子ＩＯから入力される論理値“０”または
“１”を反転させない電圧レベルとなるように、インバ
ータ８を構成するＰチャネルＭＯＳーＦＥＴおよびＮチ
ャネルＭＯＳーＦＥＴのオン抵抗値と、抵抗９の抵抗値
とを高く設定してある。
タ８および抵抗９は、Ａ点においてインバータ１に外部
入出力端子ＩＯから入力される論理値“０”または
“１”を反転させない電圧レベルとなるように、インバ
ータ８を構成するＰチャネルＭＯＳーＦＥＴおよびＮチ
ャネルＭＯＳーＦＥＴのオン抵抗値と、抵抗９の抵抗値
とを高く設定してある。
【００１９】また、外部入出力端子ＩＯが高インピーダ
ンスの場合には、Ａ点の論理値は、インバータ１と、帰
還回路３０のインバータ８および抵抗９とで構成される
ラッチ回路に保持された値、すなわちインバータ８の出
力値に保持される。なお、電源投入時の初期状態におい
て、外部入出力端子ＩＯの入力状態およびトライステー
ト出力バッファ回路２０の出力状態が、ともに高インピ
ーダンス状態となる。
ンスの場合には、Ａ点の論理値は、インバータ１と、帰
還回路３０のインバータ８および抵抗９とで構成される
ラッチ回路に保持された値、すなわちインバータ８の出
力値に保持される。なお、電源投入時の初期状態におい
て、外部入出力端子ＩＯの入力状態およびトライステー
ト出力バッファ回路２０の出力状態が、ともに高インピ
ーダンス状態となる。
【００２０】従って、インバータ１と、インバータ８お
よび抵抗９とで構成されるラッチ回路とによって保持さ
れた論理値が“０”、または“１”のいずれにも定まら
ない場合、図１に示すようにＰチャネルＭＯＳーＦＥＴ
１０を追加して、初期リセット入力端子に内部回路全体
の初期リセット信号として論理“０”のパルスを入力
し、他の状態では論理“１”を入力することによって、
Ａ点の論理値を“１”にして、ラッチ回路によって保持
される初期値を設定することができる。
よび抵抗９とで構成されるラッチ回路とによって保持さ
れた論理値が“０”、または“１”のいずれにも定まら
ない場合、図１に示すようにＰチャネルＭＯＳーＦＥＴ
１０を追加して、初期リセット入力端子に内部回路全体
の初期リセット信号として論理“０”のパルスを入力
し、他の状態では論理“１”を入力することによって、
Ａ点の論理値を“１”にして、ラッチ回路によって保持
される初期値を設定することができる。
【００２１】ここで、インバータ８の論理出力値が
“０”のとき、論理“０”の電圧レベルを駆動するイン
バータ８のＮチャネルＭＯＳーＦＥＴのオン抵抗と、抵
抗９とで決定される直列抵抗値は、ＰチャネルＭＯＳー
ＦＥＴ１０がオンになるとき、Ａ点の論理値が“１”と
なるようにする。すなわちＰチャネルＭＯＳーＦＥＴ１
０のオン抵抗値に比べて、オン抵抗と抵抗９とで決定さ
れる直列抵抗値が高抵抗値になるように予め設定してあ
る。
“０”のとき、論理“０”の電圧レベルを駆動するイン
バータ８のＮチャネルＭＯＳーＦＥＴのオン抵抗と、抵
抗９とで決定される直列抵抗値は、ＰチャネルＭＯＳー
ＦＥＴ１０がオンになるとき、Ａ点の論理値が“１”と
なるようにする。すなわちＰチャネルＭＯＳーＦＥＴ１
０のオン抵抗値に比べて、オン抵抗と抵抗９とで決定さ
れる直列抵抗値が高抵抗値になるように予め設定してあ
る。
【００２２】以上、図１を参照して説明したように、第
１に外部入出力端子ＩＯに現れるトライステート出力バ
ッファ回路２０の論理出力値“０”または“１”と、イ
ンバータ８の論理出力値とが異なるときおよび第２にＰ
チャネルＭＯＳーＦＥＴ５とＮチャネルＭＯＳーＦＥＴ
６とで構成されるトライステート出力バッファ回路２０
の論理出力値“０”または“１”とインバータ８の論理
出力値とが異なるときインバータ８がＡ点の論理値を反
転動作させる。
１に外部入出力端子ＩＯに現れるトライステート出力バ
ッファ回路２０の論理出力値“０”または“１”と、イ
ンバータ８の論理出力値とが異なるときおよび第２にＰ
チャネルＭＯＳーＦＥＴ５とＮチャネルＭＯＳーＦＥＴ
６とで構成されるトライステート出力バッファ回路２０
の論理出力値“０”または“１”とインバータ８の論理
出力値とが異なるときインバータ８がＡ点の論理値を反
転動作させる。
【００２３】この期間中、インバータ８を構成するＰチ
ャネルＭＯＳーＦＥＴ１０と抵抗９とを介して、電源端
子からＡ点に電流が流れ、更にＡ点から外部入出力端子
ＩＯに接続された外部のトライステート出力バッファ回
路、または本トライステート出力バッファ回路２０のＮ
チャネルＭＯＳーＦＥＴ６を介してＧＮＤ端子に電流が
流れる場合がある。他のケースとして、外部入出力端子
ＩＯに接続された外部のトライステート出力バッファ回
路、または本トライステート出力バッファ回路２０のＰ
チャネルＭＯＳーＦＥＴ５を介して、電源端子からＡ点
に電流が流れ、更にＡ点から抵抗９およびインバータ８
を構成するＮチャネルＭＯＳーＦＥＴ１０を介してＧＮ
Ｄ端子に電流が流れる場合がある。従って、Ａ点が論理
“０”の電圧レベルに固定された場合には、電流が常に
流れるという状態はなくなった。
ャネルＭＯＳーＦＥＴ１０と抵抗９とを介して、電源端
子からＡ点に電流が流れ、更にＡ点から外部入出力端子
ＩＯに接続された外部のトライステート出力バッファ回
路、または本トライステート出力バッファ回路２０のＮ
チャネルＭＯＳーＦＥＴ６を介してＧＮＤ端子に電流が
流れる場合がある。他のケースとして、外部入出力端子
ＩＯに接続された外部のトライステート出力バッファ回
路、または本トライステート出力バッファ回路２０のＰ
チャネルＭＯＳーＦＥＴ５を介して、電源端子からＡ点
に電流が流れ、更にＡ点から抵抗９およびインバータ８
を構成するＮチャネルＭＯＳーＦＥＴ１０を介してＧＮ
Ｄ端子に電流が流れる場合がある。従って、Ａ点が論理
“０”の電圧レベルに固定された場合には、電流が常に
流れるという状態はなくなった。
【００２４】
【発明の効果】以上説明したように本発明は外部入出力
端子ＩＯに接続されたプルアップ抵抗の代わりに入力バ
ッファ回路の出力信号を入力側に戻す期間回路を設ける
ことによって、外部入出力端子が論理“０”の状態であ
っても定常電流が流れることがなくなったので、本発明
による入出力バッファ回路を多数用いる半導体集積回路
の消費電流を著しく低減することができる利点がある。
端子ＩＯに接続されたプルアップ抵抗の代わりに入力バ
ッファ回路の出力信号を入力側に戻す期間回路を設ける
ことによって、外部入出力端子が論理“０”の状態であ
っても定常電流が流れることがなくなったので、本発明
による入出力バッファ回路を多数用いる半導体集積回路
の消費電流を著しく低減することができる利点がある。
【００２５】また、外部に接続されたトライステート出
力バッファ回路とＰチャネルＭＯＳーＦＥＴおよびＮチ
ャネルＭＯＳーＦＥＴで構成されるトライステート出力
バッファ回路とがともに高インピーダンス状態となって
も、以前のＡ点の論理値をラッチ回路で保持することが
できるので、内部回路の動作状態に影響を与えることは
ない利点がある。
力バッファ回路とＰチャネルＭＯＳーＦＥＴおよびＮチ
ャネルＭＯＳーＦＥＴで構成されるトライステート出力
バッファ回路とがともに高インピーダンス状態となって
も、以前のＡ点の論理値をラッチ回路で保持することが
できるので、内部回路の動作状態に影響を与えることは
ない利点がある。
【図１】本発明による入出力バッファ回路の一実施例を
示す回路図である。
示す回路図である。
【図２】従来技術による入出力バッファ回路の一実施例
を示す回路図である。
を示す回路図である。
１，３，８ インバータ ２ ＮＡＮＤゲート ４ ＮＯＲゲート ５，６，１０ ＭＯＳーＦＥＴ ７，９ 抵抗 １１ 入力バッファ回路 ２０ トライステート出力バッファ回路 ３０ 帰還回路
Claims (3)
- 【請求項１】 制御端子によって入力モードか、あるい
は出力モードが選択され、前記出力モードが選択された
ときには第１の内部端子に入力された信号を外部入出力
端子に出力することができ、また前記入力モードが選択
された時には動作を停止するように構成したトライステ
ート出力バッファ回路と、 前記入力モードが選択されたときに前記外部入出力端子
に入力された信号を増幅して第２の内部端子に出力する
ように構成した入力バッファ回路と、 前記入力バッファ回路の出力信号をその入力側に戻し
て、前記入力バッファ回路とともにラッチ回路を形成す
ることができ、前記外部入出力端子に入力された信号の
論理状態を変えない程度になるように構成した帰還回路
と、 前記外部入出力端子における前記ラッチ回路によって保
持される値の論理状態を初期設定するように構成したＰ
チャネルＭＯＳトランジスタとから成る入出力バッファ
回路。 - 【請求項２】 前記トライステート出力バッファは、そ
の出力段に相補接続したＰチャネルＭＯＳ電界効果トラ
ンジスタおよびＮチャネルＭＯＳ電界効果トランジスタ
を備え、 前記入力モードが選択された時には前記ＰチャネルＭＯ
Ｓ電界効果トランジスタおよび前記ＮチャネルＭＯＳ電
界効果トランジスタの両方がオフとなって前記外部入出
力端子は高インピーダンス状態になり、 前記出力モードが選択された時には前記ＰチャネルＭＯ
Ｓ電界効果トランジスタあるいは前記ＮチャネルＭＯＳ
電界効果トランジスタがオンになることができるように
構成した請求項１の入出力バッファ回路。 - 【請求項３】 前記帰還回路はインバータと前記インバ
ータの出力端子に接続された直列抵抗とから構成され、
前記インバータはＰチャネルＭＯＳ電界効果トランジス
タおよびＮチャネルＭＯＳ電界効果トランジスタから構
成された請求項１の入出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086339A JPH05259880A (ja) | 1992-03-10 | 1992-03-10 | 入出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086339A JPH05259880A (ja) | 1992-03-10 | 1992-03-10 | 入出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259880A true JPH05259880A (ja) | 1993-10-08 |
Family
ID=13884098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086339A Pending JPH05259880A (ja) | 1992-03-10 | 1992-03-10 | 入出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259880A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001223A1 (fr) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Dispositif d'actionnement d'antenne pour transpondeur |
| US6791373B2 (en) | 2002-06-11 | 2004-09-14 | Oki Electric Industry Co., Ltd. | High-voltage detecting circuit |
| WO2006067859A1 (ja) * | 2004-12-24 | 2006-06-29 | Yamatake Corporation | インターフェース回路 |
| US7750705B2 (en) | 2003-06-30 | 2010-07-06 | Yamatake Corporation | Interface circuit |
-
1992
- 1992-03-10 JP JP4086339A patent/JPH05259880A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001223A1 (fr) * | 1995-06-22 | 1997-01-09 | Fujitsu Ten Limited | Dispositif d'actionnement d'antenne pour transpondeur |
| US6791373B2 (en) | 2002-06-11 | 2004-09-14 | Oki Electric Industry Co., Ltd. | High-voltage detecting circuit |
| US7750705B2 (en) | 2003-06-30 | 2010-07-06 | Yamatake Corporation | Interface circuit |
| US7986162B2 (en) | 2003-06-30 | 2011-07-26 | Yamatake Corporation | Interface circuit |
| US8018264B2 (en) | 2003-06-30 | 2011-09-13 | Yamatake Corporation | Interface circuit |
| WO2006067859A1 (ja) * | 2004-12-24 | 2006-06-29 | Yamatake Corporation | インターフェース回路 |
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