JPH10107610A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10107610A JPH10107610A JP8254966A JP25496696A JPH10107610A JP H10107610 A JPH10107610 A JP H10107610A JP 8254966 A JP8254966 A JP 8254966A JP 25496696 A JP25496696 A JP 25496696A JP H10107610 A JPH10107610 A JP H10107610A
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- buffer circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 入力バッファ回路部での消費電力低減を図っ
た半導体集積回路を提供する。 【解決手段】 ＣＭＯＳインバータ３ａ，３ｂからなる
入力バッファ回路３の入力端子は、外部信号入力パッド
１に接続され、その入力端子には入力保護回路２と共
に、電源ＶDDとの間にプルアップ抵抗用ＰＭＯＳトラン
ジスタＱP0が設けられている。入力バッファ回路３は、
制御信号ＰＤによりパワーダウンモードが設定できる内
部回路４に接続されている。プルアップ抵抗用ＰＭＯＳ
トランジスタＱP0のゲートには制御信号ＰＤが入り、パ
ワーダウンモード時（ＰＤ＝“Ｈ”）にＰＭＯＳトラン
ジスタＱP0がオフ駆動され、入力パッド１が“Ｌ”レベ
ルに固定されても、プルアップ抵抗用ＰＭＯＳトランジ
スタＱP0には定常電流が流れない。
た半導体集積回路を提供する。 【解決手段】 ＣＭＯＳインバータ３ａ，３ｂからなる
入力バッファ回路３の入力端子は、外部信号入力パッド
１に接続され、その入力端子には入力保護回路２と共
に、電源ＶDDとの間にプルアップ抵抗用ＰＭＯＳトラン
ジスタＱP0が設けられている。入力バッファ回路３は、
制御信号ＰＤによりパワーダウンモードが設定できる内
部回路４に接続されている。プルアップ抵抗用ＰＭＯＳ
トランジスタＱP0のゲートには制御信号ＰＤが入り、パ
ワーダウンモード時（ＰＤ＝“Ｈ”）にＰＭＯＳトラン
ジスタＱP0がオフ駆動され、入力パッド１が“Ｌ”レベ
ルに固定されても、プルアップ抵抗用ＰＭＯＳトランジ
スタＱP0には定常電流が流れない。
Description
【０００１】
【発明の属する技術分野】この発明は、低消費電力機能
付きの入力バッファ回路を持つ半導体集積回路に関す
る。
付きの入力バッファ回路を持つ半導体集積回路に関す
る。
【０００２】
【従来の技術】図９は、従来のＭＯＳ集積回路における
プルアップ機能付き入力バッファ回路部の構成を示す。
入力バッファ回路３は、２段のＣＭＯＳインバータ３
ａ，３ｂにより構成され、その入力端子は外部信号入力
パッド１に接続されている。入力バッファ回路３の入力
端子には、ダイオードＤ１，Ｄ２からなる入力保護回路
２が設けられ、またプルアップ抵抗として、電源ＶDDと
の間にｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
トランジスタという）ＱP0が設けられている。ＰＭＯＳ
トランジスタＱP0のゲートは接地されている。
プルアップ機能付き入力バッファ回路部の構成を示す。
入力バッファ回路３は、２段のＣＭＯＳインバータ３
ａ，３ｂにより構成され、その入力端子は外部信号入力
パッド１に接続されている。入力バッファ回路３の入力
端子には、ダイオードＤ１，Ｄ２からなる入力保護回路
２が設けられ、またプルアップ抵抗として、電源ＶDDと
の間にｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
トランジスタという）ＱP0が設けられている。ＰＭＯＳ
トランジスタＱP0のゲートは接地されている。
【０００３】プルアップ抵抗用のＰＭＯＳトランジスタ
ＱP0は、オン抵抗の大きいものが用いられる。これによ
り、入力パッド１の信号レベル変化を入力バッファ回路
３に伝えることを可能としながら、外部信号入力パッド
１がオープンになっても入力バッファ回路３の入力端子
をフローティング状態にすることなく、ＶDDに保持する
ことを可能としている。
ＱP0は、オン抵抗の大きいものが用いられる。これによ
り、入力パッド１の信号レベル変化を入力バッファ回路
３に伝えることを可能としながら、外部信号入力パッド
１がオープンになっても入力バッファ回路３の入力端子
をフローティング状態にすることなく、ＶDDに保持する
ことを可能としている。
【０００４】
【発明が解決しようとする課題】図９に示す従来のプル
アップ機能付き入力バッファ回路には、特に、スタンバ
イ状態で内部回路を低消費電力状態に設定できるように
したパワーダウンモード付きの集積回路の場合に、次の
ような理由で十分な消費電力抑制ができないという問題
があった。第１に、パワーダウンモードで例えば外部信
号入力パッド１を接地した時、プルアップ抵抗用ＰＭＯ
ＳトランジスタＱP0には電源ＶDDから外部接地された入
力パッド１に定常電流が流れる。第２に、入力パッド１
が“Ｌ”，“Ｈ”の信号レベル変化がある状態で内部回
路をパワーダウンモードに設定した場合には、入力バッ
ファ回路３のインバータ３ａ，３ｂは状態遷移を繰り返
すことになり、遷移過程で貫通電流が流れる。
アップ機能付き入力バッファ回路には、特に、スタンバ
イ状態で内部回路を低消費電力状態に設定できるように
したパワーダウンモード付きの集積回路の場合に、次の
ような理由で十分な消費電力抑制ができないという問題
があった。第１に、パワーダウンモードで例えば外部信
号入力パッド１を接地した時、プルアップ抵抗用ＰＭＯ
ＳトランジスタＱP0には電源ＶDDから外部接地された入
力パッド１に定常電流が流れる。第２に、入力パッド１
が“Ｌ”，“Ｈ”の信号レベル変化がある状態で内部回
路をパワーダウンモードに設定した場合には、入力バッ
ファ回路３のインバータ３ａ，３ｂは状態遷移を繰り返
すことになり、遷移過程で貫通電流が流れる。
【０００５】この発明は、上記事情を考慮してなされた
もので、入力バッファ回路部での消費電力低減を図り、
特にパワーダウンモード付きの場合の消費電力抑制を可
能とした半導体集積回路を提供することを目的としてい
る。
もので、入力バッファ回路部での消費電力低減を図り、
特にパワーダウンモード付きの場合の消費電力抑制を可
能とした半導体集積回路を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】この発明は、第１に、入
力端子が外部信号入力パッドにつながる入力バッファ回
路と、この入力バッファ回路の前記入力端子と基準電位
端子との間に設けられて前記入力端子を基準電位に固定
するためのレベル設定用抵抗とを有する半導体集積回路
において、前記レベル設定用抵抗を、前記外部信号入力
パッドに入力される電位状態に応じてオフ制御されるト
ランジスタにより構成したことを特徴とする。
力端子が外部信号入力パッドにつながる入力バッファ回
路と、この入力バッファ回路の前記入力端子と基準電位
端子との間に設けられて前記入力端子を基準電位に固定
するためのレベル設定用抵抗とを有する半導体集積回路
において、前記レベル設定用抵抗を、前記外部信号入力
パッドに入力される電位状態に応じてオフ制御されるト
ランジスタにより構成したことを特徴とする。
【０００７】この発明は、第２に、入力端子が外部信号
入力パッドにつながる入力バッファ回路と、この入力バ
ッファ回路の前記入力端子と基準電位端子との間に設け
られて前記入力端子を基準電位に固定するためのレベル
設定用抵抗とを有し、パワーダウンモードの設定を可能
とした半導体集積回路において、前記レベル設定用抵抗
を、前記パワーダウンモード時にオフ制御されるトラン
ジスタにより構成したことを特徴とする。
入力パッドにつながる入力バッファ回路と、この入力バ
ッファ回路の前記入力端子と基準電位端子との間に設け
られて前記入力端子を基準電位に固定するためのレベル
設定用抵抗とを有し、パワーダウンモードの設定を可能
とした半導体集積回路において、前記レベル設定用抵抗
を、前記パワーダウンモード時にオフ制御されるトラン
ジスタにより構成したことを特徴とする。
【０００８】この発明は、第３に、入力端子が外部信号
入力パッドにつながる入力バッファ回路と、この入力バ
ッファ回路の前記入力端子と基準電位端子との間に設け
られて前記入力端子を基準電位に固定するためのレベル
設定用抵抗とを有し、パワーダウンモードの設定を可能
とした半導体集積回路において、前記外部信号入力パッ
ドに入力される特定の電位状態を判別して制御信号を発
生する状態判別手段を備え、前記レベル設定用抵抗を前
記制御信号によりオフ制御されるトランジスタにより構
成したことを特徴とする。
入力パッドにつながる入力バッファ回路と、この入力バ
ッファ回路の前記入力端子と基準電位端子との間に設け
られて前記入力端子を基準電位に固定するためのレベル
設定用抵抗とを有し、パワーダウンモードの設定を可能
とした半導体集積回路において、前記外部信号入力パッ
ドに入力される特定の電位状態を判別して制御信号を発
生する状態判別手段を備え、前記レベル設定用抵抗を前
記制御信号によりオフ制御されるトランジスタにより構
成したことを特徴とする。
【０００９】この発明に係る半導体集積回路は、第４
に、入力端子が外部信号入力パッドにつながる入力バッ
ファ回路と、前記入力バッファ回路の前記入力端子と基
準電位端子との間に設けられて前記入力端子を基準電位
に固定するためのレベル設定用抵抗として用いられるト
ランジスタと、前記外部信号入力パッドの入力信号が所
定の条件でアクティブに変化していることを判別して前
記トランジスタをオフ駆動する信号状態判別手段とを備
えたことを特徴とする。
に、入力端子が外部信号入力パッドにつながる入力バッ
ファ回路と、前記入力バッファ回路の前記入力端子と基
準電位端子との間に設けられて前記入力端子を基準電位
に固定するためのレベル設定用抵抗として用いられるト
ランジスタと、前記外部信号入力パッドの入力信号が所
定の条件でアクティブに変化していることを判別して前
記トランジスタをオフ駆動する信号状態判別手段とを備
えたことを特徴とする。
【００１０】この発明は、第５に、入力端子が外部信号
入力パッドにつながる入力バッファ回路を有し、パワー
ダウンモードの設定を可能とした半導体集積回路におい
て、前記入力バッファ回路は、少なくとも初段が前記外
部信号入力パッドにつながる前記入力端子と別の入力端
子を有する論理ゲートにより構成され、パワーダウンモ
ード時に前記別の入力端子が制御されて前記初段での状
態遷移が禁止されるようにしたことを特徴とする。
入力パッドにつながる入力バッファ回路を有し、パワー
ダウンモードの設定を可能とした半導体集積回路におい
て、前記入力バッファ回路は、少なくとも初段が前記外
部信号入力パッドにつながる前記入力端子と別の入力端
子を有する論理ゲートにより構成され、パワーダウンモ
ード時に前記別の入力端子が制御されて前記初段での状
態遷移が禁止されるようにしたことを特徴とする。
【００１１】この発明によると、入力バッファ回路の入
力端子を固定するためのレベル設定用抵抗（プルアップ
またはプルダウン抵抗）を、制御信号によりオンオフ駆
動されるトランジスタにより構成することにより、入力
パッドを“Ｌ”または“Ｈ”に固定した状態でもこのト
ランジスタに定常電流が流れないようにして、入力バッ
ファ部での無駄な消費電力を低減することができる。
力端子を固定するためのレベル設定用抵抗（プルアップ
またはプルダウン抵抗）を、制御信号によりオンオフ駆
動されるトランジスタにより構成することにより、入力
パッドを“Ｌ”または“Ｈ”に固定した状態でもこのト
ランジスタに定常電流が流れないようにして、入力バッ
ファ部での無駄な消費電力を低減することができる。
【００１２】この発明はまた、制御信号によりパワーダ
ウンモードの設定を可能とした内部回路を有する場合
に、プルアップまたはプルダウン抵抗として、その制御
信号でオンオフ制御されるトランジスタを入力バッファ
回路の入力端子に設けると共に、外部信号入力パッドに
入力される電位状態を判別して前記制御信号による前記
トランジスタのオフ駆動を許可する状態判別手段を設け
ることにより、例えば外部信号入力パッドがオープンの
時には、パワーダウンモードに拘らずトランジスタをオ
ンとし、外部信号入力パッドが“Ｌ”レベルに固定され
たときのみトランジスタをオフにするという制御を行っ
て、外部接続状態に対応した入力バッファ回路部の消費
電力削減が可能になる。
ウンモードの設定を可能とした内部回路を有する場合
に、プルアップまたはプルダウン抵抗として、その制御
信号でオンオフ制御されるトランジスタを入力バッファ
回路の入力端子に設けると共に、外部信号入力パッドに
入力される電位状態を判別して前記制御信号による前記
トランジスタのオフ駆動を許可する状態判別手段を設け
ることにより、例えば外部信号入力パッドがオープンの
時には、パワーダウンモードに拘らずトランジスタをオ
ンとし、外部信号入力パッドが“Ｌ”レベルに固定され
たときのみトランジスタをオフにするという制御を行っ
て、外部接続状態に対応した入力バッファ回路部の消費
電力削減が可能になる。
【００１３】更にこの発明においては、外部信号入力パ
ッドの入力信号が一定の条件でアクティブに変化してい
ることを判別して、プルアップまたはプルダウン抵抗用
のトランジスタをオフ駆動する信号状態判別手段を設け
ることにより、内部回路のパワーダウンモードとは無関
係に、入力信号のアクティブな変化に伴う入力バッファ
回路部の消費電力低減が図られる。
ッドの入力信号が一定の条件でアクティブに変化してい
ることを判別して、プルアップまたはプルダウン抵抗用
のトランジスタをオフ駆動する信号状態判別手段を設け
ることにより、内部回路のパワーダウンモードとは無関
係に、入力信号のアクティブな変化に伴う入力バッファ
回路部の消費電力低減が図られる。
【００１４】更にまた、この発明においては、入力バッ
ファ回路の入力端子のレベル設定用抵抗をパワーダウン
制御用の制御信号によりオフ駆動されるトランジスタに
より構成すると共に、入力バッファ回路の少なくとも初
段に、前記外部信号入力パッドにつながる入力端子と別
に前記制御信号が入る入力端子を有する論理ゲートを設
けて、前記制御信号により状態遷移が禁止されるように
構成することにより、パワーダウンモードにおいて入力
信号が変化する場合に入力バッファ回路で貫通電流を防
止することができる。
ファ回路の入力端子のレベル設定用抵抗をパワーダウン
制御用の制御信号によりオフ駆動されるトランジスタに
より構成すると共に、入力バッファ回路の少なくとも初
段に、前記外部信号入力パッドにつながる入力端子と別
に前記制御信号が入る入力端子を有する論理ゲートを設
けて、前記制御信号により状態遷移が禁止されるように
構成することにより、パワーダウンモードにおいて入力
信号が変化する場合に入力バッファ回路で貫通電流を防
止することができる。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る半導体集積回路の要部構成を示す。なお従来の図９と
対応する部分には、図９と同一符号を付してある。
の実施例を説明する。図１は、この発明の一実施例に係
る半導体集積回路の要部構成を示す。なお従来の図９と
対応する部分には、図９と同一符号を付してある。
【００１６】ＣＭＯＳインバータ３ａ，３ｂからなる入
力バッファ回路３の入力端子は、外部信号入力パッド１
に接続され、その入力端子には入力保護回路２と共に、
電源ＶDDとの間にプルアップ抵抗用ＰＭＯＳトランジス
タＱP0が設けられている。入力バッファ回路３は、制御
信号ＰＤによりパワーダウンモードが設定できる内部回
路４に接続されている。プルアップ抵抗用ＰＭＯＳトラ
ンジスタＱP0のゲートにはこの制御信号ＰＤが入り、パ
ワーダウンモード時（ＰＤ＝“Ｈ”）にＰＭＯＳトラン
ジスタＱP0がオフ駆動されるように構成されている。こ
の様に構成すると、パワーダウンモード時、入力パッド
１が“Ｌ”レベルに固定されても、プルアップ抵抗用Ｐ
ＭＯＳトランジスタＱP0に定常電流が流れることはな
く、無駄な電力消費が低減される。
力バッファ回路３の入力端子は、外部信号入力パッド１
に接続され、その入力端子には入力保護回路２と共に、
電源ＶDDとの間にプルアップ抵抗用ＰＭＯＳトランジス
タＱP0が設けられている。入力バッファ回路３は、制御
信号ＰＤによりパワーダウンモードが設定できる内部回
路４に接続されている。プルアップ抵抗用ＰＭＯＳトラ
ンジスタＱP0のゲートにはこの制御信号ＰＤが入り、パ
ワーダウンモード時（ＰＤ＝“Ｈ”）にＰＭＯＳトラン
ジスタＱP0がオフ駆動されるように構成されている。こ
の様に構成すると、パワーダウンモード時、入力パッド
１が“Ｌ”レベルに固定されても、プルアップ抵抗用Ｐ
ＭＯＳトランジスタＱP0に定常電流が流れることはな
く、無駄な電力消費が低減される。
【００１７】図２は、入力バッファ回路３の入力端子と
接地ＶSSとの間に、プルダウン抵抗用のｎチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタという）
ＱN0を設けた実施例である。このプルダウン抵抗用ＮＭ
ＯＳトランジスタＱN0のゲートは、内部回路４のパワー
ダウンモードを制御する制御信号ＰＤの反転制御信号Ｐ
ＤＮにより制御される。即ち、パワーダウンモード時
（ＰＤＮ＝“Ｌ”）、ＮＭＯＳトランジスタＱN0はオフ
駆動される。これにより、パワーダウンモード時、入力
パッド１が“Ｈ”レベルに固定されても、プルダウン抵
抗用ＮＭＯＳトランジスタＱN0に定常電流が流れること
はなく、やはり無駄な電力消費が低減される。以下の実
施例は、図１に対応するプルアップ抵抗用ＰＭＯＳトラ
ンジスタを持つ場合について説明するが、図２のように
プルダウン抵抗を持つ場合にも同様に適用が可能であ
る。
接地ＶSSとの間に、プルダウン抵抗用のｎチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタという）
ＱN0を設けた実施例である。このプルダウン抵抗用ＮＭ
ＯＳトランジスタＱN0のゲートは、内部回路４のパワー
ダウンモードを制御する制御信号ＰＤの反転制御信号Ｐ
ＤＮにより制御される。即ち、パワーダウンモード時
（ＰＤＮ＝“Ｌ”）、ＮＭＯＳトランジスタＱN0はオフ
駆動される。これにより、パワーダウンモード時、入力
パッド１が“Ｈ”レベルに固定されても、プルダウン抵
抗用ＮＭＯＳトランジスタＱN0に定常電流が流れること
はなく、やはり無駄な電力消費が低減される。以下の実
施例は、図１に対応するプルアップ抵抗用ＰＭＯＳトラ
ンジスタを持つ場合について説明するが、図２のように
プルダウン抵抗を持つ場合にも同様に適用が可能であ
る。
【００１８】上記実施例は、パワーダウンモード時の入
力パッド１の電位状態が“Ｈ”または“Ｌ”に固定され
ることが予め分かっている場合に適用できるものである
が、パワーダウンモードで入力パッド１がオープン（無
接続）状態とされる場合にプルアップ抵抗用ＰＭＯＳト
ランジスタＱP0をオフにすると、入力バッファ回路３の
入力端子がフローティングとなり、初段インバータ３ａ
で貫通電流が流れるといった事態が生じる可能性があ
る。
力パッド１の電位状態が“Ｈ”または“Ｌ”に固定され
ることが予め分かっている場合に適用できるものである
が、パワーダウンモードで入力パッド１がオープン（無
接続）状態とされる場合にプルアップ抵抗用ＰＭＯＳト
ランジスタＱP0をオフにすると、入力バッファ回路３の
入力端子がフローティングとなり、初段インバータ３ａ
で貫通電流が流れるといった事態が生じる可能性があ
る。
【００１９】図３は、上記の不都合を改善した実施例で
ある。この実施例では、図１の実施例に加えて、外部信
号入力パッド１の接続状態を判別してパワーダウン制御
信号ＰＤによるプルアップ抵抗用ＰＭＯＳトランジスタ
ＱP0のオフ駆動を許可する状態判別手段８が設けられて
いる。状態判別手段８は、パワーダウンモード用の制御
信号ＰＤをインバータ６で反転した信号Ｓ２の立下が
り、即ちパワーダウンモードへの遷移時に入力バッファ
回路３の出力信号Ｓ１をラッチするハーフラッチ７と、
このハーフラッチ７の出力信号Ｓ３と信号Ｓ２の論理を
とってプルアップ抵抗用ＰＭＯＳトランジスタＱP0のゲ
ート制御を行うＮＯＲゲート５により構成される。パワ
ーダウンモード時以外は、ハーフラッチ７は信号Ｓ１を
スルーする。
ある。この実施例では、図１の実施例に加えて、外部信
号入力パッド１の接続状態を判別してパワーダウン制御
信号ＰＤによるプルアップ抵抗用ＰＭＯＳトランジスタ
ＱP0のオフ駆動を許可する状態判別手段８が設けられて
いる。状態判別手段８は、パワーダウンモード用の制御
信号ＰＤをインバータ６で反転した信号Ｓ２の立下が
り、即ちパワーダウンモードへの遷移時に入力バッファ
回路３の出力信号Ｓ１をラッチするハーフラッチ７と、
このハーフラッチ７の出力信号Ｓ３と信号Ｓ２の論理を
とってプルアップ抵抗用ＰＭＯＳトランジスタＱP0のゲ
ート制御を行うＮＯＲゲート５により構成される。パワ
ーダウンモード時以外は、ハーフラッチ７は信号Ｓ１を
スルーする。
【００２０】図４は、この実施例でのパワーダウン制御
の動作タイミングである。入力パッド１がオープン状態
（または“Ｈ”レベル状態）で入力バッファ回路３の出
力信号Ｓ１が“Ｈ”のとき、パワーダウン制御信号ＰＤ
が“Ｈ”になっても、ハーフラッチ７の出力信号Ｓ３は
“Ｈ”、従って、ＮＯＲゲート５の出力信号Ｓ４は
“Ｌ”のままであり、プルアップ抵抗用ＰＭＯＳトラン
ジスタＱP0はオン状態に保たれる。入力パッド１が
“Ｌ”レベル状態で入力バッファ回路３の出力信号が
“Ｌ”のとき、パワーダウン制御信号ＰＤが“Ｈ”にな
ると、ハーフラッチ７の出力信号Ｓ３は“Ｌ”、従っ
て、ＮＯＲゲート５の出力信号Ｓ４は“Ｈ”となり、プ
ルアップ抵抗用ＰＭＯＳトランジスタＱP0はオフ駆動さ
れる。この実施例によると、入力パッド１をオープン状
態としたパワーダウンモードにおいて、プルアップ抵抗
用ＰＭＯＳトランジスタＱP0をオフにすることなく、従
って入力バッファ回路３の入力端子の不安定状態を招来
することなく、入力パッド１を“Ｌ”に固定したパワー
ダウンモードでプルアップ抵抗用ＰＭＯＳトランジスタ
ＱP0での無駄な電力消費を抑えることが可能になる。
の動作タイミングである。入力パッド１がオープン状態
（または“Ｈ”レベル状態）で入力バッファ回路３の出
力信号Ｓ１が“Ｈ”のとき、パワーダウン制御信号ＰＤ
が“Ｈ”になっても、ハーフラッチ７の出力信号Ｓ３は
“Ｈ”、従って、ＮＯＲゲート５の出力信号Ｓ４は
“Ｌ”のままであり、プルアップ抵抗用ＰＭＯＳトラン
ジスタＱP0はオン状態に保たれる。入力パッド１が
“Ｌ”レベル状態で入力バッファ回路３の出力信号が
“Ｌ”のとき、パワーダウン制御信号ＰＤが“Ｈ”にな
ると、ハーフラッチ７の出力信号Ｓ３は“Ｌ”、従っ
て、ＮＯＲゲート５の出力信号Ｓ４は“Ｈ”となり、プ
ルアップ抵抗用ＰＭＯＳトランジスタＱP0はオフ駆動さ
れる。この実施例によると、入力パッド１をオープン状
態としたパワーダウンモードにおいて、プルアップ抵抗
用ＰＭＯＳトランジスタＱP0をオフにすることなく、従
って入力バッファ回路３の入力端子の不安定状態を招来
することなく、入力パッド１を“Ｌ”に固定したパワー
ダウンモードでプルアップ抵抗用ＰＭＯＳトランジスタ
ＱP0での無駄な電力消費を抑えることが可能になる。
【００２１】図５は更に別の実施例である。この実施例
では、図３の実施例における状態判別手段８に加えて、
更に外部信号入力パッド１の入力信号が所定の条件でア
クティブに変化していることを判別してプルアップ抵抗
用ＰＭＯＳトランジスタＱP0をオフ駆動する信号状態判
別手段としてのアクティブセンス回路１２が設けられて
いる。アクティブセンス回路１２は、入力バッファ回路
３の出力信号Ｓ１の“Ｈ”，“Ｌ”の繰り返しをカウン
トするカウンタ１０、及びこのカウンタ１０の出力によ
りセットされるフリップフロップ１１を有する。ＲＥＳ
ＥＴは、パワーオンリセットのような初期リセット信号
であり、フリップフロップ１１はこのＲＥＳＥＴ信号に
よりリセットされ、またカウンタ１０は、フリップフロ
ップ１１の出力信号とＲＥＳＥＴ信号の論理和をとるＯ
Ｒゲート９の出力によりリセットされるようになってい
る。フリップフロップ１１の出力信号と状態判別手段８
の出力信号は、ＯＲゲート１３を介してプルアップ抵抗
用ＰＭＯＳトランジスタＱP0のゲートに送られる。
では、図３の実施例における状態判別手段８に加えて、
更に外部信号入力パッド１の入力信号が所定の条件でア
クティブに変化していることを判別してプルアップ抵抗
用ＰＭＯＳトランジスタＱP0をオフ駆動する信号状態判
別手段としてのアクティブセンス回路１２が設けられて
いる。アクティブセンス回路１２は、入力バッファ回路
３の出力信号Ｓ１の“Ｈ”，“Ｌ”の繰り返しをカウン
トするカウンタ１０、及びこのカウンタ１０の出力によ
りセットされるフリップフロップ１１を有する。ＲＥＳ
ＥＴは、パワーオンリセットのような初期リセット信号
であり、フリップフロップ１１はこのＲＥＳＥＴ信号に
よりリセットされ、またカウンタ１０は、フリップフロ
ップ１１の出力信号とＲＥＳＥＴ信号の論理和をとるＯ
Ｒゲート９の出力によりリセットされるようになってい
る。フリップフロップ１１の出力信号と状態判別手段８
の出力信号は、ＯＲゲート１３を介してプルアップ抵抗
用ＰＭＯＳトランジスタＱP0のゲートに送られる。
【００２２】図６は、この実施例での動作タイミング図
である。ＲＥＳＥＴ信号によりカウンタ１０及びフリッ
プフロップ１１がリセットされた後、外部入力信号の
“Ｈ”，“Ｌ”の繰り返しにより、入力バッファ回路３
の出力信号Ｓ１の立上りでカウンタ１０はインクリメン
トされる。カウンタ１０は、所定回数例えばｎだけカウ
ントすると、その出力信号Ｓ１１が“Ｈ”となり、これ
によりフリップフロップ１１が“Ｈ”にセットされる。
これがアクティブ状態検出である。フリップフロップ１
１が“Ｈ”にセットされると、その出力信号Ｓ１２はＯ
Ｒゲート９を介してカウンタ１０のリセット端子に入
り、カウンタ１０は直ちにリセットされる。その後再び
ＲＥＳＥＴ信号が入るまでは、カウンタ１０及びフリッ
プフロップ１１は動作しない。そしてフリップフロップ
１１の“Ｈ”レベル出力はＯＲゲート１３を介してプル
アップ抵抗用ＰＭＯＳトランジスタＱP0に送られ、この
ＰＭＯＳトランジスタQP0をオフ駆動する。
である。ＲＥＳＥＴ信号によりカウンタ１０及びフリッ
プフロップ１１がリセットされた後、外部入力信号の
“Ｈ”，“Ｌ”の繰り返しにより、入力バッファ回路３
の出力信号Ｓ１の立上りでカウンタ１０はインクリメン
トされる。カウンタ１０は、所定回数例えばｎだけカウ
ントすると、その出力信号Ｓ１１が“Ｈ”となり、これ
によりフリップフロップ１１が“Ｈ”にセットされる。
これがアクティブ状態検出である。フリップフロップ１
１が“Ｈ”にセットされると、その出力信号Ｓ１２はＯ
Ｒゲート９を介してカウンタ１０のリセット端子に入
り、カウンタ１０は直ちにリセットされる。その後再び
ＲＥＳＥＴ信号が入るまでは、カウンタ１０及びフリッ
プフロップ１１は動作しない。そしてフリップフロップ
１１の“Ｈ”レベル出力はＯＲゲート１３を介してプル
アップ抵抗用ＰＭＯＳトランジスタＱP0に送られ、この
ＰＭＯＳトランジスタQP0をオフ駆動する。
【００２３】アクティブセンス回路１２が外部入力信号
のアクティブ状態を検知してプルアップ抵抗用ＰＭＯＳ
トランジスタＱP0をオフにすると、その後入力信号が
“Ｈ”，“Ｌ”を繰り返しても、入力信号“Ｌ”の期間
にプルアップ抵抗用ＰＭＯＳトランジスタＱP0に電流が
流れることはない。入力信号が“Ｈ”，“Ｌ”を繰り返
すアクティブ期間には、入力バッファ回路３の入力端子
が不安定になることはないから、プルアップ抵抗用ＰＭ
ＯＳトランジスタＱP0をオフに保つことにより、入力信
号が“Ｌ”の期間にプルアップ抵抗用ＰＭＯＳトランジ
スタＱP0に無駄に流れる電流をなくすことができる。
のアクティブ状態を検知してプルアップ抵抗用ＰＭＯＳ
トランジスタＱP0をオフにすると、その後入力信号が
“Ｈ”，“Ｌ”を繰り返しても、入力信号“Ｌ”の期間
にプルアップ抵抗用ＰＭＯＳトランジスタＱP0に電流が
流れることはない。入力信号が“Ｈ”，“Ｌ”を繰り返
すアクティブ期間には、入力バッファ回路３の入力端子
が不安定になることはないから、プルアップ抵抗用ＰＭ
ＯＳトランジスタＱP0をオフに保つことにより、入力信
号が“Ｌ”の期間にプルアップ抵抗用ＰＭＯＳトランジ
スタＱP0に無駄に流れる電流をなくすことができる。
【００２４】図６に示したように、アクティブ状態を検
出してプルアップ抵抗用ＰＭＯＳトランジスタＱP0をオ
フにしたときは、その後パワーダウン制御信号ＰＤが
“Ｈ”になっても影響はない。言い換えれば、この実施
例のアクティブセンス回路１２は、パワーダウンモード
とは無関係に、プルアップ抵抗制御用として有効であ
る。即ち図５の実施例は、図３の実施例と同様の状態判
別手段８を設けて、外部入力パッド１を例えばオープン
状態とするパワーダウンモードにも対応できるようにし
ているが、この状態判別手段８を省略しても有効であ
る。
出してプルアップ抵抗用ＰＭＯＳトランジスタＱP0をオ
フにしたときは、その後パワーダウン制御信号ＰＤが
“Ｈ”になっても影響はない。言い換えれば、この実施
例のアクティブセンス回路１２は、パワーダウンモード
とは無関係に、プルアップ抵抗制御用として有効であ
る。即ち図５の実施例は、図３の実施例と同様の状態判
別手段８を設けて、外部入力パッド１を例えばオープン
状態とするパワーダウンモードにも対応できるようにし
ているが、この状態判別手段８を省略しても有効であ
る。
【００２５】図７は更に、パワーダウンモード時に入力
バッファ回路３での貫通電流による電力消費をも抑制す
るようにした実施例である。これは、図１の実施例を基
本として、入力バッファ回路３の初段インバータ３ａの
部分を２入力ＮＯＲゲート３ｃに置換したものである。
ＮＯＲゲート３ｃの一つの入力端子であるＰＭＯＳトラ
ンジスタＱP11 とＮＭＯＳトランジスタＱN12 のゲート
は、外部信号入力パッド１につながり、他方の入力端子
であるＰＭＯＳトランジスタＱP12 とＮＭＯＳトランジ
スタＱN11 のゲートは、パワーダウン制御信号ＰＤが入
る状態遷移禁止のための制御端子となっている。
バッファ回路３での貫通電流による電力消費をも抑制す
るようにした実施例である。これは、図１の実施例を基
本として、入力バッファ回路３の初段インバータ３ａの
部分を２入力ＮＯＲゲート３ｃに置換したものである。
ＮＯＲゲート３ｃの一つの入力端子であるＰＭＯＳトラ
ンジスタＱP11 とＮＭＯＳトランジスタＱN12 のゲート
は、外部信号入力パッド１につながり、他方の入力端子
であるＰＭＯＳトランジスタＱP12 とＮＭＯＳトランジ
スタＱN11 のゲートは、パワーダウン制御信号ＰＤが入
る状態遷移禁止のための制御端子となっている。
【００２６】この実施例では、ＰＤ＝“Ｈ”のパワーダ
ウンモード時、ＰＭＯＳトランジスタＱP12 がオフ、Ｎ
ＭＯＳトランジスタＱN11 がオンに保たれる。これによ
り、外部入力パッド１に“Ｈ”，“Ｌ”が繰り返される
交流信号が入ったとしても、入力バッファ回路３の状態
遷移はなく、状態遷移により生じる貫通電流がなくな
る。従って入力信号の周波数に比例して通常入力バッフ
ァ回路でのスイッチングにより発生する平均消費電力が
削減できることになる。この結果、プルアップ抵抗用Ｐ
ＭＯＳトランジスタＱP0の制御による消費電力削減の効
果と相まって、集積回路の大きな消費電力低減が可能に
なる。
ウンモード時、ＰＭＯＳトランジスタＱP12 がオフ、Ｎ
ＭＯＳトランジスタＱN11 がオンに保たれる。これによ
り、外部入力パッド１に“Ｈ”，“Ｌ”が繰り返される
交流信号が入ったとしても、入力バッファ回路３の状態
遷移はなく、状態遷移により生じる貫通電流がなくな
る。従って入力信号の周波数に比例して通常入力バッフ
ァ回路でのスイッチングにより発生する平均消費電力が
削減できることになる。この結果、プルアップ抵抗用Ｐ
ＭＯＳトランジスタＱP0の制御による消費電力削減の効
果と相まって、集積回路の大きな消費電力低減が可能に
なる。
【００２７】図８は、図７の実施例の回路を等価的に書
き直して示したものである。プルアップ抵抗用ＰＭＯＳ
トランジスタＱP0の部分は、抵抗ＲとスイッチＳＷによ
り表される。パワーダウン制御信号ＰＤはスイッチＳＷ
の制御を行うと同時に、入力バッファ３の初段を構成す
るＮＯＲゲート３ｃの一つの端子に状態遷移を禁止する
制御信号として入ることになる。なお、ＮＯＲゲート３
ｃに代わって、パワーダウン制御信号ＰＤにより同様の
スイッチング動作禁止の制御が可能なＡＮＤ，ＯＲ，Ｎ
ＡＮＤ等の他の論理ゲートを用いることも可能である。
き直して示したものである。プルアップ抵抗用ＰＭＯＳ
トランジスタＱP0の部分は、抵抗ＲとスイッチＳＷによ
り表される。パワーダウン制御信号ＰＤはスイッチＳＷ
の制御を行うと同時に、入力バッファ３の初段を構成す
るＮＯＲゲート３ｃの一つの端子に状態遷移を禁止する
制御信号として入ることになる。なお、ＮＯＲゲート３
ｃに代わって、パワーダウン制御信号ＰＤにより同様の
スイッチング動作禁止の制御が可能なＡＮＤ，ＯＲ，Ｎ
ＡＮＤ等の他の論理ゲートを用いることも可能である。
【００２８】
【発明の効果】以上述べたようにこの発明によれば、入
力バッファ回路の入力端子を固定するためのレベル設定
用抵抗（プルアップまたはプルダウン抵抗）を、制御信
号によりオンオフ駆動されるトランジスタにより構成し
て、例えば外部信号入力パッドを“Ｌ”または“Ｈ”に
固定した状態でこのトランジスタに定常電流が流れない
ように制御することにより、入力バッファ部での無駄な
消費電力を低減することができ、特にパワーダウンモー
ド付きの半導体集積回路に適用して効果的な消費電力低
減を図ることができる。
力バッファ回路の入力端子を固定するためのレベル設定
用抵抗（プルアップまたはプルダウン抵抗）を、制御信
号によりオンオフ駆動されるトランジスタにより構成し
て、例えば外部信号入力パッドを“Ｌ”または“Ｈ”に
固定した状態でこのトランジスタに定常電流が流れない
ように制御することにより、入力バッファ部での無駄な
消費電力を低減することができ、特にパワーダウンモー
ド付きの半導体集積回路に適用して効果的な消費電力低
減を図ることができる。
【図１】 この発明の一実施例に係る半導体集積回路の
要部構成を示す。
要部構成を示す。
【図２】 他の実施例に係る半導体集積回路の要部構成
を示す。
を示す。
【図３】 更に他の実施例に係る半導体集積回路の要部
構成を示す。
構成を示す。
【図４】 同実施例の動作タイミング図である。
【図５】 更に他の実施例に係る半導体集積回路の要部
構成を示す。
構成を示す。
【図６】 同実施例の動作タイミング図である。
【図７】 更に他の実施例に係る半導体集積回路の要部
構成を示す。
構成を示す。
【図８】 同実施例の回路の等価回路である。
【図９】 従来のプルアップ抵抗付き半導体集積回路の
入力バッファ回路部の構成を示す。
入力バッファ回路部の構成を示す。
１…外部信号入力パッド、２…入力保護回路、３…入力
バッファ回路、３ａ，３ｂ…ＣＭＯＳインバータ、４…
内部回路、８…状態判別手段、１２…アクティブセンス
回路（信号状態判別手段）、３ｃ…ＮＯＲゲート。
バッファ回路、３ａ，３ｂ…ＣＭＯＳインバータ、４…
内部回路、８…状態判別手段、１２…アクティブセンス
回路（信号状態判別手段）、３ｃ…ＮＯＲゲート。
Claims (5)
- 【請求項１】 入力端子が外部信号入力パッドにつなが
る入力バッファ回路と、この入力バッファ回路の前記入
力端子と基準電位端子との間に設けられて前記入力端子
を基準電位に固定するためのレベル設定用抵抗とを有す
る半導体集積回路において、 前記レベル設定用抵抗を、前記外部信号入力パッドに入
力される電位状態に応じてオフ制御されるトランジスタ
により構成したことを特徴とする半導体集積回路。 - 【請求項２】 入力端子が外部信号入力パッドにつなが
る入力バッファ回路と、この入力バッファ回路の前記入
力端子と基準電位端子との間に設けられて前記入力端子
を基準電位に固定するためのレベル設定用抵抗とを有
し、パワーダウンモードの設定を可能とした半導体集積
回路において、 前記レベル設定用抵抗を、前記パワーダウンモード時に
オフ制御されるトランジスタにより構成したことを特徴
とする半導体集積回路。 - 【請求項３】 入力端子が外部信号入力パッドにつなが
る入力バッファ回路と、この入力バッファ回路の前記入
力端子と基準電位端子との間に設けられて前記入力端子
を基準電位に固定するためのレベル設定用抵抗とを有
し、パワーダウンモードの設定を可能とした半導体集積
回路において、 前記外部信号入力パッドに入力される特定の電位状態を
判別して制御信号を発生する状態判別手段を備え、 前記レベル設定用抵抗を前記制御信号によりオフ制御さ
れるトランジスタにより構成したことを特徴とする半導
体集積回路。 - 【請求項４】 入力端子が外部信号入力パッドにつなが
る入力バッファ回路と、 前記入力バッファ回路の前記入力端子と基準電位端子と
の間に設けられて前記入力端子を基準電位に固定するた
めのレベル設定用抵抗として用いられるトランジスタ
と、 前記外部信号入力パッドの入力信号が所定の条件でアク
ティブに変化していることを判別して前記トランジスタ
をオフ駆動する信号状態判別手段とを備えたことを特徴
とする半導体集積回路。 - 【請求項５】 入力端子が外部信号入力パッドにつなが
る入力バッファ回路を有し、パワーダウンモードの設定
を可能とした半導体集積回路において、 前記入力バッファ回路は、少なくとも初段が前記外部信
号入力パッドにつながる前記入力端子と別の入力端子を
有する論理ゲートにより構成され、パワーダウンモード
時に前記別の入力端子が制御されて前記初段での状態遷
移が禁止されるようにしたことを特徴とする半導体集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25496696A JP3465493B2 (ja) | 1996-09-26 | 1996-09-26 | 半導体集積回路 |
| US08/937,013 US6028474A (en) | 1996-09-26 | 1997-09-24 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25496696A JP3465493B2 (ja) | 1996-09-26 | 1996-09-26 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003186441A Division JP3671970B2 (ja) | 2003-06-30 | 2003-06-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107610A true JPH10107610A (ja) | 1998-04-24 |
| JP3465493B2 JP3465493B2 (ja) | 2003-11-10 |
Family
ID=17272349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25496696A Expired - Fee Related JP3465493B2 (ja) | 1996-09-26 | 1996-09-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6028474A (ja) |
| JP (1) | JP3465493B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188546A (ja) * | 1998-12-21 | 2000-07-04 | Nec Corp | Ｐｌｌのロック判定回路 |
| US6885605B2 (en) | 2001-12-21 | 2005-04-26 | Hynix Semiconductor Inc. | Power-up signal generator for semiconductor memory devices |
| KR100715392B1 (ko) | 2006-02-01 | 2007-05-07 | 삼성전자주식회사 | 차동모드 및 싱글모드로 동작하는 출력 구동회로 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114935A (ja) * | 1998-10-02 | 2000-04-21 | Nec Corp | 順序回路 |
| JP3423904B2 (ja) * | 1999-10-06 | 2003-07-07 | 沖電気工業株式会社 | 半導体集積回路 |
| JP3577053B2 (ja) * | 2002-03-25 | 2004-10-13 | 株式会社東芝 | 電子回路 |
| US7271988B2 (en) * | 2004-08-04 | 2007-09-18 | Taiwan Semiconductor Manufacturing Company | Method and system to protect electrical fuses |
| TWI403181B (zh) | 2009-06-23 | 2013-07-21 | Richtek Technology Corp | 斷電延遲電路與方法，以及具斷電延遲的音響系統 |
| CN101958701B (zh) * | 2009-07-15 | 2014-07-09 | 立锜科技股份有限公司 | 断电延迟电路与方法 |
| TWI435208B (zh) * | 2010-12-02 | 2014-04-21 | Realtek Semiconductor Corp | 積體電路與其控制方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0197016A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体集積回路装置 |
| JP2643872B2 (ja) * | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | ボンディング・オプション回路 |
| US5594362A (en) * | 1995-10-13 | 1997-01-14 | Seiko Communications Systems, Inc. | Gatable level-pulling circuit |
-
1996
- 1996-09-26 JP JP25496696A patent/JP3465493B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-24 US US08/937,013 patent/US6028474A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188546A (ja) * | 1998-12-21 | 2000-07-04 | Nec Corp | Ｐｌｌのロック判定回路 |
| US6885605B2 (en) | 2001-12-21 | 2005-04-26 | Hynix Semiconductor Inc. | Power-up signal generator for semiconductor memory devices |
| KR100715392B1 (ko) | 2006-02-01 | 2007-05-07 | 삼성전자주식회사 | 차동모드 및 싱글모드로 동작하는 출력 구동회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3465493B2 (ja) | 2003-11-10 |
| US6028474A (en) | 2000-02-22 |
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