TWI403181B - 斷電延遲電路與方法，以及具斷電延遲的音響系統 - Google Patents

斷電延遲電路與方法，以及具斷電延遲的音響系統 Download PDF

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Description

斷電延遲電路與方法，以及具斷電延遲的音響系統
本發明係關於一種斷電延遲電路與方法，特別是有關一種用於音響系統的斷電延遲電路與方法。
為避免揚聲器在音響系統開啟及關閉時產生爆音(pop)，習知技術使用音訊消音(audio mute)積體電路(IC)來消除爆音。然而在電源關閉時，音訊消音IC缺乏足夠大的電源電壓支持其內部電路正確運作，因此難以維持其消音功能。為解決此問題，必須在電源關閉時延長音訊消音IC的電源電壓的維持時間，使其內部電路在電源關閉後仍能正常工作一段時間，讓音源靜音的功能發揮作用，且讓音響系統的輸出電壓訊號在電源關閉後仍能正確維持一段時間。
美國專利號5778238揭露一種用於微控制器的電源關閉重啟電路，其係將P-N接面二極體連接外部電源以對電容充電，該電容在電源關閉時提供低電壓偵測電路操作所需的能量，使MOSFET電晶體導通而釋放電源重啟電路輸入端的延遲電容的電荷，避免因為前次關機時該延遲電容未完全放電而導致再開機時的延遲時間縮短。但是該二極體連接在外部電源和內部電路之間會消耗額外的電壓壓降，導致內部電路工作電壓的邊際值變小，而且該二極體輸出的電壓也會隨外部電源電壓浮動。
本發明的目的之一，在於提出一種用於音響系統的斷電延遲電 路及方法。
本發明的目的之一，在於提出一種具斷電延遲的音響系統。
根據本發明，一種用於音響系統的斷電延遲電路包括外部電源輸入端、內部電源供應端、開關連接在該外部電源輸入端與該內部電源供應端之間、以及磁滯比較器連接該外部電源輸入端及該內部電源供應端。在該內部電源供應端的電壓低於該外部電源輸入端的電壓時，該開關關閉以對電容充電。在該內部電源供應端的電壓高於該外部電源輸入端的電壓時，該磁滯比較器打開該開關。
根據本發明，一種用於音響系統的斷電延遲方法包括連接開關在外部電源輸入端與內部電源供應端之間，監視該內部電源供應端的電壓及該外部電源輸入端的電壓，以及根據該內部電源供應端的電壓及該外部電源輸入端的電壓磁滯性地控制該開關。在該內部電源供應端的電壓低於該外部電源輸入端的電壓時，關閉該開關以對電容充電。在該內部電源供應端的電壓高於該外部電源輸入端的電壓時，打開該開關。
根據本發明，一種音響系統包括音源線、驅動電晶體連接該音源線、以及斷電延遲電路連接該驅動電晶體。該斷電延遲電路具有外部電源輸入端、內部電源供應端及電容連接該內部電源供應端，在該內部電源供應端的電壓低於該外部電源輸入端的電壓時對該電容充電，並在斷電時由該電容供應電流給該驅動電晶體，以下拉該音源線的電位。
較佳者，該開關由PMOS實現，使損耗在開關上的壓降儘量的低。
圖1係在音響系統中使用斷電延遲電路的示意圖，重啟積體電路(reset IC)10連接外部電源Vcc、外接電容C及多個驅動電晶體M1-MN，每個驅動電晶體經一條音源線(audio line)11連接到一個揚聲器12。當重啟IC 10偵測到外部電源電壓VCC 異常，例如電源關閉時，便藉由電容C儲存的電荷提供負載電流I_load給驅動電晶體M1-MN，因而將音源線11的電壓拉到0伏特以避免爆音產生。根據本發明的斷電延遲電路係整合在重啟IC 10中，其延遲重啟IC 10的內部電源斷電的時間，使重啟IC 10在外部電源Vcc斷電後一段時間內，能夠維持足夠的負載電流I_load。如圖2所示，斷電延遲電路14包含電容C連接內部電源供應端VDD ，開關16連接在外部電源輸入端Vcc與內部電源供應端VDD 之間，以及磁滯比較器18根據外部電源電壓Vcc及內部電源電壓VDD 控制開關16。磁滯比較器18的第一輸入端連接外部電源輸入端Vcc，第二輸入端連接內部電源供應端VDD ，輸出端產生控制訊號S1控制開關16。在第一狀態下，開關16關閉(turn on)而將外部電源輸入端Vcc連接到內部電源供應端VDD ，因此外部電源VCC 可以對電容C充電。在第二狀態下，開關16打開(turn off)而切斷外部電源輸入端Vcc及內部電源供應端VDD 之間的連接，由電容C提供內部電路20操作所需的電力。藉由磁滯性地控制外部電源輸入端Vcc連接或不連接到內部電源供應端VDD ，可以維持穩定的內部電源電壓VDD 。電容C的電容值大小定義斷電延遲 電路14的延遲時間，亦即斷電延遲電路14支持內部電路20正確工作的時間。在本實施例中，電容C係設置在重啟IC 10的外部，以便調整電容C的大小而最佳化延遲時間，在其他實施例中，也可以根據系統需求而將電容C設置在重啟IC 10的內部。
圖3係開關16及磁滯比較器18的實施例。在此，開關16包含PMOS電晶體P1連接在外部電源輸入端Vcc與內部電源供應端VDD 之間，受控制訊號S1控制，以及PMOS電晶體P2和電阻RWELL 組成電壓切換電路連接在外部電源輸入端Vcc與內部電源供應端VDD 之間。PMOS電晶體P2連接在外部電源輸入端Vcc與PMOS電晶體P1的基底之間，電阻RWELL 連接在內部電源供應端VDD 與PMOS電晶體P1的基底之間。採用PMOS電晶體P1實現開關16，係為了儘量減少損耗在開關16上的壓降。PMOS電晶體P2和電阻RWELL 為切換井(switching well)的架構，用以使PMOS電晶體P1的井區連接最高電位，提升防止閂鎖(latch up)的能力。在本實施例中，PMOS電晶體P1用來定義開關16在關閉時，外部電源輸入端Vcc與內部電源供應端VDD 之間的壓降，PMOS電晶體P2和電阻RWELL 用來切換N型井的電位，N型井可以隨開關16的兩端電壓VCC 和VDD 的不同而連接到不同側。當外部電源電壓VCC 高於內部電源電壓VDD 時，磁滯比較器18導通(turn on)PMOS電晶體P1和P2，N型井經PMOS電晶體P2連接到外部電源VCC ，因此將PMOS電晶體P1的基底(即N型井)連接到高電位端VCC 。當外部電源電壓VCC 低於內部電源電壓 VDD 時，PMOS電晶體P1和P2被磁滯比較器18關閉，因此寄生電阻RWELL 將PMOS電晶體P1的基底連接高電位端VDD 。藉著切換N型井的電位，PMOS電晶體P1如同一個開關元件操作。圖4係比較本發明與習知技術的效果的示意圖，水平軸的△V表示開關16的壓降，垂直軸表示開關16的電流，曲線22係PMOS電晶體P1的電流-電壓特性曲線，曲線24係二極體的電流-電壓特性曲線。使用PMOS電晶體P1當作開關元件，其損耗的壓差△V約為0.1V，小於二極體的導通壓降VDIODE (約為0.6V)，因此減少了外部電源輸入端VCC 與內部電源供應端VDD 之間的壓降，內部電源電壓VDD (=VCC -△V)高於使用二極體的內部電源電壓(=VCC -VDIODE )，進而增加了內部電路20的工作電壓的邊際值約0.5V。另一方面，曲線22的上升斜率
Slope=1/Ron， [公式1]其中Ron是PMOS電晶體P1的導通電阻值。增加PMOS電晶體P1的尺寸可以降低其導通電阻值Ron，進而提高曲線22的上升斜率Slope。
回到圖3，磁滯比較器18具有一對輸入電晶體M1和M2，輸入電晶體M1的閘極連接外部電源輸入端VCC ，偏壓電流源IBIAS 連接輸入電晶體M1和M2，磁滯用電阻RHYS 連接在磁滯比較器18的第二輸入端和輸入電晶體M2的閘極之間，磁滯用電流源IHYS 串聯電阻RHYS ，提供電流流經電阻RHYS 而產生壓降，決定磁滯比較器18的磁滯大小△H。較佳者，使用起始狀態設定電阻RINI 連接磁滯比較器18的輸出端，將其輸出訊 號S1預設在邏輯低準位，使PMOS電晶體P1的預設狀態為導通。參照圖5，波形26表示外部電源電壓VCC ，波形28表示內部電源電壓VDD ，準位30表示外部電源VCC 的待機值(standby power)，一般為3.3V或5V。在電源開啟後，外部電源電壓VCC 從0上升到額定值。在此期間，因為開關16是導通的，所以內部電源電壓VDD 也隨之上升。由於磁滯比較器18的磁滯特性，開關16在稍後的時間t1打開，直到內部電源電壓VDD 下降到低於門檻值，例如時間t2，磁滯比較器18再度關閉開關16，因此外部電源VCC 對電容C充電而拉高內部電源電壓VDD 。到時間t3時，開關16又被磁滯比較器18打開，因此內部電源電壓VDD 又開始下降。當外部電源電壓VCC 下降到低於待機準位30以後，內部電源電壓VDD 的下降斜率由電容C的電容值決定如下RSW =VCC 的下降斜率(V/s)， [公式2] C>I_load/RSW 。 [公式3]
舉例來說，若負載電流I_load為5mA，RSW =5V/1ms=5K(V/s)，則C>5mA/5KV/s=1μF。
若負載電流I_load為20mA，RSW =5V/10ms=0.5K(V/s)，則C>20mA/0.5KV/s=40μF。
如圖5中的區段32所示，當電容C的電容值較大時，內部電源電壓VDD 下降的斜率也變得較緩和。
參照圖6，在電源開啟後，當外部電源電壓VCC 上升到PMOS電晶體P1的切入電壓Vr時，PMOS電晶體P1導通，因此內部 電源電壓VDD 跳升至低於外部電源電壓VCC 約0.1伏特的大小，然後隨著外部電源電壓VCC 上升。在外部電源電壓VCC 到達額定值以後，因為磁滯的緣故，內部電源電壓VDD 較晚達到VCC 的大小。此後，內部電源電壓VDD 被磁滯比較器18維持在VCC 附近，其漣波大小取決於磁滯大小△H。在此期間，開關16被控制訊號S1反覆切換，其每一次打開的時間T取決於負載I_load和磁滯大小△H。選擇適當的磁滯大小△H可以降低開關16的切換頻率，減少切換功率損失。
以上對於本發明之較佳實施例所作的敘述係為闡明之目的，而無意限定本發明精確地為所揭露的形式，基於以上的教導或從本發明的實施例學習而作修改或變化是可能的，實施例係為解說本發明的原理以及讓熟習該項技術者以各種實施例利用本發明在實際應用上而選擇及敘述，本發明的技術思想企圖由以下的申請專利範圍及其均等來決定。
10‧‧‧重啟IC
11‧‧‧音源線
12‧‧‧揚聲器
14‧‧‧斷電延遲電路
16‧‧‧開關
18‧‧‧磁滯比較器
20‧‧‧內部電路
22‧‧‧PMOS電晶體的電流-電壓特性曲線
24‧‧‧二極體的電流-電壓特性曲線
26‧‧‧外部電源電壓
28‧‧‧內部電源電壓
30‧‧‧待機電源準位
32‧‧‧內部電源電壓下降的區段
圖1係應用本發明之斷電延遲電路的音響系統方塊圖；圖2為本發明提出之斷電延遲電路一實施例示意圖；圖3是以二極體、NMOS或PMOS實現開關16時，在開關16上損耗的壓差△V與電流間的關係圖；圖4為根據本發明另一實施例的電路圖；圖5係圖4之實施例中外部電源電壓VCC 和內部電源電壓VDD 的曲線圖；以及圖6為外部電源電壓VCC 和內部電源電壓VDD 的曲線比較圖。
10‧‧‧重啟積體電路
14‧‧‧斷電延遲電路
16‧‧‧開關
18‧‧‧磁滯比較器
20‧‧‧內部電路
C‧‧‧電容
I_load‧‧‧負載電流
S1‧‧‧控制訊號
Vcc‧‧‧外部電源輸入端
Vdd‧‧‧內部電源供應端

Claims (23)

  1. 一種斷電延遲電路，包括：外部電源輸入端；內部電源供應端；電容連接該內部電源供應端；開關連接在該外部電源輸入端及該內部電源供應端之間；以及磁滯比較器具有第一輸入端連接該外部電源輸入端、第二輸入端連接該內部電源供應端，以及輸出端產生控制訊號控制該開關；其中，該開關在第一狀態下關閉而連接該外部電源輸入端到該內部電源供應端，且在第二狀態下打開。
  2. 如請求項1之斷電延遲電路，其中該開關包括MOS電晶體連接在該外部電源輸入端及該內部電源供應端之間，受該控制訊號控制。
  3. 如請求項1之斷電延遲電路，其中該開關包括：第一PMOS電晶體連接在該外部電源輸入端及該內部電源供應端之間，受該控制訊號控制；以及電壓切換電路連接該第一PMOS電晶體的基底，以切換其電壓。
  4. 如請求項3之斷電延遲電路，其中該電壓切換電路包括：第二PMOS電晶體連接在該外部電源輸入端及該第一PMOS電晶體的基底之間，在該第一狀態下將該外部電源輸入端的電壓施加到該第一PMOS電晶體的基底；以及電阻連接在該內部電源供應端及該第一PMOS電晶體的基底之間，在該第二狀態下將該內部電源供應端的電壓施加到該第一PMOS電晶體的基底。
  5. 如請求項4之斷電延遲電路，其中該電阻包括該第一PMOS電晶體的基底電阻。
  6. 如請求項1之斷電延遲電路，其中該磁滯比較器包括起始狀 態設定電阻連接該磁滯比較器的輸出端，設定該控制訊號的起始邏輯狀態。
  7. 如請求項1之斷電延遲電路，其中該磁滯比較器包括：第一及第二輸入電晶體，該第一輸入電晶體具有閘極連接該外部電源輸入端；磁滯用電阻連接在該第二輸入端及該第二輸入電晶體的閘極之間；以及磁滯用電流源串聯該磁滯用電阻；其中，該磁滯用電阻產生壓降以決定該磁滯比較器的磁滯大小。
  8. 如請求項1之斷電延遲電路，其中該電容之電容值定義該斷電延遲電路的延遲時間。
  9. 一種斷電延遲方法，包括：(A)監視外部電源輸入端的電壓及內部電源供應端的電壓；(B)根據該外部電源輸入端的電壓及該內部電源供應端的電壓磁滯性地控制使該外部電源輸入端連接或不連接到該內部電源供應端；以及(C)在該外部電源輸入端連接到該內部電源供應端期間，對電容充電。
  10. 如請求項9之斷電延遲方法，其中該步驟A包括比較該外部電源輸入端的電壓及該內部電源供應端的電壓。
  11. 如請求項9之斷電延遲方法，其中該步驟B包括導通MOS電晶體而將該外部電源輸入端連接到該內部電源供應端。
  12. 如請求項9之斷電延遲方法，其中該步驟B包括：導通PMOS電晶體而將該外部電源輸入端連接到該內部電源供應端；以及將該外部電源輸入端的電壓施加到該PMOS電晶體的基底。
  13. 如請求項9之斷電延遲方法，其中該步驟B包括：關閉PMOS電晶體而切斷該外部電源輸入端與該內部電源 供應端之間的連接；以及將該內部電源供應端的電壓施加到該PMOS電晶體的基底。
  14. 如請求項9之斷電延遲方法，更包括設定起始狀態使該外部電源輸入端連接到該內部電源供應端。
  15. 一種音響系統，包括：音源線；驅動電晶體連接該音源線；以及斷電延遲電路連接該驅動電晶體，該斷電延遲電路具有外部電源輸入端、內部電源供應端及電容連接該內部電源供應端，在該內部電源供應端的電壓低於該外部電源輸入端的電壓時對該電容充電，並在斷電時由該電容供應電流給該驅動電晶體，以下拉該音源線的電位。
  16. 如請求項15之音響系統，其中該斷電延遲電路包括：開關連接在該外部電源輸入端及該內部電源供應端之間；以及磁滯比較器具有第一輸入端連接該外部電源輸入端、第二輸入端連接該內部電源供應端，以及輸出端產生控制訊號控制該開關；其中，該開關在第一狀態下關閉而連接該外部電源輸入端到該內部電源供應端，且在第二狀態下打開。
  17. 如請求項15之音響系統，其中該開關包括MOS電晶體連接在該外部電源輸入端及該內部電源供應端之間，受該控制訊號控制。
  18. 如請求項15之音響系統，其中該開關包括：第一PMOS電晶體連接在該外部電源輸入端及該內部電源供應端之間，受該控制訊號控制；以及電壓切換電路連接該第一PMOS電晶體的基底，以切換其電壓。
  19. 如請求項18之音響系統，其中該電壓切換電路包括： 第二PMOS電晶體連接在該外部電源輸入端及該第一PMOS電晶體的基底之間，在該第一狀態下將該外部電源輸入端的電壓施加到該第一PMOS電晶體的基底；以及電阻連接在該內部電源供應端及該第一PMOS電晶體的基底之間，在該第二狀態下將該內部電源供應端的電壓施加到該第一PMOS電晶體的基底。
  20. 如請求項19之音響系統，其中該電阻包括該第一PMOS電晶體的基底電阻。
  21. 如請求項15之音響系統，其中該磁滯比較器包括起始狀態設定電阻連接該磁滯比較器的輸出端，設定該控制訊號的起始邏輯狀態。
  22. 如請求項15之音響系統，其中該磁滯比較器包括：第一及第二輸入電晶體，該第一輸入電晶體具有閘極連接該外部電源輸入端；磁滯用電阻連接在該第二輸入端及該第二輸入電晶體的閘極之間；以及磁滯用電流源串聯該磁滯用電阻；其中，該磁滯用電阻產生壓降以決定該磁滯比較器的磁滯大小。
  23. 如請求項15之音響系統，其中該電容之電容值定義該斷電延遲電路的延遲時間。
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