KR20050091234A - 내부전압 발생장치 - Google Patents

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Abstract

본 발명은 내부전압 발생장치에 관한 것으로, 특히 내부전압 발생장치의 구동 트랜지스터에서 초래되는 누설 전류로 인한 내부전압의 이상 변동을 억제한 내부전압 발생장치에 관한 것이다.
본 발명의 내부전압 발생장치는 제 1 입력 단자를 통하여 기준전압을 수신하고 제 2 입력 단자를 통하여 상기 내부전압을 수신하여 상기 기준전압과 내부전압을 비교하는 비교기와; 게이트를 통하여 상기 비교기의 출력신호를 수신하며, 제 1 단자는 구동전압과 연결되고 제 2 단자는 상기 내부전압을 출력하는 출력단자인 구동 트랜지스터와; 상기 구동 트랜지스터의 웰 영역에 소정 전위의 백 바이어스 전압을 인가하는 백 바이어스 회로부와; 상기 비교기의 출력신호를 수신하여 상기 백 바이어스 회로부의 동작을 제어하는 제어부를 구비하며, 상기 구동 트랜지스터의 제 2 단자는 상기 비교기의 상기 제 2 입력 단자와 피드백 연결되고, 상기 비교기의 출력신호에 의하여 상기 구동 트랜지스터가 턴오프되는 경우, 상기 비교기의 출력신호를 수신하는 제어부는 상기 백 바이어스 회로부를 구동하여 상기 구동 트랜지스터의 웰 영역에 소정 전위의 백 바이어스 전압을 공급한다.

Description

내부전압 발생장치{An internal voltage generator}
본 발명은 내부전압 발생장치에 관한 것으로, 특히 내부전압 발생장치의 구동 트랜지스터에서 초래되는 누설 전류로 인한 내부전압의 이상 변동을 억제한 내부전압 발생장치에 관한 것이다.
도 1은 종래의 내부전압 발생장치의 일예이다.
도시된 바와같이, 종래의 내부전압 발생장치는 비교기(100)와 PMOS 형 구동 트랜지스터(PM1)를 구비한다. 비교기(100)는 네거티브 단자로 입력되는 기준전압(Vref)과 포지티브 단자로 입력되는 내부전압(Vint)를 비교하여 그 결과를 출력하고, PMOS 형 구동 트랜지스터(PM1)는 비교기(100)의 출력신호에 의하여 턴온/오프된다. PMOS 형 구동 트랜지스터(PM1)의 소오스는 구동전압(VDD)와 연결되며, PMOS 형 구동 트랜지스터(PM1)이 턴온되는 경우 그 드레인을 통하여 반도체 장치의 내부에 내부전압(Vint)을 제공한다. 도시된 바와같이, PMOS 형 구동 트랜지스터(PM1)의 드레인 단자는 비교기(100)의 포지티브 입력단자로 피드백 연결되어 있다.
이하 도 1 에 도시된 종래 PMOS 형 구동 트랜지스터(PM1)를 턴온시킨다.의 동작을 설명한다.
비교기(100)는 기준전압(Vref)과 내부전압(Vint)을 비교하여 내부전압(Vint)이 기준전압(Vref)보다 낮은 경우 로우 레벨을 출력하여 PMOS 형 구동 트랜지스터(PM1)를 턴온시킨다. 따라서, 소오스 단자의 구동전압(VDD)은 드레인 단자로 전달되어 내부전압(Vint)을 상승시킨다. 상승된 내부전압이 기준전압(Vref)을 초과하면 비교기(100)의 출력은 하이 레벨이 되어 PMOS 형 구동 트랜지스터(PM1)를 턴오프시킨다. 따라서, 내부전압(Vint)의 상승이 억제되고, 시간이 경과하면 내부전압(Vint)이 기준전압(Vref)보다 낮아져 위에서 설명한 과정을 계속 반복 수행할 것이다. 그 결과, 내부전압 발생장치에서는 지속적으로 전력 소모가 발생한다.
그런데, 종래의 내부전압 발생장치를 사용하는 경우 다음과같은 문제점들이 초래될 수 있다.
1. 반도체 장치의 고속화 추세로 인하여 내부전압 발생장치에서의 전력 소모가 증가한다.
2. 반도체 장치의 고집적화에도 불구하고 안정적인 내부전압을 발생시키기 위하여 사이즈가 큰 구동 트랜지스터를 사용하여 구동 능력을 증가시켜야 한다.
3. 반도체 장치의 구동전압이 낮아지면서 구동 트랜지스터의 문턱 전압도 함께 낮아지는 추세인데, 그로 인하여(즉, 문턱 전압이 낮아진 결과) 구동 트랜지스터가 턴오프 상태를 유지하여야 함에도 불구하고 누설 절류가 발생하여 내부전압이 불필요하게 상승하는 문제점이 발생된다. 즉, 턴오프 상태의 누설전류=Io*exp(Vgs-Vth)/nkT 이므로, 구동 트랜지스터의 사이즈가 커지고 문턱 전압이 낮아지는 경우 누설 전류가 증가함을 알 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 전력 소모를 감소시킨 내부전압 발생장치를 제공한다.
또한, 본 발명은 턴오프 상태에서 내부전압 발생장치의 구동 트랜지스터에서 초래되는 누설 전류로 인한 내부전압의 이상 변동을 억제한 내부전압 발생장치를 제공한다.
또한, 본 발명은 내부전압 발생장치의 구동 트랜지스터의 백 바이어스 전압을 조절하여 누설 전류를 감소시키는 내부전압 발생장치를 제공한다.
반도체 장치에서 사용하는 내부전압을 생성하는 본 발명의 내부전압 발생장치는 제 1 입력 단자를 통하여 기준전압을 수신하고 제 2 입력 단자를 통하여 상기 내부전압을 수신하여 상기 기준전압과 내부전압을 비교하는 비교기와, 게이트를 통하여 상기 비교기의 출력신호를 수신하며, 제 1 단자는 구동전압과 연결되고 제 2 단자는 상기 내부전압을 출력하는 출력단자인 구동 트랜지스터와, 상기 구동 트랜지스터의 웰 영역에 소정 전위의 백 바이어스 전압을 인가하는 백 바이어스 회로부와, 상기 비교기의 출력신호를 수신하여 상기 백 바이어스 회로부의 동작을 제어하는 제어부를 구비한다.
본 발명에서, 상기 구동 트랜지스터의 제 2 단자는 상기 비교기의 상기 제 2 입력 단자와 피드백 연결되고, 상기 비교기의 출력신호에 의하여 상기 구동 트랜지스터가 턴오프되는 경우, 상기 비교기의 출력신호를 수신하는 제어부는 상기 백 바이어스 회로부를 구동하여 상기 구동 트랜지스터의 웰 영역에 소정 전위의 백 바이어스 전압을 공급한다.
본 발명에서, 상기 반도체 장치가 스탠드바이 모드인 경우, 상기 제어부는 이를 감지하여 상기 백 바이어스 회로부를 구동하여 상기 구동 트랜지스터의 웰 영역에 소정 전위의 백 바이어스 전압을 공급한다.
본 발명에서, 상기 백 바이어스 회로부는 모스 트랜지스터로 구성되며, 상기 제어부에 의하여 상기 모스 트랜지스터가 턴온되는 경우, 상기 구동 트랜지스터의 웰 영역으로 소정 전위의 백 바이어스 전압을 전송한다. 여기서, 상기 백 바이어스 전압은 상기 구동 트랜지스터에 인가되는 구동 전압보다 더 높다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명에 따른 내부전압 발생장치의 일예이다.
도시된 바와같이, 반도체 장치에서 사용하는 내부전압을 생성하는 본 발명의 내부전압 발생장치는 비교기(200)와, 구동 트랜지스터(PM21)와, 백 바이어스 회로부(202)와, 제어부(204)를 구비한다.
비교기(200)는 제 1 입력 단자인 네거티브 단자를 통하여 기준전압(Vref)을 수신하고 제 2 입력 단자인 포지티브 단자를 통하여 내부전압(Vint)을 수신하여 이를 비교하며, 당업자는 다양한 회로로 이를 구현할 수 있다.
구동 트랜지스터(PM21)는 게이트를 통하여 비교기(200)의 출력신호를 수신하며, 제 1 단자인 소오스는 구동전압(VDD)과 연결되고 제 2 단자인 드레인은 내부전압(Vint)을 출력하는 출력단자이다. 도시된 바와같이, 구동 트랜지스터의 출력단자는 비교기(200)의 포지티브 단자와 연결되어 있다.
백 바이어스 회로부(202)는 구동 트랜지스터(PM21)의 웰 영역에 소정 전위의 백 바이어스 전압을 인가하며, 제어부(204)는 비교기(200)의 출력신호를 수신하여 백 바이어스 회로부(202)의 동작을 제어한다.
백 바이어스 회로부(202)의 구성은 구동전압(VDD)과 구동 트랜지스터(PM21)의 웰 영역 사이에 연결된 NMOS 트랜지스터(NM21)와, 고전압(VPP)과 구동 트랜지스터(PM21)의 웰 영역 사이에 연결된 PMOS 트랜지스터(PM22)를 구비한다. 여기서, 고전압(VPP)은 구동전압(VDD)보다 높은 전위 레벨을 갖는다.
제어부(204)는 노아 게이트(NOR21)로 구성되며, 노아 게이트(NOR21)는 비교기의 출력 신호(drv_onb)와 스탠드바이 신호(standby)를 수신한다. 스탠드바이 신호는 내부전압 발생장치를 포함하는 반도체 장치가 대기 모드인 경우에 인에이블되는 신호이다. 스탠드바이 신호의 논리 레벨은 정상 모드에서는 로우 레벨이고, 스탠드바이 상태에서는 하이 레벨이다.
이하, 도 2에 도시된 본 발명 실시예의 동작을 설명한다.
반도체 장치가 정상 동작을 하고 있는 동안 내부전압 발생장치는 정상 동작을 수행한다. 참고로, 정상 동작 모드의 경우, 스탠드바이 신호는 로우 레벨을 출력한다.
정상 동작시, 내부전압(Vint)이 기준전압(Vref)보다 낮은 경우, 비교기의 출력신호는 로우 레벨이다. 따라서, 구동 트랜지스터(PM21)가 턴온되어 내부전압(Vint)을 상승시킨다. 비교기의 출력이 로우 레벨인 경우인 경우, 노아 게이트(NOR21)의 출력은 하이 레벨이므로(왜냐하면, 스탠드바이 신호 또한 로우 레벨이기 때문이다) NMOS 트랜지스터(NM21)가 턴온되어 구동 트랜지스터(PM21)의 웰 영역으로 소정 전압의 백 바이어스 전압이 공급된다. 이 경우는 구동 트랜지스터의 누설 전류 문제가 개입될 소지가 없으므로 구동 트랜지스터의 백 바이어스 전압은 사실상 크게 중요하지 않다.
다음, 내부전압(Vint)이 상승하여 기준전압(Vref)를 초과하는 경우, 비교기의 출력신호는 하이 레벨이다. 따라서, 구동 트랜지스터(PM21)는 턴오프되어 내부 전압(Vint)의 상승을 차단한다. 그런데, 이와 관련하여 종래에는 도 1에서 설명한 바와같이, 누설 전류로 인하여 내부전압이 상승하는 경향이 있었다.
그러나, 본 발명에서는 도 2에서 알 수 있듯이 비교기(200)의 출력신호를 수신하는 제어부(204)와 제어부(204)에 의하여 조절되어 백 바이어스 회로부(202)를 이용하여 구동 트랜지스터(PM21)의 웰 바이어스 전압을 상승 시킴으로써 누설 전류의 흐름을 차단하는 기술을 제공한다.
즉, 비교기의 출력이 하이 레벨이므로 노아 게이트(NOR21)의 출력은 로우 레벨이 되어 PMOS 트랜지스터(PM22)를 턴온시킨다. 따라서, 구동 트랜지스터(PM21)의 웰 영역으로 고전압(VPP)의 백 바이어스 전압이 공급된다. 그 결과, 구동 트랜지스터(PM21)의 턴오프 누설 전류의 발생을 억제할 수 있다.
도 3은 본 발명에 따른 내부전압 발생장치의 다른 일예이다.
도시된 바와같이, 반도체 장치에서 사용하는 내부전압을 생성하는 본 발명의 또 다른 내부전압 발생장치는 비교기(300)와, 구동 트랜지스터(PM31)와, 백 바이어스 회로부(302)와, 제어부(304)를 구비한다.
도 2의 실시예와 다른 점은 백 바이어스 회로부(302)가 PMOS 트랜지스터로만 구성되어 있다는 것이며, 그 외의 다른 차이는 없다. 따라서, 회로 동작은 도 2의 경우와 사실상 동일하다.
도 4는 누설 전류로 인한 내부전압의 변화 과정을 설명하는 그래프이다.
도 4에서, 가로축은 구동전압(VDD)을 나타내고, 세로축은 내부전압(Vint)을 나타낸다. 또한, 점선은 도 1에 도시된 종래 회로를 사용하는 경우의 내부전압을 나타내고, 실선은 본 발명에 따른 회로를 사용하는 경우의 내부전압을 나타낸다.
도 4에서 알 수 있듯이, 종래의 내부전압 발생장치를 사용하는 경우 구동 전압의 증가에 따라 누설전류의 영향으로 인하여 기준전압이 계속 상승하는 것을 알 수 있다. 이에 대하여, 본 발명에 따른 내부전압 발생장치를 사용하는 경우 구동전압이 일정 레벨을 초과하는 경우에도 안정된 일정 전압을 출력함을 알 수 있다.
이상에서 알 수 있듯이, 최근들어 반도체 장치가 고속화되고, 구동전압이 낮아지면서 내부전압 발생장치의 구동 트랜지스터의 사이즈를 증가시켜 안정된 배부 전압을 발생시킴과 아울러 속도 개선을 위하여 문턱 전압이 낮은 구동 트랜지스터를 사용하는 회로가 제시되어으나, 이로 인하여 누설 전류도 함께 증가하여 내부전압의 이상 변동 현상이 초래되는 경향이 있었다. 그러나, 본 발명에서는 이러한 구동 트랜지스터의 백 바이어스 전압을 조저할 수 있는 회로를 추가로 제공하여 구동 트랜지스터의 턴오프 누설 전류를 극소화하는 기술을 제시하였다.
또한, 지금가지 설명한 본 발명에 따른 내부전압 발생장치는 모든 반도체 장치에 적용 가능하다.
이상에서 알 수 있는 바와같이, 본 발명은 내부전압 발생장치의 구동 트랜지스터의 누설 전류를 차단, 억제하는 회로를 추가로 제공하여 안정된 내부전압을 출력함으로써 이를 사용하는 반도체 장치의 동작 안정화에 기여할 수 있다.
또한, 누설전류를 억제하여 전압 변동을 차단할 수 있으며, 구동트랜지스터의 문턱전압을 더욱 더 낮출수 있기 때문에 구동 트랜지스터의 사이즈를 크게 줄일수 있다.
도 1은 종래의 내부전압 발생장치의 일예이다.
도 2는 본 발명에 따른 내부전압 발생장치의 일예이다.
도 3은 본 발명에 따른 내부전압 발생장치의 다른 일예이다.
도 4는 누설 전류로 인한 내부전압의 변화 과정을 설명하는 그래프이다.

Claims (6)

  1. 반도체 장치에서 사용하는 내부전압을 생성하는 내부전압 발생장치에 있어서,
    제 1 입력 단자를 통하여 기준전압을 수신하고 제 2 입력 단자를 통하여 상기 내부전압을 수신하여 상기 기준전압과 내부전압을 비교하는 비교기와,
    게이트를 통하여 상기 비교기의 출력신호를 수신하며, 제 1 단자는 구동전압과 연결되고 제 2 단자는 상기 내부전압을 출력하는 출력단자인 구동 트랜지스터와,
    상기 구동 트랜지스터의 웰 영역에 제 1 백 바이어스 전압을 인가하는 백 바이어스 회로부와,
    상기 비교기의 출력신호와 스탠드바이 신호를 수신하여 상기 백 바이어스 회로부의 동작을 제어하는 제어부를 구비하며,
    상기 제 1 백바이어스 전압은 상기 구동 트랜지스터의 구동전압보다 높은 전위 레벨을 가지며,
    상기 구동 트랜지스터의 제 2 단자는 상기 비교기의 상기 제 2 입력 단자와 피드백 연결되고,
    상기 비교기의 출력신호에 의하여 상기 구동 트랜지스터가 턴오프되는 경우, 상기 비교기의 출력신호를 수신하는 제어부는 상기 백 바이어스 회로부를 구동하여 상기 구동 트랜지스터의 웰 영역에 상기 제 1 백 바이어스 전압을 공급하는 것을 특징으로 하는 내부전압 발생장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치가 스탠드바이 모드인 경우, 이를 감지한 상기 제어부는 상기 백 바이어스 회로부를 구동하여 상기 구동 트랜지스터의 웰 영역에 상기 제 1 백 바이어스 전압을 공급하는 것을 특징으로 하는 내부전압 발생장치.
  3. 제 1 항에 있어서,
    상기 백 바이어스 회로부는 모스 트랜지스터로 구성되며, 상기 제어부에 의하여 상기 모스 트랜지스터가 턴온되는 경우, 상기 구동 트랜지스터의 웰 영역으로 상시 제 1 백 바이어스 전압을 전송하는 것을 특징으로 하는 내부전압 발생장치.
  4. 제 1 항에 있어서,
    상기 구동 트랜지스터는 제 1 PMOS 트랜지스터이고,
    상기 백 바이어스 회로부는 제 2 PMOS 트랜지스터이며,
    상기 제어부에 의하여 상기 제 2 트랜지스터가 턴온되는 경우, 상기 구동 트랜지스터의 구동전압보다 더 높은 전위 레벨을 갖는 상기 제 1 백 바이어스 전압을 상기 제 1 PMOS 트랜지스터의 웰 영역에 인가하는 것을 특징으로 하는 내부전압 발생장치.
  5. 제 4 항에 있어서,
    상기 제어부는 노아 게이트로 구성되며,
    상기 노아 게이트는 상기 비교기의 출력신호와 상기 반도체 장치가 스탠드바이 모드임을 나타낸는 신호를 수신하여 상기 백 바이어스 회로부를 제어하는 것을 특징으로 하는 내부전압 발생장치.
  6. 제 4 항에 있어서,
    상기 백 바이어스부 회로부는 상기 구동전압과 상기 구동 트랜지스터의 웰 영역사이에 연결된 NMOS 트랜지스터를 더 구비하며,
    상기 반도체 장치가 정상 동작을 수행하는 동안, 상기 제어부에 의하여 구동된 상기 NMOS 트랜지스터는 상기 구동전압을 상기 구동 트랜지스터의 웰 영역으로 인가하고, 상기 제 1 백바이어스 전압이 상기 구동 트랜지스터의 웰 영역으로 인가되는 것을 차단하는 것을 특징으로 하는 내부전압 발생장치.
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