JP2004103941A - 電圧発生装置 - Google Patents
電圧発生装置 Download PDFInfo
- Publication number
- JP2004103941A JP2004103941A JP2002265725A JP2002265725A JP2004103941A JP 2004103941 A JP2004103941 A JP 2004103941A JP 2002265725 A JP2002265725 A JP 2002265725A JP 2002265725 A JP2002265725 A JP 2002265725A JP 2004103941 A JP2004103941 A JP 2004103941A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level
- level detection
- voltage level
- substrate bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Abstract
【課題】電源電圧などが変化した場合であっても，良好な特性を有する電圧を出力する電圧発生装置を提供する。
【解決手段】Ｎトランジスタ３５のバックゲートには基板バイアス電圧Ｖｂｂが印加される。チャージポンプ回路２０のポンプ動作によって，基板バイアス電圧Ｖｂｂが低下すると，Ｎトランジスタ３５のドレイン・ソース間抵抗が高くなる（基板バイアス効果）。第１電源電圧Ｖｃｃが高く設定されると，Ｎトランジスタ３５のドレイン・ソース間電流が増加するが（Ｉ＋△Ｉ１），基板バイアス効果のために，ドレイン・ソース間電流がその分，減少し（Ｉ＋△Ｉ１−△Ｉ２），第１電源電圧Ｖｃｃが高くなったことによるノードＮ３４の電位上昇も抑制される。この結果，基板バイアス電圧Ｖｂｂの基準レベルが，第１電源電圧Ｖｃｃが標準レベルにあるときの基板バイアス電圧Ｖｂｂの基準レベルから大きく低下することはない。
【選択図】 図１
【解決手段】Ｎトランジスタ３５のバックゲートには基板バイアス電圧Ｖｂｂが印加される。チャージポンプ回路２０のポンプ動作によって，基板バイアス電圧Ｖｂｂが低下すると，Ｎトランジスタ３５のドレイン・ソース間抵抗が高くなる（基板バイアス効果）。第１電源電圧Ｖｃｃが高く設定されると，Ｎトランジスタ３５のドレイン・ソース間電流が増加するが（Ｉ＋△Ｉ１），基板バイアス効果のために，ドレイン・ソース間電流がその分，減少し（Ｉ＋△Ｉ１−△Ｉ２），第１電源電圧Ｖｃｃが高くなったことによるノードＮ３４の電位上昇も抑制される。この結果，基板バイアス電圧Ｖｂｂの基準レベルが，第１電源電圧Ｖｃｃが標準レベルにあるときの基板バイアス電圧Ｖｂｂの基準レベルから大きく低下することはない。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は，電圧発生装置にかかり，特に半導体基板の電位を所定のレベルに維持することが可能な電圧発生装置に関するものである。
【０００２】
【従来の技術】
一般的に，ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成する各メモリセルは，図９に示すように，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）１００とキャパシタ１０１を備えている。
【０００３】
Ｎトランジスタ１００のドレインはビット線ＢＬに接続され，ゲートはワード線ＷＬに接続され，ソースはノードＮ１００に接続されている。また，Ｎトランジスタ１００のバックゲートには，チャージポンプ回路（図示せず）から出力される基板バイアス電圧Ｖｂｂ（例えば，−１．０Ｖ）が印加されている。
【０００４】
キャパシタ１０１は，例えば平行平板タイプとして形成される。キャパシタ１０１の一方の端子はノードＮ１００に接続されており，他方の端子はノードＮ１０１に接続されている。ノードＮ１０１は第１電源電圧Ｖｃｃ（例えば，２．２Ｖ）の１／２の電圧が印加されている。
【０００５】
図１０は，各メモリセルの断面を示している。Ｐ型基板１１０にＮ型ウェル１１１が形成されており，その内側にＰ型ウェル１１２が形成されている。さらに，Ｐ型ウェル１１２の内側には，Ｎ＋型不純物領域１２１とＮ＋型不純物領域１２２が形成されており，それぞれがＮトランジスタ１００のソースおよびドレインとなる。
【０００６】
Ｐ型基板１１０には第２電源電圧Ｖｓｓ（例えば，０Ｖ）が印加され，Ｎ型ウェル１１１には第１電源電圧Ｖｃｃが印加され，Ｐ型ウェル１１２には基板バイアス電圧Ｖｂｂが印加される。
【０００７】
Ｐ型ウェル１１２に基板バイアス電圧Ｖｂｂが印加されるため，ワード線ＷＬにノイズが乗った場合であっても，キャパシタ１０１にチャージされている電荷がＮ＋型不純物領域１２１を経由してＮ＋型不純物領域１２２へ移動することはない。つまり，各メモリセルに格納されているデータのリークが防止される。
【０００８】
【発明が解決しようとする課題】
ところで，キャパシタ１０１にチャージされている電荷は僅かながら，Ｎ＋型不純物領域１２１を経由して，Ｐ型ウェル１１２へも移動してしまう。この現象は，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との接合面に存在する格子欠陥に起因するものであり，完全に防ぐことは極めて困難である。特に，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との電位差が大きい場合には，電荷の移動が生じやすくなる。つまり，データリーク現象が顕著となり，結果としてＤＲＡＭのデータ保持時間が短縮してしまう。従来の基板バイアス電圧発生装置はかかる問題を抱えていた。
【０００９】
基板バイアス電圧発生装置は，基板バイアス電圧Ｖｂｂを出力するチャージポンプ回路と，チャージポンプ回路が出力した基板バイアス電圧Ｖｂｂのレベルを検出する電圧レベル検出回路（図示せず）を含む。そして，チャージポンプ回路は，電圧レベル検出回路が出力する電圧レベル検出信号を受けて，基板バイアス電圧Ｖｂｂのレベルを調整して出力する。
【００１０】
しかしながら，ＤＲＡＭが高電圧駆動タイプであり，第１電源電圧Ｖｃｃを高く設定した場合には，従来では，第１電源電圧Ｖｃｃのレベルに応じて基板バイアス電圧Ｖｂｂが大きく低下していた。第１電源電圧Ｖｃｃが上昇しても，理想的には一定であるべき基板バイアス電圧Ｖｂｂが低下してしまうと，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との電位差が広がり，上述の理由からＤＲＡＭのデータ保持時間が短縮してしまっていた。
【００１１】
本発明は，上記のような問題点に鑑みてなされたものであり，電源電圧などが変化した場合であっても，良好な特性を有する電圧を出力する電圧発生装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，電圧レベル検出回路と，電圧レベル検出回路から出力された電圧レベル検出信号が第１論理レベルのとき，出力電圧のレベルを上昇させ，電圧レベル検出信号が第２論理レベルのとき，出力電圧のレベルを下降させる電圧発生回路とを備えた電圧発生装置が提供される。電圧レベル検出回路は，検出ノードの電位に応じて，電圧レベル検出信号の論理レベルを決定する論理レベル決定手段と，電圧発生回路が出力する出力電圧のレベルと電源電圧のレベルに応じて検出ノードの電位を調整する第１調整手段と，第１調整手段による検出ノードの電位の調整量を調整する第２調整手段とを備えたことを特徴としている（請求項１）。かかる構成によれば，電源電圧の変動によって検出ノードの電位が大きく変動するおそれがある場合でも，第２調整手段によってその変動幅を抑制することが可能となる。この結果，電圧発生回路から出力される出力電圧も一定範囲内に調整されることになる。なお，電圧発生回路は，電圧レベル検出回路から出力された電圧レベル検出信号が第１論理レベルのとき，動作オフ状態となり，前記出力電圧のレベルを上昇させ，電圧レベル検出信号が第２論理レベルのとき，動作オン状態となり，出力電圧のレベルを下降させるように構成される（請求項３，１０）。
【００１３】
第２調整手段は，電圧発生回路から出力された出力電圧のレベルに応じて，第１調整手段による検出ノードの電位の調整量を調整する（請求項２）。電圧発生回路から出力される出力電圧の変動をより適切に，かつ自動的に調整することが可能となる。
【００１４】
電圧レベル検出回路は，電圧発生回路から出力された出力電圧が一端に印加される第１抵抗素子と，第１電源端子に電源電圧が印加され，検出ノードに第２電源端子が接続された第１トランジスタと，検出ノードに第１電源端子が接続され，第２電源端子に第１抵抗素子の他端が接続された第２トランジスタと，第１トランジスタの第１電源端子と第２電源端子との間に流れる電流および第２トランジスタの第１電源端子と第２電源端子との間に流れる電流を調整する第２抵抗素子とを備える。そして，第１トランジスタ，第２トランジスタ，および第１抵抗素子は，第１調整手段を構成し，第２抵抗素子は，第２調整手段を構成する（請求項４）。
【００１５】
第２抵抗素子は，バックゲートに電圧発生回路から出力された出力電圧が印加される第３トランジスタによって構成できる（請求項５）。同様に，第１抵抗素子は，第４トランジスタによって構成できる（請求項６）。
【００１６】
本発明の第２の観点によれば，電圧レベル検出回路群と，電圧レベル検出回路群から出力された電圧レベル検出信号が第１論理レベルのとき，出力電圧のレベルを上昇させ，電圧レベル検出信号が第２論理レベルのとき，出力電圧のレベルを下降させる電圧発生回路とを備えた電圧発生装置が提供される。電圧レベル検出回路群は，第１電圧レベル検出信号を出力する第１電圧レベル検出回路，第２電圧レベル検出信号を出力する第２電圧レベル検出回路，および第１電圧レベル検出信号または第２電圧レベル検出信号のいずれかを選択して電圧レベル検出信号として出力する選択回路を含んで成る。そして，第１電圧レベル検出回路および第２電圧レベル検出回路はそれぞれ独立して，電圧発生回路から出力された出力電圧のレベルと，所定の特性パラメータとに応じて第１電圧レベル検出信号および第２電圧レベル検出信号の論理レベルを遷移させることを特徴としている（請求項７）。かかる構成によれば，電圧発生装置は，特性パラメータによって変化する各種動作モードにおいて，最も適切なレベルに調整された出力電圧を出力することが可能となる。
【００１７】
電圧発生装置を電源電圧を変化させて動作させる場合には，特性パラメータとして電源電圧を用い（請求項８），また，周囲温度が変化する環境下で電圧発生装置を動作させる場合には，特性パラメータとして温度を用いる（請求項９）。
【００１８】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる電圧発生装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１９】
［第１の実施の形態］
本発明の第１の実施の形態にかかる基板バイアス電圧発生装置１の構成を図１に示す。基板バイアス電圧発生装置１は，半導体基板１１０に印加される基板バイアス電圧Ｖｂｂを出力するものであり，発振回路１０，チャージポンプ回路２０，および電圧レベル検出回路３０を有する。
【００２０】
発振回路１０は，例えばリングオシレータを内蔵しており，一定周期のパルス信号Ｓ１０を出力する。
【００２１】
チャージポンプ回路２０は，主にキャパシタとトランジスタで構成されており，パルス信号Ｓ１０に同期して充放電を繰り返し，基板バイアス電圧Ｖｂｂを生成する。チャージポンプ回路２０から出力された基板バイアス電圧Ｖｂｂは，半導体基板１１０へ印加されるとともに，電圧レベル検出回路３０へも入力される。
【００２２】
電圧レベル検出回路３０は，基板バイアス電圧Ｖｂｂのレベルを検出して，そのレベルに応じて，論理的高レベル（以下，「Ｈレベル」という）または論理的低レベル（以下，「Ｌレベル」という）の電圧レベル検出信号Ｓ３０を出力する。この電圧レベル検出信号Ｓ３０は，チャージポンプ回路２０のポンプ動作を制御する信号としてチャージポンプ回路２０に入力される。
【００２３】
チャージポンプ回路２０は，電圧レベル検出信号Ｓ３０がＨレベルのとき動作ＯＮ状態となり，基板バイアス電圧Ｖｂｂを降圧して出力し，電圧レベル検出信号Ｓ３０がＬレベルのとき動作ＯＦＦ状態となり，基板バイアス電圧Ｖｂｂを昇圧して出力する。
【００２４】
以上のように，チャージポンプ回路２０と電圧レベル検出回路３０は，基板バイアス電圧Ｖｂｂについて，フィードバックループを形成している。そして，基板バイアス電圧発生装置１は，例えば−１．０Ｖに調整された基板バイアス電圧Ｖｂｂを半導体基板１１０に供給する。
【００２５】
次に，電圧レベル検出回路３０の内部構成を詳しく説明する。電圧レベル検出回路３０は，Ｐチャネル型トランジスタ（以下，「Ｐトランジスタ」という）３１，３２，Ｎトランジスタ３３，３４，３５，３６，およびバッファ回路（論理レベル決定手段）３７を備えている。
【００２６】
Ｐトランジスタ３１のソースとＰトランジスタ３２のソースには，第１電源電圧Ｖｃｃが印加されている。Ｐトランジスタ３１のゲートおよびドレインはノードＮ３１に接続されている。Ｐトランジスタ３２のゲートはノードＮ３１に接続されており，ドレインはノード（検出ノード）Ｎ３３に接続されている。
【００２７】
Ｎトランジスタ３５のドレインはノードＮ３１に接続されており，ソースはノードＮ３２に接続されている。Ｎトランジスタ３５のゲートには，第１電源電圧Ｖｃｃが印加されており，バックゲートには，基板バイアス電圧Ｖｂｂが印加されている。
【００２８】
Ｎトランジスタ３３のドレインおよびゲートはノードＮ３２に接続されている。Ｎトランジスタ３３のソースには，第２電源電圧Ｖｓｓが印加されており，バックゲートには，基板バイアス電圧Ｖｂｂが印加されている。
【００２９】
Ｎトランジスタ３４のドレインはノードＮ３３に接続されており，ゲートはノードＮ３２に接続されており，ソースはノードＮ３４に接続されている。
【００３０】
Ｎトランジスタ３６のドレインおよびゲートはノードＮ３４に接続されている。Ｎトランジスタ３６のソースおよびバックゲートには，基板バイアス電圧Ｖｂｂが印加されている。なお，Ｎトランジスタ３６は，抵抗素子として機能するものであり，これに代えてＰトランジスタを採用してもよい。
【００３１】
Ｐトランジスタ３１とＰトランジスタ３２は，第１カレントミラー回路を構成し，Ｎトランジスタ３３とＮトランジスタ３４は第２カレントミラー回路を構成する。つまり，Ｐトランジスタ３１とＰトランジスタ３２は，相互に同一ディメンジョンで形成され，Ｎトランジスタ３３とＮトランジスタ３４は，相互に同一ディメンジョンで形成されている。または，Ｐトランジスタ３１とＰトランジスタ３２のゲート長を同一として，Ｎトランジスタ３３とＮトランジスタ３４のゲート長を同一として，さらに，Ｐトランジスタ３１とＰトランジスタ３２のゲート幅の比と，Ｎトランジスタ３３とＮトランジスタ３４のゲート幅の比が一致するように，各トランジスタを形成してもよい。
【００３２】
第１カレントミラー回路と第２カレントミラー回路の間に位置するＮトランジスタ３５は，両カレントミラー回路に流れる電流を制御する抵抗素子として機能する。
【００３３】
バッファ回路３７は，ノードＮ３３に出力されるアナログ電圧信号を増幅して，電圧レベル検出信号Ｓ３０を出力する。この電圧レベル検出信号Ｓ３０は，ＨレベルとＬレベルを有するロジック信号であり，Ｈレベルのときの電圧レベルは第１電源電圧Ｖｃｃに等しく，Ｌレベルのときの電圧レベルは第２電源電圧Ｖｓｓに等しい。
【００３４】
以上のように構成された第１の実施の形態にかかる基板バイアス電圧発生装置１の動作について，図１および図２を用いて説明する。
【００３５】
基板バイアス電圧Ｖｂｂが基準値（例えば，−１．０Ｖ）を保っていれば，ノードＮ３４の電位は第２電源電圧Ｖｓｓ（例えば，０Ｖ）に一致する。基板バイアス電圧Ｖｂｂが変動すると，これに応じてノードＮ３４の電位も変動し，さらにノードＮ３３の電位も変動する。
【００３６】
まず，基板バイアス電圧Ｖｂｂが基準値よりも高くなった場合の基板バイアス電圧発生装置１の動作を説明する。
【００３７】
基板バイアス電圧Ｖｂｂが基準値よりも高くなると，ノードＮ３４の電位は，第２電源電圧Ｖｓｓよりも高くなる。これによって，Ｎトランジスタ３４のゲート・ソース間電圧が低くなり，Ｎトランジスタ３４のドレイン・ソース間抵抗が上昇する。基板バイアス電圧Ｖｂｂの上昇が進むと，Ｎトランジスタ３４のドレイン・ソース間抵抗もその分高くなり，ノードＮ３３の電位は，第１電源電圧Ｖｃｃまで上昇する。
【００３８】
バッファ回路３７は，ノードＮ３３の電位が所定値まで上昇したところで，電圧レベル検出信号Ｓ３０をＬレベルからＨレベルに遷移させ，チャージポンプ回路２０に与える。チャージポンプ回路２０は，Ｈレベルの電圧レベル検出信号Ｓ３０を受けるとポンプ動作を開始する。これによって，基板バイアス電圧Ｖｂｂは下降する。
【００３９】
次に，基板バイアス電圧Ｖｂｂが基準値よりも低くなった場合の基板バイアス電圧発生装置１の動作を説明する。
【００４０】
基板バイアス電圧Ｖｂｂが基準値よりも低くなると，ノードＮ３４の電位は，第２電源電圧Ｖｓｓよりも低くなる。これによって，Ｎトランジスタ３４のゲート・ソース間電圧が高くなり，Ｎトランジスタ３４のドレイン・ソース間抵抗が低下する。基板バイアス電圧Ｖｂｂの低下が進むと，Ｎトランジスタ３４のドレイン・ソース間抵抗もその分低くなり，ノードＮ３３の電位は，第２電源電圧Ｖｓｓまで低下する。
【００４１】
バッファ回路３７は，ノードＮ３３の電位が所定値まで低下したところで，電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させ，チャージポンプ回路２０に与える。チャージポンプ回路２０は，Ｌレベルの電圧レベル検出信号Ｓ３０を受けるとポンプ動作を停止する。これによって，基板バイアス電圧Ｖｂｂは上昇する。
【００４２】
以上のようにして，チャージポンプ回路２０がポンプ動作を繰り返し，この結果，基板バイアス電圧Ｖｂｂが所定の値（例えば，−１．０Ｖ）に調整される。
【００４３】
第１電源電圧Ｖｃｃ＝２．２Ｖ，第２電源電圧Ｖｓｓ＝０Ｖの条件下における基板バイアス電圧発生装置１の動作シミュレーションの結果を以下に示す。なお，基板バイアス電圧Ｖｂｂの基準値は，−１．０Ｖである。
【００４４】
基板バイアス電圧Ｖｂｂ＝−１．２Ｖ（基準値−０．２Ｖ）のとき，ノードＮ３３の電位ＶＮ３３は，０Ｖ（＝Ｖｓｓ）となる。
【００４５】
基板バイアス電圧Ｖｂｂ＝−０．８７Ｖ（基準値＋０．１３）のとき，ノードＮ３３の電位ＶＮ３３は，２．２Ｖ（＝Ｖｃｃ）となる。
【００４６】
この結果から，基板バイアス電圧Ｖｂｂの変動幅△Ｖｂｂ＝０．３３（＝−０．８７−（−１．２））Ｖは，ノードＮ３３において，△ＶＮ３３＝２．２（＝２．２−０）Ｖに増幅されていることがわかる。この増幅率は，約６．７（△ＶＮ３３／△Ｖｂｂ＝２．２／０．３３）である。このように，電圧レベル検出回路３０によれば，僅かな基板バイアス電圧Ｖｂｂの変動が，ノードＮ３３に大きな電位変動として現れる。したがって，バッファ回路３７のスレショルド電圧（入力信号電圧をＨレベルまたはＬレベルと判断する境界電圧）が，例えば半導体の製造ばらつきの影響を受けて誤差を有する場合であっても，基板バイアス電圧Ｖｂｂの変動は，正確にＨレベルまたはＬレベルの電圧レベル検出信号Ｓ３０に変換されて，チャージポンプ回路２０にフィードバックされることになる。
【００４７】
ここまでは，第１電源電圧Ｖｃｃが一定の場合の基板バイアス電圧発生装置１の動作を説明した。本発明の第１の実施の形態にかかる基板バイアス電圧発生装置１は，第１電源電圧Ｖｃｃが，例えば製品スペックの関係から高く設定された場合であっても，基板バイアス電圧Ｖｂｂの基準レベルの極端な低下を抑えることが可能となる。この点については，図３を参照しつつさらに詳しく説明する。
【００４８】
第１電源電圧Ｖｃｃが標準レベル（例えば，２．２Ｖ）および第２電源電圧Ｖｓｓが標準レベル（例えば，０Ｖ）に設定されており，基板バイアス電圧Ｖｂｂが基準レベル（例えば，−１．０Ｖ）を維持しているとき，ノードＮ３４の電圧は，第２電源電圧Ｖｓｓ，すなわち０Ｖに一致する。このとき，Ｐトランジスタ３１，３２，およびＮトランジスタ３３，３４，３５，３６の各ドレイン・ソース間には全て等しい電流Ｉが流れている。Ｎトランジスタ３６のドレイン・ソース間抵抗の値をＲＮ３６とすると，基板バイアス電圧Ｖｂｂは，次式で表すことができる。
【００４９】
Ｖｂｂ＝Ｖｓｓ−Ｉ×ＲＮ３６
【００５０】
基板バイアス電圧発生装置１において，第１電源電圧Ｖｃｃが高く設定されると，ノードＮ３４の電位も上昇する。このとき，Ｐトランジスタ３１，３２，およびＮトランジスタ３３，３４，３５，３６の各ドレイン・ソース間を流れる電流は，Ｉ＋△Ｉ１に増加する。ノードＮ３４の電位ＶＮ３４は，
【００５１】
ＶＮ３４＝Ｖｂｂ＋（Ｉ＋△Ｉ１）×ＲＮ３６
【００５２】
となる。ノードＮ３４の電位の上昇にともなって，ノードＮ３３の電位も上昇する。バッファ回路３７は，ノードＮ３３の電位が所定値まで上昇したところで，電圧レベル検出信号Ｓ３０をＬレベルからＨレベルに遷移させ，チャージポンプ回路２０に与える。チャージポンプ回路２０は，Ｈレベルの電圧レベル検出信号Ｓ３０を受けるとポンプ動作を開始する。これによって，基板バイアス電圧Ｖｂｂは下降する。チャージポンプ回路２０は，ノードＮ３４の電位が第２電源電圧Ｖｓｓに一致するまで，つまり基板バイアス電圧Ｖｂｂの値が，
【００５３】
Ｖｂｂ＝Ｖｓｓ−（Ｉ＋△Ｉ１）×ＲＮ３６・・・（式１）
【００５４】
になるまでポンプ動作を継続する。
【００５５】
ところで，電圧レベル検出回路３０は，Ｎトランジスタ３５のバックゲートに基板バイアス電圧Ｖｂｂが印加されるように構成されている。チャージポンプ回路２０のポンプ動作によって，基板バイアス電圧Ｖｂｂが低下すると，Ｎトランジスタ３５の特性が変化する。すなわち，基板バイアス電圧Ｖｂｂが低下し，Ｎトランジスタ３５のバックゲートの電位が低下すると，Ｎトランジスタ３５のドレイン・ソース間抵抗が高くなる（ドレイン・ソース間電流が減少する）。以下，これを「基板バイアス効果」という。
【００５６】
上述のように，第１電源電圧Ｖｃｃが高く設定されたことによって，Ｎトランジスタ３５のドレイン・ソース間電流が増加するが（Ｉ＋△Ｉ１），基板バイアス効果のために，ドレイン・ソース間電流がその分，減少する（Ｉ＋△Ｉ１−△Ｉ２）。Ｎトランジスタ３５に直列に接続されているＰトランジスタ３１およびＮトランジスタ３３のドレイン・ソース間電流も△Ｉ２減少する（Ｉ＋△Ｉ１−△Ｉ２）。
【００５７】
Ｐトランジスタ３１は，Ｐトランジスタ３２とカレントミラー回路を構成している。Ｐトランジスタ３１のドレイン・ソース間電流が△Ｉ２減少するのであれば，Ｐトランジスタ３２のドレイン・ソース間電流も△Ｉ２減少する（Ｉ＋△Ｉ１−△Ｉ２）。同様に，Ｎトランジスタ３３は，Ｎトランジスタ３４とカレントミラー回路を構成している。Ｎトランジスタ３３のドレイン・ソース間電流が△Ｉ２減少するのであれば，Ｎトランジスタ３４のドレイン・ソース間電流も△Ｉ２減少する（Ｉ＋△Ｉ１−△Ｉ２）。このときのノードＮ３４の電位ＶＮ３４は，
【００５８】
ＶＮ３４＝Ｖｓｓ＋（Ｉ＋△Ｉ１−△Ｉ２）×ＲＮ３６
【００５９】
となる。チャージポンプ回路２０は，ノードＮ３４の電位が第２電源電圧Ｖｓｓに一致するまで，つまり基板バイアス電圧Ｖｂｂの値が，
【００６０】
Ｖｂｂ＝Ｖｓｓ−（Ｉ＋△Ｉ１−△Ｉ２）×ＲＮ３６・・・（式２）
【００６１】
になるまでポンプ動作を継続する。（式１）と（式２）を比較すれば明らかなように，第１の実施の形態にかかる基板バイアス電圧発生装置１によれば，電圧レベル検出回路３０に属するＮトランジスタ３５が基板バイアス効果を受けるため，第１電源電圧Ｖｃｃの上昇にともなう基板バイアス電圧Ｖｂｂの基準レベルの低下が（△Ｉ２×ＲＮ３６）抑制されることになる。この基板バイアス効果については，図３に示した基板バイアス電圧発生装置１のＶｃｃ−Ｖｂｂ特性にも現れている。
【００６２】
基板バイアス電圧発生装置１において，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも高く設定された場合，調整される基板バイアス電圧Ｖｂｂは基準レベル（−１．０Ｖ）よりも低くなる。しかし，第１電源電圧Ｖｃｃと基板バイアス電圧Ｖｂｂとは比例（Ｖｂｂ＝−ｋ×Ｖｃｃ（ｋは定数））の関係にはない。すなわち，第１の実施の形態にかかる基板バイアス電圧発生装置１によれば，第１電源電圧Ｖｃｃが高く設定されても，基板バイアス電圧Ｖｂｂの基準レベルが，第１電源電圧Ｖｃｃが標準レベルにあるときの基板バイアス電圧Ｖｂｂの基準レベルから大きく低下することはない。
【００６３】
ここで，第１の実施の形態にかかる基板バイアス電圧発生装置１を，図９および図１０に示したＤＲＡＭに適用することを考える。このＤＲＡＭが高電圧駆動タイプであり，第１電源電圧Ｖｃｃが高く設定されても，基板バイアス電圧発生装置１の特性から基板バイアス電圧Ｖｂｂの基準レベルは大きく低下せず，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との電位差が極端に広がることはない。つまり，基板バイアス電圧発生装置１を用いれば，キャパシタ１０１からＮ＋型不純物領域１２１を経由してＰ型ウェル１１２へリークする電荷の量は，大幅に低減する。このように，キャパシタ１０１からの電荷移動が抑制されるため，ＤＲＡＭのデータ保持時間は，標準電圧でＤＲＡＭが駆動される場合と同等のレベルに維持される。
【００６４】
［第２の実施の形態］
本発明の第２の実施の形態にかかる基板バイアス電圧発生装置２の構成を図４に示す。基板バイアス電圧発生装置２は，第１の実施の形態にかかる基板バイアス電圧発生装置１と比べると，電圧レベル検出回路３０が電圧レベル検出回路群５０に置き換えられた構成を有する。すなわち，基板バイアス電圧発生装置２は，発振回路１０，チャージポンプ回路２０，および電圧レベル検出回路群５０を備えており，半導体基板１１０に印加される基板バイアス電圧Ｖｂｂを出力するものである。
【００６５】
電圧レベル検出回路群５０は，基板バイアス電圧Ｖｂｂのレベルを検出して，そのレベルに応じて，ＨレベルまたはＬレベルの電圧レベル検出信号Ｓ５０を出力する。この電圧レベル検出信号Ｓ５０は，チャージポンプ回路２０のポンプ動作を制御する信号としてチャージポンプ回路２０に入力される。
【００６６】
チャージポンプ回路２０は，電圧レベル検出信号Ｓ５０がＨレベルのとき動作ＯＮ状態となり，基板バイアス電圧Ｖｂｂを降圧して出力し，電圧レベル検出信号Ｓ５０がＬレベルのとき動作ＯＦＦ状態となり，基板バイアス電圧Ｖｂｂを昇圧して出力する。
【００６７】
以上のように，チャージポンプ回路２０と電圧レベル検出回路群５０は，基板バイアス電圧Ｖｂｂについて，フィードバックループを形成している。そして，基板バイアス電圧発生装置２は，例えば−１．０Ｖに調整された基板バイアス電圧Ｖｂｂを半導体基板１１０に供給する。
【００６８】
電圧レベル検出回路群５０は，第１電圧レベル検出回路３０，第２電圧レベル検出回路４０，および選択回路５１から構成されている。このうち，第１電圧レベル検出回路３０は，第１の実施の形態にかかる基板バイアス電圧発生装置１に属するものと略同一の機能・構成を有している。
【００６９】
第２電圧レベル検出回路４０は，図５に示すように，Ｐトランジスタ４１，Ｎトランジスタ４２，およびバッファ回路４３を備えている。
【００７０】
Ｐトランジスタ４１のソースには，第１電源電圧Ｖｃｃが印加されている。Ｐトランジスタ４１のゲートおよびドレインはノードＮ４１に接続されている。
【００７１】
Ｎトランジスタ４２のドレインおよびゲートはノードＮ４１に接続されている。Ｎトランジスタ４２のソースおよびバックゲートには，基板バイアス電圧Ｖｂｂが印加されている。
【００７２】
バッファ回路４３は，ノードＮ４１に出力されるアナログ電圧信号を増幅して，電圧レベル検出信号Ｓ４０を出力する。この電圧レベル検出信号Ｓ４０は，ＨレベルとＬレベルを有するロジック信号であり，Ｈレベルのときの電圧レベルは第１電源電圧Ｖｃｃに等しく，Ｌレベルのときの電圧レベルは第２電源電圧Ｖｓｓに等しい。
【００７３】
図６は，第２電圧レベル検出回路４０の動作を示す電圧波形図である。第２電圧レベル検出回路４０において，基板バイアス電圧Ｖｂｂが基準値（例えば，−１．０Ｖ）を保っていれば，ノードＮ４１の電位も所定のレベルを維持する。基板バイアス電圧Ｖｂｂが基準値よりも高くなると，ノードＮ４１の電位は上昇し，逆に，基板バイアス電圧Ｖｂｂが基準値よりも低くなると，ノードＮ４１の電位は下降する。
【００７４】
ここで，第１電源電圧Ｖｃｃが２．２Ｖであり，基板バイアス電圧Ｖｂｂが基準値−１．０Ｖに保たれているとき，ノードＮ４１の電位が第１電源電圧Ｖｃｃの１／２，すなわち１．１Ｖに維持されると仮定する。Ｐトランジスタ４１とＮトランジスタ４２はそれぞれ，第１電源電圧Ｖｂｂと基板バイアス電圧Ｖｂｂの電位差を分圧して，ノードＮ４１に出力する抵抗として機能する。したがって，基板バイアス電圧Ｖｂｂが−０．９Ｖに上昇すると（＋０．１Ｖ），ノードＮ４１の電位は，約１．１３４Ｖに上昇する（＋０．０３４Ｖ）。
【００７５】
バッファ回路４３は，ノードＮ４１の電位が所定値まで上昇したところで，電圧レベル検出信号Ｓ４０をＬレベルからＨレベルに遷移させ，逆に，ノードＮ４１の電位が所定値まで低下したところで，電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。
【００７６】
図４に示すように，選択回路５１は，ＡＮＤゲートから構成されており，第１電圧レベル検出回路３０が出力する電圧レベル検出信号Ｓ３０と，第２電圧レベル検出回路４０が出力する電圧レベル検出信号Ｓ４０の論理積を演算し，その結果を電圧レベル検出信号Ｓ５０として出力する。
【００７７】
次に，第１電源電圧Ｖｃｃが標準レベル（例えば，２．２Ｖ）よりも高くまたは低く設定された場合の第２の実施の形態にかかる基板バイアス電圧発生装置２の動作について説明する。
【００７８】
まず，第２電圧レベル検出回路４０の機能を説明するため，第１電源電圧Ｖｃｃがどのような値に設定されても，選択回路５１が，第２電圧レベル検出回路４０から出力された電圧レベル検出信号Ｓ４０のみを選択し，第１電圧レベル検出回路３０から出力された電圧レベル検出信号Ｓ３０は選択しない場合の基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性を図７に示す。基板バイアス電圧Ｖｂｂの基準レベルは，第１電源電圧Ｖｃｃの上昇に比例して降下している。
【００７９】
図７に示した基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性は，第１電圧レベル検出回路３０の電圧レベル検出機能および選択回路５１の電圧レベル検出信号の選択機能を無視したものである。しかし，実際には，基板バイアス電圧発生装置２に属する選択回路５１は，第１電圧レベル検出回路３０から出力された電圧レベル検出信号Ｓ３０または第２電圧レベル検出回路４０から出力された電圧レベル検出信号Ｓ４０のいずれか一方を選択する。以下，図８を用いて，第２の実施の形態にかかる基板バイアス電圧発生装置２の動作・機能について説明する。
【００８０】
図８は，図３と図７を合成したものであり，実線が第２の実施の形態にかかる基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性を示している。
【００８１】
まず，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも高い値，例えば３．０Ｖに設定されたときの基板バイアス電圧発生装置２の動作を説明する。
【００８２】
基板バイアス電圧Ｖｂｂが−１．０Ｖまで上昇したときは，第１電圧レベル検出回路３０はＨレベルの電圧レベル検出信号Ｓ３０を出力し，第２電圧レベル検出回路４０はＨレベルの電圧レベル検出信号Ｓ４０を出力する。したがって，選択回路５１は，Ｈレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を行う。これによって，基板バイアス電圧Ｖｂｂは低下する。
【００８３】
基板バイアス電圧Ｖｂｂが，第１電圧レベル検出回路３０の電圧検出レベル（約−１．１６Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルに維持しているが，第１電圧レベル検出回路３０は，Ｌレベルの電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させる。したがって，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を中止する。これによって，基板バイアス電圧Ｖｂｂは，第１電圧レベル検出回路３０の電圧検出レベル（約−１．１６Ｖ）に調整される。
【００８４】
なお，基板バイアス電圧Ｖｂｂが第２電圧レベル検出回路４０の電圧検出レベル（約−１．３８Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。このときすでに第１電圧レベル検出回路３０はＬレベルの電圧レベル検出信号Ｓ３０を出力しているため，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力する。チャージポンプ回路２０は，ポンプ動作を行わない。
【００８５】
以上のように，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも高いレベルに設定された場合，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第１電圧レベル検出回路３０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００８６】
次に，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも低く，１．０５Ｖよりも高い値，例えば１．５Ｖに設定されたときの基板バイアス電圧発生装置２の動作を説明する。
【００８７】
基板バイアス電圧Ｖｂｂが−０．６Ｖまで上昇したときは，第１電圧レベル検出回路３０はＨレベルの電圧レベル検出信号Ｓ３０を出力し，第２電圧レベル検出回路４０はＨレベルの電圧レベル検出信号Ｓ４０を出力する。したがって，選択回路５１は，Ｈレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を行う。これによって，基板バイアス電圧Ｖｂｂが低下する。
【００８８】
基板バイアス電圧Ｖｂｂが，第２電圧レベル検出回路４０の電圧検出レベル（約−０．６８Ｖ）を下回ったとき，第１電圧レベル検出回路３０は電圧レベル検出信号Ｓ３０をＨレベルに維持しているが，第２電圧レベル検出回路４０は，電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。したがって，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を中止する。これによって，基板バイアス電圧Ｖｂｂは，第２電圧レベル検出回路４０の電圧検出レベル（約−０．６８Ｖ）に調整される。
【００８９】
なお，基板バイアス電圧Ｖｂｂが第１電圧レベル検出回路３０の電圧検出レベル（約−０．８Ｖ）を下回ったとき，第１電圧レベル検出回路３０は電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させる。このときすでに第２電圧レベル検出回路４０はＬレベルの電圧レベル検出信号Ｓ４０を出力しているため，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力する。チャージポンプ回路２０は，ポンプ動作を行わない。
【００９０】
以上のように，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも低く，１．０５Ｖよりも高いレベルに設定された場合，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第２電圧レベル検出回路４０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００９１】
次に，第１電源電圧Ｖｃｃが１．０５Ｖよりも低い値，例えば０．８Ｖに設定されたときの基板バイアス電圧発生装置２の動作を説明する。
【００９２】
基板バイアス電圧Ｖｂｂが−０．２Ｖまで上昇したときは，第１電圧レベル検出回路３０はＨレベルの電圧レベル検出信号Ｓ３０を出力し，第２電圧レベル検出回路４０はＨレベルの電圧レベル検出信号Ｓ４０を出力する。したがって，選択回路５１は，Ｈレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を行う。これによって，基板バイアス電圧Ｖｂｂが低下する。
【００９３】
基板バイアス電圧Ｖｂｂが，第１電圧レベル検出回路３０の電圧検出レベル（約−０．３６Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルに維持しているが，第１電圧レベル検出回路３０は，電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させる。したがって，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を中止する。これによって，基板バイアス電圧Ｖｂｂは，第１電圧レベル検出回路３０の電圧検出レベル（約−０．３６Ｖ）に調整される。
【００９４】
なお，基板バイアス電圧Ｖｂｂが第２電圧レベル検出回路４０の電圧検出レベル（約−０．４Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。このときすでに第１電圧レベル検出回路３０はＬレベルの電圧レベル検出信号Ｓ３０を出力しているため，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力する。チャージポンプ回路２０は，ポンプ動作を行わない。
【００９５】
以上のように，第１電源電圧Ｖｃｃが１．０５Ｖよりも低いレベルに設定された場合，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第１電圧レベル検出回路３０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００９６】
第２の実施の形態にかかる基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性をまとめると次の通りである。すなわち，１．０５Ｖ≧Ｖｃｃ，および，Ｖｃｃ≧２．２Ｖの範囲では，基板バイアス電圧発生装置２は，第１電圧レベル検出回路３０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。１．０５Ｖ＜Ｖｃｃ＜２．２の範囲では，基板バイアス電圧発生装置２は，第２電圧レベル検出回路４０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００９７】
第２の実施の形態にかかる基板バイアス電圧発生装置２によれば，第１電源電圧Ｖｃｃが標準レベルよりも高く設定された場合には，第１の実施の形態にかかる基板バイアス電圧発生装置１と同様の効果が得られる。すなわち，第１電源電圧Ｖｃｃが高く設定されても，基板バイアス電圧Ｖｂｂの基準レベルが大きく低下することはない。
【００９８】
さらに，第２の実施の形態にかかる基板バイアス電圧発生装置２によれば，第１電源電圧Ｖｃｃが標準レベルよりも低く設定された場合には，次の効果が得られる。図４，図９，および図１０を用いて説明する。
【００９９】
キャパシタ１０１にデータ”１”を書き込むとき，ワード線ＷＬに対して，（Ｖｃｃ＋Ｖｔｈ）以上の電圧を印加する必要がある。Ｖｔｈは，Ｎトランジスタ１００のスレショルド電圧である。
【０１００】
Ｎトランジスタ１００のバックゲート（Ｐ型ウェル１１２）には基板バイアス電圧Ｖｂｂが印加されており，Ｎトランジスタ１００は，基板バイアス効果を受ける。このため，Ｎトランジスタ１００のスレショルド電圧Ｖｔｈは，基板バイアス電圧Ｖｂｂが低くなると上昇する。つまり，基板バイアス電圧Ｖｂｂが低く調整されてしまうと，Ｎトランジスタ１００のスレショルド電圧Ｖｔｈが高くなり，ワード線ＷＬにより高いレベルの電圧を印加しなければキャパシタ１０１にデータ”１”を書き込むことができなくなる。
【０１０１】
ところが，ワード線ＷＬに印加する電圧は，チャージポンプ回路２０によって第１電源電圧Ｖｃｃを昇圧して生成される。したがって，第１電源電圧Ｖｃｃが低い場合には，チャージポンプ回路２０からワード線ＷＬに印加される電圧も低下するおそれがある。
【０１０２】
このように，第１電源電圧Ｖｃｃが標準レベルよりも低く設定されている場合，メモリセルにデータを正確に書き込むためには，基板バイアス電圧Ｖｂｂはより高い値に調整されることが好ましい。この点，第２の実施の形態にかかる基板バイアス電圧発生装置２によれば，第１電源電圧Ｖｃｃが低くても，基板バイアス電圧Ｖｂｂは高い値に調整される。この結果，メモリセルに対するデータ書き込みに支障をきたすことはない。なお，第１電圧レベル検出回路３０と第２電圧レベル検出回路４０との切り替えに用いられる第１電源電圧Ｖｃｃの標準レベルが２．２Ｖである場合に即して第２の実施の形態の説明を行った。しかし，標準レベルの値は，これに限られるものではなく，基板バイアス電圧発生装置が含まれる半導体デバイスの動作を保証する最高電源電圧と最低電源電圧の中間値程度で適宜決定されることが好ましい。
【０１０３】
以上，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第１電源電圧Ｖｃｃが広範囲にわたりレベル変更されても，基板バイアス電圧Ｖｂｂを適切な値に自動的に調整することが可能である。
【０１０４】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１０５】
第２の実施の形態にかかる基板バイアス電圧発生装置２において，電圧レベル検出回路群５０は，第１電源電圧Ｖｃｃと基板バイアス電圧Ｖｂｂとの関係について異なる特性を有する第１電圧レベル検出回路３０および第２電圧レベル検出回路４０を備えているが，例えば，温度と基板バイアス電圧Ｖｂｂとの関係について異なる特性を有する複数の回路を備えるようにしてもよい。
【発明の効果】
以上説明したように，本発明によれば，電源電圧などが変化した場合であっても，良好な特性を有する電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる基板バイアス電圧発生装置の構成を示すブロック図である。
【図２】図１の基板バイアス電圧発生装置に属する電圧レベル検出回路の動作を示す電圧波形図である。
【図３】図１の基板バイアス電圧発生装置のＶｃｃ−Ｖｂｂ特性曲線図である。
【図４】本発明の第２の実施の形態にかかる基板バイアス電圧発生装置の構成を示すブロック図である。
【図５】図４の基板バイアス電圧発生装置に属する第２電圧レベル検出回路の構成を示す回路図である。
【図６】図４の基板バイアス電圧発生装置に属する第２電圧レベル検出回路の動作を示す電圧波形図である。
【図７】図４の基板バイアス電圧発生装置のＶｃｃ−Ｖｂｂ特性曲線図（その１）である。
【図８】図４の基板バイアス電圧発生装置のＶｃｃ−Ｖｂｂ特性曲線図（その２）である。
【図９】一般的なＤＲＡＭのメモリセル部の構成を示す回路図である。
【図１０】一般的なＤＲＡＭのメモリセル部の断面図である。
【符号の説明】
１，２：基板バイアス電圧発生装置
１０：発振回路
２０：チャージポンプ回路
３０：電圧レベル検出回路
４０：第２電圧レベル検出回路
５０：電圧レベル検出回路群
５１：選択回路
１００：Ｎトランジスタ
１０１：キャパシタ
１１０：半導体基板
１２１，１２２：Ｎ＋型不純物領域
Ｓ３０，Ｓ４０，Ｓ５０：電圧レベル検出信号
Ｖｂｂ：基板バイアス電圧
Ｖｃｃ：第１電源電圧
Ｖｓｓ：第２電源電圧
【発明の属する技術分野】
本発明は，電圧発生装置にかかり，特に半導体基板の電位を所定のレベルに維持することが可能な電圧発生装置に関するものである。
【０００２】
【従来の技術】
一般的に，ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成する各メモリセルは，図９に示すように，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）１００とキャパシタ１０１を備えている。
【０００３】
Ｎトランジスタ１００のドレインはビット線ＢＬに接続され，ゲートはワード線ＷＬに接続され，ソースはノードＮ１００に接続されている。また，Ｎトランジスタ１００のバックゲートには，チャージポンプ回路（図示せず）から出力される基板バイアス電圧Ｖｂｂ（例えば，−１．０Ｖ）が印加されている。
【０００４】
キャパシタ１０１は，例えば平行平板タイプとして形成される。キャパシタ１０１の一方の端子はノードＮ１００に接続されており，他方の端子はノードＮ１０１に接続されている。ノードＮ１０１は第１電源電圧Ｖｃｃ（例えば，２．２Ｖ）の１／２の電圧が印加されている。
【０００５】
図１０は，各メモリセルの断面を示している。Ｐ型基板１１０にＮ型ウェル１１１が形成されており，その内側にＰ型ウェル１１２が形成されている。さらに，Ｐ型ウェル１１２の内側には，Ｎ＋型不純物領域１２１とＮ＋型不純物領域１２２が形成されており，それぞれがＮトランジスタ１００のソースおよびドレインとなる。
【０００６】
Ｐ型基板１１０には第２電源電圧Ｖｓｓ（例えば，０Ｖ）が印加され，Ｎ型ウェル１１１には第１電源電圧Ｖｃｃが印加され，Ｐ型ウェル１１２には基板バイアス電圧Ｖｂｂが印加される。
【０００７】
Ｐ型ウェル１１２に基板バイアス電圧Ｖｂｂが印加されるため，ワード線ＷＬにノイズが乗った場合であっても，キャパシタ１０１にチャージされている電荷がＮ＋型不純物領域１２１を経由してＮ＋型不純物領域１２２へ移動することはない。つまり，各メモリセルに格納されているデータのリークが防止される。
【０００８】
【発明が解決しようとする課題】
ところで，キャパシタ１０１にチャージされている電荷は僅かながら，Ｎ＋型不純物領域１２１を経由して，Ｐ型ウェル１１２へも移動してしまう。この現象は，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との接合面に存在する格子欠陥に起因するものであり，完全に防ぐことは極めて困難である。特に，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との電位差が大きい場合には，電荷の移動が生じやすくなる。つまり，データリーク現象が顕著となり，結果としてＤＲＡＭのデータ保持時間が短縮してしまう。従来の基板バイアス電圧発生装置はかかる問題を抱えていた。
【０００９】
基板バイアス電圧発生装置は，基板バイアス電圧Ｖｂｂを出力するチャージポンプ回路と，チャージポンプ回路が出力した基板バイアス電圧Ｖｂｂのレベルを検出する電圧レベル検出回路（図示せず）を含む。そして，チャージポンプ回路は，電圧レベル検出回路が出力する電圧レベル検出信号を受けて，基板バイアス電圧Ｖｂｂのレベルを調整して出力する。
【００１０】
しかしながら，ＤＲＡＭが高電圧駆動タイプであり，第１電源電圧Ｖｃｃを高く設定した場合には，従来では，第１電源電圧Ｖｃｃのレベルに応じて基板バイアス電圧Ｖｂｂが大きく低下していた。第１電源電圧Ｖｃｃが上昇しても，理想的には一定であるべき基板バイアス電圧Ｖｂｂが低下してしまうと，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との電位差が広がり，上述の理由からＤＲＡＭのデータ保持時間が短縮してしまっていた。
【００１１】
本発明は，上記のような問題点に鑑みてなされたものであり，電源電圧などが変化した場合であっても，良好な特性を有する電圧を出力する電圧発生装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，電圧レベル検出回路と，電圧レベル検出回路から出力された電圧レベル検出信号が第１論理レベルのとき，出力電圧のレベルを上昇させ，電圧レベル検出信号が第２論理レベルのとき，出力電圧のレベルを下降させる電圧発生回路とを備えた電圧発生装置が提供される。電圧レベル検出回路は，検出ノードの電位に応じて，電圧レベル検出信号の論理レベルを決定する論理レベル決定手段と，電圧発生回路が出力する出力電圧のレベルと電源電圧のレベルに応じて検出ノードの電位を調整する第１調整手段と，第１調整手段による検出ノードの電位の調整量を調整する第２調整手段とを備えたことを特徴としている（請求項１）。かかる構成によれば，電源電圧の変動によって検出ノードの電位が大きく変動するおそれがある場合でも，第２調整手段によってその変動幅を抑制することが可能となる。この結果，電圧発生回路から出力される出力電圧も一定範囲内に調整されることになる。なお，電圧発生回路は，電圧レベル検出回路から出力された電圧レベル検出信号が第１論理レベルのとき，動作オフ状態となり，前記出力電圧のレベルを上昇させ，電圧レベル検出信号が第２論理レベルのとき，動作オン状態となり，出力電圧のレベルを下降させるように構成される（請求項３，１０）。
【００１３】
第２調整手段は，電圧発生回路から出力された出力電圧のレベルに応じて，第１調整手段による検出ノードの電位の調整量を調整する（請求項２）。電圧発生回路から出力される出力電圧の変動をより適切に，かつ自動的に調整することが可能となる。
【００１４】
電圧レベル検出回路は，電圧発生回路から出力された出力電圧が一端に印加される第１抵抗素子と，第１電源端子に電源電圧が印加され，検出ノードに第２電源端子が接続された第１トランジスタと，検出ノードに第１電源端子が接続され，第２電源端子に第１抵抗素子の他端が接続された第２トランジスタと，第１トランジスタの第１電源端子と第２電源端子との間に流れる電流および第２トランジスタの第１電源端子と第２電源端子との間に流れる電流を調整する第２抵抗素子とを備える。そして，第１トランジスタ，第２トランジスタ，および第１抵抗素子は，第１調整手段を構成し，第２抵抗素子は，第２調整手段を構成する（請求項４）。
【００１５】
第２抵抗素子は，バックゲートに電圧発生回路から出力された出力電圧が印加される第３トランジスタによって構成できる（請求項５）。同様に，第１抵抗素子は，第４トランジスタによって構成できる（請求項６）。
【００１６】
本発明の第２の観点によれば，電圧レベル検出回路群と，電圧レベル検出回路群から出力された電圧レベル検出信号が第１論理レベルのとき，出力電圧のレベルを上昇させ，電圧レベル検出信号が第２論理レベルのとき，出力電圧のレベルを下降させる電圧発生回路とを備えた電圧発生装置が提供される。電圧レベル検出回路群は，第１電圧レベル検出信号を出力する第１電圧レベル検出回路，第２電圧レベル検出信号を出力する第２電圧レベル検出回路，および第１電圧レベル検出信号または第２電圧レベル検出信号のいずれかを選択して電圧レベル検出信号として出力する選択回路を含んで成る。そして，第１電圧レベル検出回路および第２電圧レベル検出回路はそれぞれ独立して，電圧発生回路から出力された出力電圧のレベルと，所定の特性パラメータとに応じて第１電圧レベル検出信号および第２電圧レベル検出信号の論理レベルを遷移させることを特徴としている（請求項７）。かかる構成によれば，電圧発生装置は，特性パラメータによって変化する各種動作モードにおいて，最も適切なレベルに調整された出力電圧を出力することが可能となる。
【００１７】
電圧発生装置を電源電圧を変化させて動作させる場合には，特性パラメータとして電源電圧を用い（請求項８），また，周囲温度が変化する環境下で電圧発生装置を動作させる場合には，特性パラメータとして温度を用いる（請求項９）。
【００１８】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる電圧発生装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１９】
［第１の実施の形態］
本発明の第１の実施の形態にかかる基板バイアス電圧発生装置１の構成を図１に示す。基板バイアス電圧発生装置１は，半導体基板１１０に印加される基板バイアス電圧Ｖｂｂを出力するものであり，発振回路１０，チャージポンプ回路２０，および電圧レベル検出回路３０を有する。
【００２０】
発振回路１０は，例えばリングオシレータを内蔵しており，一定周期のパルス信号Ｓ１０を出力する。
【００２１】
チャージポンプ回路２０は，主にキャパシタとトランジスタで構成されており，パルス信号Ｓ１０に同期して充放電を繰り返し，基板バイアス電圧Ｖｂｂを生成する。チャージポンプ回路２０から出力された基板バイアス電圧Ｖｂｂは，半導体基板１１０へ印加されるとともに，電圧レベル検出回路３０へも入力される。
【００２２】
電圧レベル検出回路３０は，基板バイアス電圧Ｖｂｂのレベルを検出して，そのレベルに応じて，論理的高レベル（以下，「Ｈレベル」という）または論理的低レベル（以下，「Ｌレベル」という）の電圧レベル検出信号Ｓ３０を出力する。この電圧レベル検出信号Ｓ３０は，チャージポンプ回路２０のポンプ動作を制御する信号としてチャージポンプ回路２０に入力される。
【００２３】
チャージポンプ回路２０は，電圧レベル検出信号Ｓ３０がＨレベルのとき動作ＯＮ状態となり，基板バイアス電圧Ｖｂｂを降圧して出力し，電圧レベル検出信号Ｓ３０がＬレベルのとき動作ＯＦＦ状態となり，基板バイアス電圧Ｖｂｂを昇圧して出力する。
【００２４】
以上のように，チャージポンプ回路２０と電圧レベル検出回路３０は，基板バイアス電圧Ｖｂｂについて，フィードバックループを形成している。そして，基板バイアス電圧発生装置１は，例えば−１．０Ｖに調整された基板バイアス電圧Ｖｂｂを半導体基板１１０に供給する。
【００２５】
次に，電圧レベル検出回路３０の内部構成を詳しく説明する。電圧レベル検出回路３０は，Ｐチャネル型トランジスタ（以下，「Ｐトランジスタ」という）３１，３２，Ｎトランジスタ３３，３４，３５，３６，およびバッファ回路（論理レベル決定手段）３７を備えている。
【００２６】
Ｐトランジスタ３１のソースとＰトランジスタ３２のソースには，第１電源電圧Ｖｃｃが印加されている。Ｐトランジスタ３１のゲートおよびドレインはノードＮ３１に接続されている。Ｐトランジスタ３２のゲートはノードＮ３１に接続されており，ドレインはノード（検出ノード）Ｎ３３に接続されている。
【００２７】
Ｎトランジスタ３５のドレインはノードＮ３１に接続されており，ソースはノードＮ３２に接続されている。Ｎトランジスタ３５のゲートには，第１電源電圧Ｖｃｃが印加されており，バックゲートには，基板バイアス電圧Ｖｂｂが印加されている。
【００２８】
Ｎトランジスタ３３のドレインおよびゲートはノードＮ３２に接続されている。Ｎトランジスタ３３のソースには，第２電源電圧Ｖｓｓが印加されており，バックゲートには，基板バイアス電圧Ｖｂｂが印加されている。
【００２９】
Ｎトランジスタ３４のドレインはノードＮ３３に接続されており，ゲートはノードＮ３２に接続されており，ソースはノードＮ３４に接続されている。
【００３０】
Ｎトランジスタ３６のドレインおよびゲートはノードＮ３４に接続されている。Ｎトランジスタ３６のソースおよびバックゲートには，基板バイアス電圧Ｖｂｂが印加されている。なお，Ｎトランジスタ３６は，抵抗素子として機能するものであり，これに代えてＰトランジスタを採用してもよい。
【００３１】
Ｐトランジスタ３１とＰトランジスタ３２は，第１カレントミラー回路を構成し，Ｎトランジスタ３３とＮトランジスタ３４は第２カレントミラー回路を構成する。つまり，Ｐトランジスタ３１とＰトランジスタ３２は，相互に同一ディメンジョンで形成され，Ｎトランジスタ３３とＮトランジスタ３４は，相互に同一ディメンジョンで形成されている。または，Ｐトランジスタ３１とＰトランジスタ３２のゲート長を同一として，Ｎトランジスタ３３とＮトランジスタ３４のゲート長を同一として，さらに，Ｐトランジスタ３１とＰトランジスタ３２のゲート幅の比と，Ｎトランジスタ３３とＮトランジスタ３４のゲート幅の比が一致するように，各トランジスタを形成してもよい。
【００３２】
第１カレントミラー回路と第２カレントミラー回路の間に位置するＮトランジスタ３５は，両カレントミラー回路に流れる電流を制御する抵抗素子として機能する。
【００３３】
バッファ回路３７は，ノードＮ３３に出力されるアナログ電圧信号を増幅して，電圧レベル検出信号Ｓ３０を出力する。この電圧レベル検出信号Ｓ３０は，ＨレベルとＬレベルを有するロジック信号であり，Ｈレベルのときの電圧レベルは第１電源電圧Ｖｃｃに等しく，Ｌレベルのときの電圧レベルは第２電源電圧Ｖｓｓに等しい。
【００３４】
以上のように構成された第１の実施の形態にかかる基板バイアス電圧発生装置１の動作について，図１および図２を用いて説明する。
【００３５】
基板バイアス電圧Ｖｂｂが基準値（例えば，−１．０Ｖ）を保っていれば，ノードＮ３４の電位は第２電源電圧Ｖｓｓ（例えば，０Ｖ）に一致する。基板バイアス電圧Ｖｂｂが変動すると，これに応じてノードＮ３４の電位も変動し，さらにノードＮ３３の電位も変動する。
【００３６】
まず，基板バイアス電圧Ｖｂｂが基準値よりも高くなった場合の基板バイアス電圧発生装置１の動作を説明する。
【００３７】
基板バイアス電圧Ｖｂｂが基準値よりも高くなると，ノードＮ３４の電位は，第２電源電圧Ｖｓｓよりも高くなる。これによって，Ｎトランジスタ３４のゲート・ソース間電圧が低くなり，Ｎトランジスタ３４のドレイン・ソース間抵抗が上昇する。基板バイアス電圧Ｖｂｂの上昇が進むと，Ｎトランジスタ３４のドレイン・ソース間抵抗もその分高くなり，ノードＮ３３の電位は，第１電源電圧Ｖｃｃまで上昇する。
【００３８】
バッファ回路３７は，ノードＮ３３の電位が所定値まで上昇したところで，電圧レベル検出信号Ｓ３０をＬレベルからＨレベルに遷移させ，チャージポンプ回路２０に与える。チャージポンプ回路２０は，Ｈレベルの電圧レベル検出信号Ｓ３０を受けるとポンプ動作を開始する。これによって，基板バイアス電圧Ｖｂｂは下降する。
【００３９】
次に，基板バイアス電圧Ｖｂｂが基準値よりも低くなった場合の基板バイアス電圧発生装置１の動作を説明する。
【００４０】
基板バイアス電圧Ｖｂｂが基準値よりも低くなると，ノードＮ３４の電位は，第２電源電圧Ｖｓｓよりも低くなる。これによって，Ｎトランジスタ３４のゲート・ソース間電圧が高くなり，Ｎトランジスタ３４のドレイン・ソース間抵抗が低下する。基板バイアス電圧Ｖｂｂの低下が進むと，Ｎトランジスタ３４のドレイン・ソース間抵抗もその分低くなり，ノードＮ３３の電位は，第２電源電圧Ｖｓｓまで低下する。
【００４１】
バッファ回路３７は，ノードＮ３３の電位が所定値まで低下したところで，電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させ，チャージポンプ回路２０に与える。チャージポンプ回路２０は，Ｌレベルの電圧レベル検出信号Ｓ３０を受けるとポンプ動作を停止する。これによって，基板バイアス電圧Ｖｂｂは上昇する。
【００４２】
以上のようにして，チャージポンプ回路２０がポンプ動作を繰り返し，この結果，基板バイアス電圧Ｖｂｂが所定の値（例えば，−１．０Ｖ）に調整される。
【００４３】
第１電源電圧Ｖｃｃ＝２．２Ｖ，第２電源電圧Ｖｓｓ＝０Ｖの条件下における基板バイアス電圧発生装置１の動作シミュレーションの結果を以下に示す。なお，基板バイアス電圧Ｖｂｂの基準値は，−１．０Ｖである。
【００４４】
基板バイアス電圧Ｖｂｂ＝−１．２Ｖ（基準値−０．２Ｖ）のとき，ノードＮ３３の電位ＶＮ３３は，０Ｖ（＝Ｖｓｓ）となる。
【００４５】
基板バイアス電圧Ｖｂｂ＝−０．８７Ｖ（基準値＋０．１３）のとき，ノードＮ３３の電位ＶＮ３３は，２．２Ｖ（＝Ｖｃｃ）となる。
【００４６】
この結果から，基板バイアス電圧Ｖｂｂの変動幅△Ｖｂｂ＝０．３３（＝−０．８７−（−１．２））Ｖは，ノードＮ３３において，△ＶＮ３３＝２．２（＝２．２−０）Ｖに増幅されていることがわかる。この増幅率は，約６．７（△ＶＮ３３／△Ｖｂｂ＝２．２／０．３３）である。このように，電圧レベル検出回路３０によれば，僅かな基板バイアス電圧Ｖｂｂの変動が，ノードＮ３３に大きな電位変動として現れる。したがって，バッファ回路３７のスレショルド電圧（入力信号電圧をＨレベルまたはＬレベルと判断する境界電圧）が，例えば半導体の製造ばらつきの影響を受けて誤差を有する場合であっても，基板バイアス電圧Ｖｂｂの変動は，正確にＨレベルまたはＬレベルの電圧レベル検出信号Ｓ３０に変換されて，チャージポンプ回路２０にフィードバックされることになる。
【００４７】
ここまでは，第１電源電圧Ｖｃｃが一定の場合の基板バイアス電圧発生装置１の動作を説明した。本発明の第１の実施の形態にかかる基板バイアス電圧発生装置１は，第１電源電圧Ｖｃｃが，例えば製品スペックの関係から高く設定された場合であっても，基板バイアス電圧Ｖｂｂの基準レベルの極端な低下を抑えることが可能となる。この点については，図３を参照しつつさらに詳しく説明する。
【００４８】
第１電源電圧Ｖｃｃが標準レベル（例えば，２．２Ｖ）および第２電源電圧Ｖｓｓが標準レベル（例えば，０Ｖ）に設定されており，基板バイアス電圧Ｖｂｂが基準レベル（例えば，−１．０Ｖ）を維持しているとき，ノードＮ３４の電圧は，第２電源電圧Ｖｓｓ，すなわち０Ｖに一致する。このとき，Ｐトランジスタ３１，３２，およびＮトランジスタ３３，３４，３５，３６の各ドレイン・ソース間には全て等しい電流Ｉが流れている。Ｎトランジスタ３６のドレイン・ソース間抵抗の値をＲＮ３６とすると，基板バイアス電圧Ｖｂｂは，次式で表すことができる。
【００４９】
Ｖｂｂ＝Ｖｓｓ−Ｉ×ＲＮ３６
【００５０】
基板バイアス電圧発生装置１において，第１電源電圧Ｖｃｃが高く設定されると，ノードＮ３４の電位も上昇する。このとき，Ｐトランジスタ３１，３２，およびＮトランジスタ３３，３４，３５，３６の各ドレイン・ソース間を流れる電流は，Ｉ＋△Ｉ１に増加する。ノードＮ３４の電位ＶＮ３４は，
【００５１】
ＶＮ３４＝Ｖｂｂ＋（Ｉ＋△Ｉ１）×ＲＮ３６
【００５２】
となる。ノードＮ３４の電位の上昇にともなって，ノードＮ３３の電位も上昇する。バッファ回路３７は，ノードＮ３３の電位が所定値まで上昇したところで，電圧レベル検出信号Ｓ３０をＬレベルからＨレベルに遷移させ，チャージポンプ回路２０に与える。チャージポンプ回路２０は，Ｈレベルの電圧レベル検出信号Ｓ３０を受けるとポンプ動作を開始する。これによって，基板バイアス電圧Ｖｂｂは下降する。チャージポンプ回路２０は，ノードＮ３４の電位が第２電源電圧Ｖｓｓに一致するまで，つまり基板バイアス電圧Ｖｂｂの値が，
【００５３】
Ｖｂｂ＝Ｖｓｓ−（Ｉ＋△Ｉ１）×ＲＮ３６・・・（式１）
【００５４】
になるまでポンプ動作を継続する。
【００５５】
ところで，電圧レベル検出回路３０は，Ｎトランジスタ３５のバックゲートに基板バイアス電圧Ｖｂｂが印加されるように構成されている。チャージポンプ回路２０のポンプ動作によって，基板バイアス電圧Ｖｂｂが低下すると，Ｎトランジスタ３５の特性が変化する。すなわち，基板バイアス電圧Ｖｂｂが低下し，Ｎトランジスタ３５のバックゲートの電位が低下すると，Ｎトランジスタ３５のドレイン・ソース間抵抗が高くなる（ドレイン・ソース間電流が減少する）。以下，これを「基板バイアス効果」という。
【００５６】
上述のように，第１電源電圧Ｖｃｃが高く設定されたことによって，Ｎトランジスタ３５のドレイン・ソース間電流が増加するが（Ｉ＋△Ｉ１），基板バイアス効果のために，ドレイン・ソース間電流がその分，減少する（Ｉ＋△Ｉ１−△Ｉ２）。Ｎトランジスタ３５に直列に接続されているＰトランジスタ３１およびＮトランジスタ３３のドレイン・ソース間電流も△Ｉ２減少する（Ｉ＋△Ｉ１−△Ｉ２）。
【００５７】
Ｐトランジスタ３１は，Ｐトランジスタ３２とカレントミラー回路を構成している。Ｐトランジスタ３１のドレイン・ソース間電流が△Ｉ２減少するのであれば，Ｐトランジスタ３２のドレイン・ソース間電流も△Ｉ２減少する（Ｉ＋△Ｉ１−△Ｉ２）。同様に，Ｎトランジスタ３３は，Ｎトランジスタ３４とカレントミラー回路を構成している。Ｎトランジスタ３３のドレイン・ソース間電流が△Ｉ２減少するのであれば，Ｎトランジスタ３４のドレイン・ソース間電流も△Ｉ２減少する（Ｉ＋△Ｉ１−△Ｉ２）。このときのノードＮ３４の電位ＶＮ３４は，
【００５８】
ＶＮ３４＝Ｖｓｓ＋（Ｉ＋△Ｉ１−△Ｉ２）×ＲＮ３６
【００５９】
となる。チャージポンプ回路２０は，ノードＮ３４の電位が第２電源電圧Ｖｓｓに一致するまで，つまり基板バイアス電圧Ｖｂｂの値が，
【００６０】
Ｖｂｂ＝Ｖｓｓ−（Ｉ＋△Ｉ１−△Ｉ２）×ＲＮ３６・・・（式２）
【００６１】
になるまでポンプ動作を継続する。（式１）と（式２）を比較すれば明らかなように，第１の実施の形態にかかる基板バイアス電圧発生装置１によれば，電圧レベル検出回路３０に属するＮトランジスタ３５が基板バイアス効果を受けるため，第１電源電圧Ｖｃｃの上昇にともなう基板バイアス電圧Ｖｂｂの基準レベルの低下が（△Ｉ２×ＲＮ３６）抑制されることになる。この基板バイアス効果については，図３に示した基板バイアス電圧発生装置１のＶｃｃ−Ｖｂｂ特性にも現れている。
【００６２】
基板バイアス電圧発生装置１において，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも高く設定された場合，調整される基板バイアス電圧Ｖｂｂは基準レベル（−１．０Ｖ）よりも低くなる。しかし，第１電源電圧Ｖｃｃと基板バイアス電圧Ｖｂｂとは比例（Ｖｂｂ＝−ｋ×Ｖｃｃ（ｋは定数））の関係にはない。すなわち，第１の実施の形態にかかる基板バイアス電圧発生装置１によれば，第１電源電圧Ｖｃｃが高く設定されても，基板バイアス電圧Ｖｂｂの基準レベルが，第１電源電圧Ｖｃｃが標準レベルにあるときの基板バイアス電圧Ｖｂｂの基準レベルから大きく低下することはない。
【００６３】
ここで，第１の実施の形態にかかる基板バイアス電圧発生装置１を，図９および図１０に示したＤＲＡＭに適用することを考える。このＤＲＡＭが高電圧駆動タイプであり，第１電源電圧Ｖｃｃが高く設定されても，基板バイアス電圧発生装置１の特性から基板バイアス電圧Ｖｂｂの基準レベルは大きく低下せず，Ｎ＋型不純物領域１２１とＰ型ウェル１１２との電位差が極端に広がることはない。つまり，基板バイアス電圧発生装置１を用いれば，キャパシタ１０１からＮ＋型不純物領域１２１を経由してＰ型ウェル１１２へリークする電荷の量は，大幅に低減する。このように，キャパシタ１０１からの電荷移動が抑制されるため，ＤＲＡＭのデータ保持時間は，標準電圧でＤＲＡＭが駆動される場合と同等のレベルに維持される。
【００６４】
［第２の実施の形態］
本発明の第２の実施の形態にかかる基板バイアス電圧発生装置２の構成を図４に示す。基板バイアス電圧発生装置２は，第１の実施の形態にかかる基板バイアス電圧発生装置１と比べると，電圧レベル検出回路３０が電圧レベル検出回路群５０に置き換えられた構成を有する。すなわち，基板バイアス電圧発生装置２は，発振回路１０，チャージポンプ回路２０，および電圧レベル検出回路群５０を備えており，半導体基板１１０に印加される基板バイアス電圧Ｖｂｂを出力するものである。
【００６５】
電圧レベル検出回路群５０は，基板バイアス電圧Ｖｂｂのレベルを検出して，そのレベルに応じて，ＨレベルまたはＬレベルの電圧レベル検出信号Ｓ５０を出力する。この電圧レベル検出信号Ｓ５０は，チャージポンプ回路２０のポンプ動作を制御する信号としてチャージポンプ回路２０に入力される。
【００６６】
チャージポンプ回路２０は，電圧レベル検出信号Ｓ５０がＨレベルのとき動作ＯＮ状態となり，基板バイアス電圧Ｖｂｂを降圧して出力し，電圧レベル検出信号Ｓ５０がＬレベルのとき動作ＯＦＦ状態となり，基板バイアス電圧Ｖｂｂを昇圧して出力する。
【００６７】
以上のように，チャージポンプ回路２０と電圧レベル検出回路群５０は，基板バイアス電圧Ｖｂｂについて，フィードバックループを形成している。そして，基板バイアス電圧発生装置２は，例えば−１．０Ｖに調整された基板バイアス電圧Ｖｂｂを半導体基板１１０に供給する。
【００６８】
電圧レベル検出回路群５０は，第１電圧レベル検出回路３０，第２電圧レベル検出回路４０，および選択回路５１から構成されている。このうち，第１電圧レベル検出回路３０は，第１の実施の形態にかかる基板バイアス電圧発生装置１に属するものと略同一の機能・構成を有している。
【００６９】
第２電圧レベル検出回路４０は，図５に示すように，Ｐトランジスタ４１，Ｎトランジスタ４２，およびバッファ回路４３を備えている。
【００７０】
Ｐトランジスタ４１のソースには，第１電源電圧Ｖｃｃが印加されている。Ｐトランジスタ４１のゲートおよびドレインはノードＮ４１に接続されている。
【００７１】
Ｎトランジスタ４２のドレインおよびゲートはノードＮ４１に接続されている。Ｎトランジスタ４２のソースおよびバックゲートには，基板バイアス電圧Ｖｂｂが印加されている。
【００７２】
バッファ回路４３は，ノードＮ４１に出力されるアナログ電圧信号を増幅して，電圧レベル検出信号Ｓ４０を出力する。この電圧レベル検出信号Ｓ４０は，ＨレベルとＬレベルを有するロジック信号であり，Ｈレベルのときの電圧レベルは第１電源電圧Ｖｃｃに等しく，Ｌレベルのときの電圧レベルは第２電源電圧Ｖｓｓに等しい。
【００７３】
図６は，第２電圧レベル検出回路４０の動作を示す電圧波形図である。第２電圧レベル検出回路４０において，基板バイアス電圧Ｖｂｂが基準値（例えば，−１．０Ｖ）を保っていれば，ノードＮ４１の電位も所定のレベルを維持する。基板バイアス電圧Ｖｂｂが基準値よりも高くなると，ノードＮ４１の電位は上昇し，逆に，基板バイアス電圧Ｖｂｂが基準値よりも低くなると，ノードＮ４１の電位は下降する。
【００７４】
ここで，第１電源電圧Ｖｃｃが２．２Ｖであり，基板バイアス電圧Ｖｂｂが基準値−１．０Ｖに保たれているとき，ノードＮ４１の電位が第１電源電圧Ｖｃｃの１／２，すなわち１．１Ｖに維持されると仮定する。Ｐトランジスタ４１とＮトランジスタ４２はそれぞれ，第１電源電圧Ｖｂｂと基板バイアス電圧Ｖｂｂの電位差を分圧して，ノードＮ４１に出力する抵抗として機能する。したがって，基板バイアス電圧Ｖｂｂが−０．９Ｖに上昇すると（＋０．１Ｖ），ノードＮ４１の電位は，約１．１３４Ｖに上昇する（＋０．０３４Ｖ）。
【００７５】
バッファ回路４３は，ノードＮ４１の電位が所定値まで上昇したところで，電圧レベル検出信号Ｓ４０をＬレベルからＨレベルに遷移させ，逆に，ノードＮ４１の電位が所定値まで低下したところで，電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。
【００７６】
図４に示すように，選択回路５１は，ＡＮＤゲートから構成されており，第１電圧レベル検出回路３０が出力する電圧レベル検出信号Ｓ３０と，第２電圧レベル検出回路４０が出力する電圧レベル検出信号Ｓ４０の論理積を演算し，その結果を電圧レベル検出信号Ｓ５０として出力する。
【００７７】
次に，第１電源電圧Ｖｃｃが標準レベル（例えば，２．２Ｖ）よりも高くまたは低く設定された場合の第２の実施の形態にかかる基板バイアス電圧発生装置２の動作について説明する。
【００７８】
まず，第２電圧レベル検出回路４０の機能を説明するため，第１電源電圧Ｖｃｃがどのような値に設定されても，選択回路５１が，第２電圧レベル検出回路４０から出力された電圧レベル検出信号Ｓ４０のみを選択し，第１電圧レベル検出回路３０から出力された電圧レベル検出信号Ｓ３０は選択しない場合の基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性を図７に示す。基板バイアス電圧Ｖｂｂの基準レベルは，第１電源電圧Ｖｃｃの上昇に比例して降下している。
【００７９】
図７に示した基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性は，第１電圧レベル検出回路３０の電圧レベル検出機能および選択回路５１の電圧レベル検出信号の選択機能を無視したものである。しかし，実際には，基板バイアス電圧発生装置２に属する選択回路５１は，第１電圧レベル検出回路３０から出力された電圧レベル検出信号Ｓ３０または第２電圧レベル検出回路４０から出力された電圧レベル検出信号Ｓ４０のいずれか一方を選択する。以下，図８を用いて，第２の実施の形態にかかる基板バイアス電圧発生装置２の動作・機能について説明する。
【００８０】
図８は，図３と図７を合成したものであり，実線が第２の実施の形態にかかる基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性を示している。
【００８１】
まず，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも高い値，例えば３．０Ｖに設定されたときの基板バイアス電圧発生装置２の動作を説明する。
【００８２】
基板バイアス電圧Ｖｂｂが−１．０Ｖまで上昇したときは，第１電圧レベル検出回路３０はＨレベルの電圧レベル検出信号Ｓ３０を出力し，第２電圧レベル検出回路４０はＨレベルの電圧レベル検出信号Ｓ４０を出力する。したがって，選択回路５１は，Ｈレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を行う。これによって，基板バイアス電圧Ｖｂｂは低下する。
【００８３】
基板バイアス電圧Ｖｂｂが，第１電圧レベル検出回路３０の電圧検出レベル（約−１．１６Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルに維持しているが，第１電圧レベル検出回路３０は，Ｌレベルの電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させる。したがって，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を中止する。これによって，基板バイアス電圧Ｖｂｂは，第１電圧レベル検出回路３０の電圧検出レベル（約−１．１６Ｖ）に調整される。
【００８４】
なお，基板バイアス電圧Ｖｂｂが第２電圧レベル検出回路４０の電圧検出レベル（約−１．３８Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。このときすでに第１電圧レベル検出回路３０はＬレベルの電圧レベル検出信号Ｓ３０を出力しているため，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力する。チャージポンプ回路２０は，ポンプ動作を行わない。
【００８５】
以上のように，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも高いレベルに設定された場合，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第１電圧レベル検出回路３０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００８６】
次に，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも低く，１．０５Ｖよりも高い値，例えば１．５Ｖに設定されたときの基板バイアス電圧発生装置２の動作を説明する。
【００８７】
基板バイアス電圧Ｖｂｂが−０．６Ｖまで上昇したときは，第１電圧レベル検出回路３０はＨレベルの電圧レベル検出信号Ｓ３０を出力し，第２電圧レベル検出回路４０はＨレベルの電圧レベル検出信号Ｓ４０を出力する。したがって，選択回路５１は，Ｈレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を行う。これによって，基板バイアス電圧Ｖｂｂが低下する。
【００８８】
基板バイアス電圧Ｖｂｂが，第２電圧レベル検出回路４０の電圧検出レベル（約−０．６８Ｖ）を下回ったとき，第１電圧レベル検出回路３０は電圧レベル検出信号Ｓ３０をＨレベルに維持しているが，第２電圧レベル検出回路４０は，電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。したがって，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を中止する。これによって，基板バイアス電圧Ｖｂｂは，第２電圧レベル検出回路４０の電圧検出レベル（約−０．６８Ｖ）に調整される。
【００８９】
なお，基板バイアス電圧Ｖｂｂが第１電圧レベル検出回路３０の電圧検出レベル（約−０．８Ｖ）を下回ったとき，第１電圧レベル検出回路３０は電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させる。このときすでに第２電圧レベル検出回路４０はＬレベルの電圧レベル検出信号Ｓ４０を出力しているため，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力する。チャージポンプ回路２０は，ポンプ動作を行わない。
【００９０】
以上のように，第１電源電圧Ｖｃｃが標準レベル（２．２Ｖ）よりも低く，１．０５Ｖよりも高いレベルに設定された場合，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第２電圧レベル検出回路４０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００９１】
次に，第１電源電圧Ｖｃｃが１．０５Ｖよりも低い値，例えば０．８Ｖに設定されたときの基板バイアス電圧発生装置２の動作を説明する。
【００９２】
基板バイアス電圧Ｖｂｂが−０．２Ｖまで上昇したときは，第１電圧レベル検出回路３０はＨレベルの電圧レベル検出信号Ｓ３０を出力し，第２電圧レベル検出回路４０はＨレベルの電圧レベル検出信号Ｓ４０を出力する。したがって，選択回路５１は，Ｈレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を行う。これによって，基板バイアス電圧Ｖｂｂが低下する。
【００９３】
基板バイアス電圧Ｖｂｂが，第１電圧レベル検出回路３０の電圧検出レベル（約−０．３６Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルに維持しているが，第１電圧レベル検出回路３０は，電圧レベル検出信号Ｓ３０をＨレベルからＬレベルに遷移させる。したがって，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力し，チャージポンプ回路２０は，ポンプ動作を中止する。これによって，基板バイアス電圧Ｖｂｂは，第１電圧レベル検出回路３０の電圧検出レベル（約−０．３６Ｖ）に調整される。
【００９４】
なお，基板バイアス電圧Ｖｂｂが第２電圧レベル検出回路４０の電圧検出レベル（約−０．４Ｖ）を下回ったとき，第２電圧レベル検出回路４０は電圧レベル検出信号Ｓ４０をＨレベルからＬレベルに遷移させる。このときすでに第１電圧レベル検出回路３０はＬレベルの電圧レベル検出信号Ｓ３０を出力しているため，選択回路５１は，Ｌレベルの電圧レベル検出信号Ｓ５０を出力する。チャージポンプ回路２０は，ポンプ動作を行わない。
【００９５】
以上のように，第１電源電圧Ｖｃｃが１．０５Ｖよりも低いレベルに設定された場合，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第１電圧レベル検出回路３０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００９６】
第２の実施の形態にかかる基板バイアス電圧発生装置２のＶｃｃ−Ｖｂｂ特性をまとめると次の通りである。すなわち，１．０５Ｖ≧Ｖｃｃ，および，Ｖｃｃ≧２．２Ｖの範囲では，基板バイアス電圧発生装置２は，第１電圧レベル検出回路３０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。１．０５Ｖ＜Ｖｃｃ＜２．２の範囲では，基板バイアス電圧発生装置２は，第２電圧レベル検出回路４０の電圧検出レベルに合致するように基板バイアス電圧Ｖｂｂを調整する。
【００９７】
第２の実施の形態にかかる基板バイアス電圧発生装置２によれば，第１電源電圧Ｖｃｃが標準レベルよりも高く設定された場合には，第１の実施の形態にかかる基板バイアス電圧発生装置１と同様の効果が得られる。すなわち，第１電源電圧Ｖｃｃが高く設定されても，基板バイアス電圧Ｖｂｂの基準レベルが大きく低下することはない。
【００９８】
さらに，第２の実施の形態にかかる基板バイアス電圧発生装置２によれば，第１電源電圧Ｖｃｃが標準レベルよりも低く設定された場合には，次の効果が得られる。図４，図９，および図１０を用いて説明する。
【００９９】
キャパシタ１０１にデータ”１”を書き込むとき，ワード線ＷＬに対して，（Ｖｃｃ＋Ｖｔｈ）以上の電圧を印加する必要がある。Ｖｔｈは，Ｎトランジスタ１００のスレショルド電圧である。
【０１００】
Ｎトランジスタ１００のバックゲート（Ｐ型ウェル１１２）には基板バイアス電圧Ｖｂｂが印加されており，Ｎトランジスタ１００は，基板バイアス効果を受ける。このため，Ｎトランジスタ１００のスレショルド電圧Ｖｔｈは，基板バイアス電圧Ｖｂｂが低くなると上昇する。つまり，基板バイアス電圧Ｖｂｂが低く調整されてしまうと，Ｎトランジスタ１００のスレショルド電圧Ｖｔｈが高くなり，ワード線ＷＬにより高いレベルの電圧を印加しなければキャパシタ１０１にデータ”１”を書き込むことができなくなる。
【０１０１】
ところが，ワード線ＷＬに印加する電圧は，チャージポンプ回路２０によって第１電源電圧Ｖｃｃを昇圧して生成される。したがって，第１電源電圧Ｖｃｃが低い場合には，チャージポンプ回路２０からワード線ＷＬに印加される電圧も低下するおそれがある。
【０１０２】
このように，第１電源電圧Ｖｃｃが標準レベルよりも低く設定されている場合，メモリセルにデータを正確に書き込むためには，基板バイアス電圧Ｖｂｂはより高い値に調整されることが好ましい。この点，第２の実施の形態にかかる基板バイアス電圧発生装置２によれば，第１電源電圧Ｖｃｃが低くても，基板バイアス電圧Ｖｂｂは高い値に調整される。この結果，メモリセルに対するデータ書き込みに支障をきたすことはない。なお，第１電圧レベル検出回路３０と第２電圧レベル検出回路４０との切り替えに用いられる第１電源電圧Ｖｃｃの標準レベルが２．２Ｖである場合に即して第２の実施の形態の説明を行った。しかし，標準レベルの値は，これに限られるものではなく，基板バイアス電圧発生装置が含まれる半導体デバイスの動作を保証する最高電源電圧と最低電源電圧の中間値程度で適宜決定されることが好ましい。
【０１０３】
以上，第２の実施の形態にかかる基板バイアス電圧発生装置２は，第１電源電圧Ｖｃｃが広範囲にわたりレベル変更されても，基板バイアス電圧Ｖｂｂを適切な値に自動的に調整することが可能である。
【０１０４】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１０５】
第２の実施の形態にかかる基板バイアス電圧発生装置２において，電圧レベル検出回路群５０は，第１電源電圧Ｖｃｃと基板バイアス電圧Ｖｂｂとの関係について異なる特性を有する第１電圧レベル検出回路３０および第２電圧レベル検出回路４０を備えているが，例えば，温度と基板バイアス電圧Ｖｂｂとの関係について異なる特性を有する複数の回路を備えるようにしてもよい。
【発明の効果】
以上説明したように，本発明によれば，電源電圧などが変化した場合であっても，良好な特性を有する電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる基板バイアス電圧発生装置の構成を示すブロック図である。
【図２】図１の基板バイアス電圧発生装置に属する電圧レベル検出回路の動作を示す電圧波形図である。
【図３】図１の基板バイアス電圧発生装置のＶｃｃ−Ｖｂｂ特性曲線図である。
【図４】本発明の第２の実施の形態にかかる基板バイアス電圧発生装置の構成を示すブロック図である。
【図５】図４の基板バイアス電圧発生装置に属する第２電圧レベル検出回路の構成を示す回路図である。
【図６】図４の基板バイアス電圧発生装置に属する第２電圧レベル検出回路の動作を示す電圧波形図である。
【図７】図４の基板バイアス電圧発生装置のＶｃｃ−Ｖｂｂ特性曲線図（その１）である。
【図８】図４の基板バイアス電圧発生装置のＶｃｃ−Ｖｂｂ特性曲線図（その２）である。
【図９】一般的なＤＲＡＭのメモリセル部の構成を示す回路図である。
【図１０】一般的なＤＲＡＭのメモリセル部の断面図である。
【符号の説明】
１，２：基板バイアス電圧発生装置
１０：発振回路
２０：チャージポンプ回路
３０：電圧レベル検出回路
４０：第２電圧レベル検出回路
５０：電圧レベル検出回路群
５１：選択回路
１００：Ｎトランジスタ
１０１：キャパシタ
１１０：半導体基板
１２１，１２２：Ｎ＋型不純物領域
Ｓ３０，Ｓ４０，Ｓ５０：電圧レベル検出信号
Ｖｂｂ：基板バイアス電圧
Ｖｃｃ：第１電源電圧
Ｖｓｓ：第２電源電圧
Claims (10)
- 電圧レベル検出回路と，
前記電圧レベル検出回路から出力された電圧レベル検出信号が第１論理レベルのとき，出力電圧のレベルを上昇させ，前記電圧レベル検出信号が第２論理レベルのとき，出力電圧のレベルを下降させる電圧発生回路と，を備えた電圧発生装置であって，
前記電圧レベル検出回路は，
検出ノードの電位に応じて，前記電圧レベル検出信号の論理レベルを決定する論理レベル決定手段と，
前記電圧発生回路が出力する前記出力電圧のレベルと電源電圧のレベルに応じて前記検出ノードの電位を調整する第１調整手段と，
前記第１調整手段による前記検出ノードの電位の調整量を調整する第２調整手段と，
を備えたことを特徴とする，電圧発生装置。 - 前記第２調整手段は，前記第１調整手段による前記検出ノードの電位の調整量を，前記電圧発生回路が出力する前記出力電圧のレベルに応じて調整することを特徴とする，請求項１に記載の電圧発生装置。
- 前記電圧発生回路は，
動作オフ状態となることで前記出力電圧のレベルを上昇させ，
動作オン状態となることで前記出力電圧のレベルを下降させることを特徴とする，請求項１または２に記載の電圧発生装置。 - 前記電圧レベル検出回路は，
前記電圧発生回路から出力された前記出力電圧が一端に印加される第１抵抗素子と，
第１電源端子に前記電源電圧が印加され，前記検出ノードに第２電源端子が接続された第１トランジスタと，
前記検出ノードに第１電源端子が接続され，第２電源端子に前記第１抵抗素子の他端が接続された第２トランジスタと，
前記第１トランジスタの第１電源端子と第２電源端子との間に流れる電流および前記第２トランジスタの第１電源端子と第２電源端子との間に流れる電流を調整する第２抵抗素子と，
を備え，
前記第１調整手段は，前記第１トランジスタ，第２トランジスタ，および前記第１抵抗素子を含み，
前記第２調整手段は，前記第２抵抗素子を含む，
ことを特徴とする，請求項１，２，または３に記載の電圧発生装置。 - 前記第２抵抗素子は，バックゲートに前記電圧発生回路から出力された前記出力電圧が印加される第３トランジスタから構成されることを特徴とする，請求項４に記載の電圧発生装置。
- 前記第１抵抗素子は，第４トランジスタから構成されることを特徴とする，請求項４または５に記載の電圧発生装置。
- 電圧レベル検出回路群と，
前記電圧レベル検出回路群から出力された電圧レベル検出信号が第１論理レベルのとき，出力電圧のレベルを上昇させ，前記電圧レベル検出信号が第２論理レベルのとき，出力電圧のレベルを下降させる電圧発生回路と，
を備えた電圧発生装置であって，
前記電圧レベル検出回路群は，第１電圧レベル検出信号を出力する第１電圧レベル検出回路，第２電圧レベル検出信号を出力する第２電圧レベル検出回路，および前記第１電圧レベル検出信号または第２電圧レベル検出信号のいずれかを選択して前記電圧レベル検出信号として出力する選択回路を含み，
前記第１電圧レベル検出回路および前記第２電圧レベル検出回路はそれぞれ独立して，前記電圧発生回路から出力された前記出力電圧のレベルと，所定の特性パラメータとに応じて前記第１電圧レベル検出信号および前記第２電圧レベル検出信号の論理レベルを遷移させることを特徴とする，電圧発生装置。 - 前記特性パラメータは，電源電圧であることを特徴とする，請求項７に記載の電圧発生装置。
- 前記特性パラメータは，温度であることを特徴とする，請求項７に記載の電圧発生装置。
- 前記電圧発生回路は，
動作オフ状態となることで前記出力電圧のレベルを上昇させ，
動作オン状態となることで前記出力電圧のレベルを下降させることを特徴とする，請求項７，８，または９に記載の電圧発生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265725A JP4303930B2 (ja) | 2002-09-11 | 2002-09-11 | 電圧発生装置 |
| US10/421,869 US6927621B2 (en) | 2002-09-11 | 2003-04-24 | Voltage generator |
| US11/187,837 US7095269B2 (en) | 2002-09-11 | 2005-07-25 | Voltage generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265725A JP4303930B2 (ja) | 2002-09-11 | 2002-09-11 | 電圧発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004103941A true JP2004103941A (ja) | 2004-04-02 |
| JP4303930B2 JP4303930B2 (ja) | 2009-07-29 |
Family
ID=31986601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002265725A Expired - Lifetime JP4303930B2 (ja) | 2002-09-11 | 2002-09-11 | 電圧発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6927621B2 (ja) |
| JP (1) | JP4303930B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7306533B2 (en) | 2004-09-08 | 2007-12-11 | Pentax Corporation | Light source apparatus for electronic endoscope and electronic endoscope |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US7509504B1 (en) * | 2004-09-30 | 2009-03-24 | Transmeta Corporation | Systems and methods for control of integrated circuits comprising body biasing systems |
| JP2006217317A (ja) * | 2005-02-04 | 2006-08-17 | Pentax Corp | Ｃｃｄの破損防止システム |
| US7501880B2 (en) * | 2005-02-28 | 2009-03-10 | International Business Machines Corporation | Body-biased enhanced precision current mirror |
| DE102005030372A1 (de) * | 2005-06-29 | 2007-01-04 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Regelung der Schwellspannung eines Transistors, insbesondere eines Transistors eines Leseverstärkers eines Halbleiter- Speicherbauelements |
| KR100780768B1 (ko) * | 2006-04-12 | 2007-11-30 | 주식회사 하이닉스반도체 | 고전압 펌핑장치 |
| US7504876B1 (en) | 2006-06-28 | 2009-03-17 | Cypress Semiconductor Corporation | Substrate bias feedback scheme to reduce chip leakage power |
| TW200813444A (en) * | 2006-09-13 | 2008-03-16 | Advanced Analog Technology Inc | Negative voltage detector |
| US8089822B1 (en) | 2007-02-12 | 2012-01-03 | Cypress Semiconductor Corporation | On-chip power-measurement circuit using a low drop-out regulator |
| KR101215642B1 (ko) * | 2007-02-15 | 2013-01-09 | 에스케이하이닉스 주식회사 | 내부전압 검출 회로 및 이를 이용한 내부전압 발생장치 |
| JP5529450B2 (ja) * | 2009-07-15 | 2014-06-25 | スパンション エルエルシー | ボディバイアス制御回路及びボディバイアス制御方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825142A (en) * | 1987-06-01 | 1989-04-25 | Texas Instruments Incorporated | CMOS substrate charge pump voltage regulator |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| KR0158478B1 (ko) * | 1994-12-21 | 1999-02-01 | 김광호 | 반도체 메모리장치의 기판전압 조절회로 |
| US5670907A (en) * | 1995-03-14 | 1997-09-23 | Lattice Semiconductor Corporation | VBB reference for pumped substrates |
| TW325599B (en) * | 1995-09-01 | 1998-01-21 | Toshiba Co Ltd | Semiconductor integrated circuit device |
| JP3597281B2 (ja) * | 1995-11-28 | 2004-12-02 | 株式会社ルネサステクノロジ | 電位検出回路及び半導体集積回路 |
| JP2924949B2 (ja) * | 1996-04-15 | 1999-07-26 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH09330590A (ja) * | 1996-06-07 | 1997-12-22 | Mitsubishi Electric Corp | 内部電圧検出回路、および基板電圧検出回路 |
| JPH10255469A (ja) * | 1997-03-07 | 1998-09-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6016072A (en) * | 1998-03-23 | 2000-01-18 | Vanguard International Semiconductor Corporation | Regulator system for an on-chip supply voltage generator |
| JP2002056678A (ja) * | 2000-08-14 | 2002-02-22 | Mitsubishi Electric Corp | 基板バイアス電圧発生回路 |
| JP2004236432A (ja) * | 2003-01-30 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
-
2002
- 2002-09-11 JP JP2002265725A patent/JP4303930B2/ja not_active Expired - Lifetime
-
2003
- 2003-04-24 US US10/421,869 patent/US6927621B2/en not_active Expired - Lifetime
-
2005
- 2005-07-25 US US11/187,837 patent/US7095269B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7306533B2 (en) | 2004-09-08 | 2007-12-11 | Pentax Corporation | Light source apparatus for electronic endoscope and electronic endoscope |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050254314A1 (en) | 2005-11-17 |
| JP4303930B2 (ja) | 2009-07-29 |
| US7095269B2 (en) | 2006-08-22 |
| US6927621B2 (en) | 2005-08-09 |
| US20040046602A1 (en) | 2004-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6963230B2 (en) | Internal power supply voltage generation circuit that can suppress reduction in internal power supply voltage in neighborhood of lower limit region of external power supply voltage | |
| US7095269B2 (en) | Voltage generator | |
| KR100577560B1 (ko) | 온도감지 데이터에 응답하는 내부회로를 갖는 반도체메모리장치 | |
| US7579821B2 (en) | Voltage generator | |
| US6005434A (en) | Substrate potential generation circuit that can suppress variation of output voltage with respect to change in external power supply voltage and environment temperature | |
| KR20070024068A (ko) | 레벨 검출회로 및 방법과, 반도체 메모리 장치의 기판바이어스 전압 발생회로 및 방법 | |
| JP2006190436A (ja) | 半導体メモリ素子の内部電源電圧発生装置 | |
| KR100818105B1 (ko) | 내부 전압 발생 회로 | |
| US8519778B2 (en) | Semiconductor integrated circuit and booster circuit including the same | |
| JP4237221B2 (ja) | 半導体装置 | |
| US5592121A (en) | Internal power-supply voltage supplier of semiconductor integrated circuit | |
| US7835198B2 (en) | Apparatus and method for detecting leakage current of semiconductor memory device, and internal voltage generating circuit using the same | |
| US20050206466A1 (en) | Refresh oscillator | |
| JP2005196727A (ja) | 半導体素子の内部電圧発生回路 | |
| KR100762873B1 (ko) | 내부 전압 발생기 | |
| US7626448B2 (en) | Internal voltage generator | |
| JP3102428B2 (ja) | 半導体装置 | |
| JPH07176187A (ja) | 基板電位検知回路 | |
| JP4062405B2 (ja) | 電源電圧レベル検出器 | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| KR100460808B1 (ko) | 반도체 메모리 장치의 내부 전원전압 발생회로 | |
| KR100239725B1 (ko) | 차지펌프의 펌핑전압 검출회로 | |
| CN114545809B (zh) | 控制电路和延时电路 | |
| KR100922885B1 (ko) | 내부전압 발생회로 | |
| KR100254004B1 (ko) | 내부전압발생회로를 구비하는 반도체장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070817 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071025 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081218 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090427 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4303930 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140501 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |