JP4237221B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、更に詳しくは、動作状態を、通常動作状態と待機状態とで切り替える機能を有する半導体装置に関する。

半導体装置では、待機時の消費電力を削減し、かつ、動作時のトランジスタの能力を向上させるために、基板電位Ｖｂを制御する手法が採用されることが多い。しかしながら、この手法では、微細化が進むにつれて、基板電位Ｖｂのみを大きくすると、ＧＩＤＬ（Gate-Induced-Drain-Leakage）によるリーク電流が発生し、待機時の消費電力が増加するという問題が発生する。この問題を回避する技術としては、特許文献１に記載の技術がある。

図９は、特許文献１に記載の半導体装置の構成を示している。半導体装置２００は、被制御トランジスタＰ２０１、Ｐ２０２、Ｎ２０１、Ｎ２０２と、基板電位生成回路２１１、２１４と、ソース電位生成回路２１２、２１３とを有する。基板電位生成回路２１１、２１４は、それぞれ電源線２２１、２２４に供給する電位を生成する。ソース電位生成回路２１２、２１３は、それぞれ電源線２２２、２２３に供給する電位を生成する。

被制御トランジスタＰ２０１、Ｐ２０２、Ｎ２０１、Ｎ２０２のソースは、電源線２２２、２２３に接続されている。また、被制御トランジスタＰ２０１、Ｐ２０２、Ｎ２０１、Ｎ２０２のウェル（基板）は、電源線２２１、２２４に接続されている。被制御トランジスタＰ２０１及びＮ２０１と、被制御トランジスタＰ２０２及びＮ２０２とは、インバータを構成し、ゲートに入力された信号に基づいて信号を出力する。

半導体装置２００は、通常動作状態では、電源線２２１及び２２２に供給される内部電源ＶＰＥＲＩと、電源線２２３及び２２４に供給されるＶＳＳ電位の内部電源（ＧＮＤ側）とを用いて、インバータ等の回路を動作させている。内部電源ＶＰＥＲＩは、外部電源ＶＤＤを降圧して生成したものである。半導体装置２００では、回路を構成するトランジスタのしきい値（Ｖｔ）が、例えば０．２ｖと低く設定されているため、スタンドバイ時（待機状態）で、インバータ列への入力信号Ｖｇが例えばＶＳＳレベルに固定されている場合でも、トランジスタにはサブスレショルドリーク電流が流れる。また、電源電位（ＶＳＳ電位）やゲート電位の浮き、ノイズの発生、製造工程におけるトランジスタのしきい値のばらつきなどの影響を受けて、オフ側のトランジスタにわずかなリーク電流が流れる。特に、回路規模が大きい半導体装置では、これらリーク電流による動作電流の増加が問題となる。

上記リーク電流を低減するため、待機状態では、基板電位生成回路２１１により、被制御トランジスタＰ２０１、Ｐ２０２の基板電位を動作時の電位ＶＰＥＲＩよりも高くし、ソース電位生成回路２１２により、被制御トランジスタＰ２０１、Ｐ２０２のソース電位を、動作時の電位ＶＰＥＲＩよりも低くする。また、基板電位生成回路２１４により、被制御トランジスタＮ２０１、Ｎ２０２の基板電位を動作時の電位ＶＳＳよりも低くし、ソース電位生成回路２１３により、被制御トランジスタＮ２０１、Ｎ２０２のソース電位を、動作時の電位ＶＳＳよりも高くする。このようにすることで、各トランジスタのソース電位に対するゲート電位は、よりオフになる方向に働き、かつ、基板効果によりトランジスタのしきい値が大きくなるので、トランジスタのゲートがわずかにしきい値を超えて流れるリーク電流や、サブスレショルドリーク電流がなくなり、消費電流の低減が可能である。

図１０は、電源線２２１〜２２４の電位変化を示している。通常動作状態では、Ｐｃｈ側の基板電位生成回路２１１及びソース電位生成回路２１２は、それぞれ外部電源を降圧して生成した内部電源電位ＶＰＥＲＩを出力し、電源線２２１及び２２２の電位Ｖｂｐ、Ｖｓｐは、ＶＰＥＲＩである。また、Ｎｃｈ側のソース電位生成回路２１３及び基板電位生成回路２１４は、低電位側の内部電源電位ＶＳＳを出力し、電源線２２３及び２２４の電位Ｖｓｎ、Ｖｂｎは、ＶＳＳである。通常動作状態では、被制御トランジスタＰ２０１、Ｐ２０２、Ｎ２０１、Ｎ２０２は、ソース電位生成回路２１２、２１３が生成した電源（ＶＰＥＲＩ、ＶＳＳ）を用いて動作する。

通常状態から待機状態への移行では、Ｐｃｈ基板電位生成回路２１１は、電源線２２１に供給する電位を、ＶＰＥＲＩからΔＶｂｐだけ上昇させる。また、Ｎｃｈ基板電位生成回路２１４は、電源線２２４に供給する電位を、ＶＳＳからΔＶｂｎだけ低下させる。同時に、Ｐｃｈソース電位生成回路２１２は、電源線２２２に供給する電位を、ＶＰＥＲＩからΔＶｓｐだけ低下させ、Ｎｃｈソース電位生成回路２１３は、電源線２２３に供給する電位を、ＶＳＳからΔＶｓｎだけ上昇させる。このようにすることで、各被制御トランジスタのソース電位に対するゲート電位は、よりオフになる方向に働くことになり、基板効果と併せて、トランジスタのリーク電流を低減できる。

待機状態から動作状態への復帰では、Ｐｃｈ側の基板電位生成回路２１１及びソース電位生成回路２１２は、電源線２２１及び２２２の電位Ｖｂｐ、ＶｓｐをＶＰＥＲＩに戻し、Ｎｃｈ側のソース電位生成回路２１３及び基板電位生成回路２１４は、電源線２２３及び２２４の電位Ｖｓｎ、ＶｂｎをＶＳＳに戻す。基板電位生成回路２１１及びソース電位生成回路２１２が出力する電位がＶＰＥＲＩとなることで、電源線２２１の電位Ｖｂｐは徐々に下降してＶＰＥＲＩに近づき、電源線２２２の電位Ｖｓｐは徐々に上昇してＶＰＥＲＩに近づく。また、ソース電位生成回路２１３及び基板電位生成回路２１４が出力する電位がそれぞれＶＳＳとなることで、電源線２２３の電位Ｖｓｎは徐々に下降してＶＳＳに近づき、電源線２２４の電位Ｖｂｎは徐々に上昇してＶＳＳに近づく。電源線２２１、２２２の電位Ｖｂｐ、ＶｓｐがＶＰＥＲＩとなり、電源線２２３、２２４の電位Ｖｓｎ、ＶｂｎがＶＳＳとなると、通常動作が再開される。
特開２０００−３５７９６２号公報

上記従来の半導体装置２００では、待機状態から動作状態への復帰の際に、電源線２２１及び２２２の電位、つまりは被制御トランジスタ（Ｐｃｈ）の基板電位及びソース電位がＶＰＥＲＩに戻る速度が遅いという問題がある。ＶＳＳ側についても、同様に、電源線２２３及び２２４の電位、つまりは被制御トランジスタ（Ｎｃｈ）のソース電位及び基板電位がＶＳＳに戻る速度が遅いという問題がある。また、基板電位生成回路２１１、２１４と、ソース電位生成回路２１２、２１３とが、別電源として構成されているため、電位を変化させる際に、トランジスタのソース電位が基板電位よりも高くなり、ＰＮ接合に順方向電流が流れてラッチアップの原因となるという問題もある。更に、ソース電位線である電源線２２２、２２３にウェル容量が付加しないため、電源強化のためには、ソース電位電源線２２２、２２３に大きな補償容量を必要とする問題もある。

本発明は、上記従来技術の問題点を解消し、待機状態ではソース電位及び基板電位を通常の動作状態の電位とは異なる電位に制御する半導体装置において、待機状態から通常の動作状態への復帰を高速化できる半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、内部回路を構成する被制御トランジスタに、それぞれ基板電位及びソース電位を与える基板電位電源線及びソース電位電源線と、前記基板電位電源線と前記ソース電位電源線との間の接続を制御する電源線イコライズ用トランジスタとを備え、待機状態では、前記電源線イコライズ用トランジスタをオフして前記基板電位電源線と前記ソース電位電源線とに異なる電位を与え、待機状態から通常動作状態への復帰に際して、前記電源線イコライズ用トランジスタをオンし、通常動作状態では、前記基板電位電源線及びソース電位電源線に同じ電位を与えることを特徴とする。

本発明の半導体装置では、基板電位電源線とソース電位電源線との間の接続を制御する電源線イコライズ用トランジスタを用い、待機状態から通常の動作状態への復帰に際して、電源線イコライズ用トランジスタをオンにする。電源線イコライズ用トランジスタをオンにすることで、基板電位電源線とソース電位電源線との間で電荷の移動が起こり、これによって、基板電位電源線及びソース電位電源線のうちの電位が高い方の電位が低下し、他方の電位が上昇する。このため、電源線に電圧を与える電位生成回路のみを用いて基板電位電源線及びソース電位電源線の電位を変化させる場合に比して、基板電位電源線及びソース電位電源線の電位が、待機状態における電位から、通常動作状態での電位に復帰するまでの時間を短縮することができる。また、電源線イコライズ用トランジスタをオンにして基板電位電源線及びソース電位電源線の電位を通常動作状態での電位に復帰させているので、被制御トランジスタの基板電位及びソース電位が逆転することを防ぐことができ、被制御トランジスタのラッチアップの発生を防止できる。

本発明の半導体装置は、前記ソース電位電源線に、通常動作状態における電位と、待機状態における電位とを与えるソース電位生成回路を備えている構成を採用できる。ソース電位生成回路には、例えば、カレントミラー型アンプを用いて出力電位を一定に保つ電源回路を用いることができる。

本発明の半導体装置では、前記ソース電位生成回路は、前記通常動作状態における電位に対応した第１の基準電位を入力し、前記ソース電位電源線の電位を、該第１の基準電位に基づく電位に保つ通常動作時電位生成回路と、前記待機状態における電位に対応した第２の基準電位を入力し、前記ソース電位電源線の電位を、該第２の基準電位に基づく電位に保つ待機時電位生成回路とを含み、通常動作状態では、前記通常動作時電位生成回路を活性化させて前記ソース電位電源線に第１の基準電位に基づく電位を与え、待機状態では、前記待機時電位生成回路を活性化させて前記ソース電位電源線に前記第２の基準電位に基づく電位を与える構成を採用できる。

本発明の半導体装置は、待機状態では、前記基板電位電源線と前記ソース電位電源線との間の電位差が所定の電位差となるように、前記基板電位電源線に所定の電位を与える基板電位生成回路を備えている構成を採用できる。

本発明の半導体装置では、前記ソース電位電源線及び基板電位電源線が、高電位側のソース電位電源線及び基板電位電源線を含み、前記ソース電位生成回路及び基板電位生成回路が、前記高電位側のソース電位電源線及び基板電位電源線に対応した高電位側のソース電位生成回路及び基板電位生成回路を含む構成を採用できる。

本発明の半導体装置では、前記高電位側のソース電位生成回路は、待機状態では、前記高電位側のソース電位電源線に、通常動作状態における電位よりも低い電位を与える構成を採用できる。また、前記高電位側の基板電位生成回路は、待機状態では、前記高電位側の基板電位電源線に、前記高電位側のソース電位電源線に与えられる通常動作状態における電位よりも高い電位を与える構成を採用することができる。この場合、Ｐｃｈの被制御トランジスタのソース電位及び基板電位を、高電位側のソース電位生成回路及び基板電位生成回路を用いて制御することで、待機状態では、被制御トランジスタのソース電位に対するゲート電位がよりオフになる方向に働き、かつ、被制御トランジスタのしきい値が大きくなる。これにより、待機状態での被制御トランジスタのリーク電流を低減できる。

本発明の半導体装置では、前記高電位側の基板電位生成回路は、待機状態では、前記高電位側の基板電位電源線に、高電位側の外部電源電位又は該外部電源を所定電位まで降圧した電位を与える構成を採用できる。通常動作状態における高電位側の基板電位電源線及びソース電位電源線の電位と、待機状態での高電位側の基板電位電源線及びソース電位電源線の電位とを比較すると、待機状態での高電位側の基板電位電源線の電位が最も高い電位となる。この電位を、外部電源電位又は外部電源を降圧した電位とすることで、ポンプ回路を用いて外部電源電位よりも高い電位を生成する必要がなくなり、ポンプ回路を動作させることによる電流の消費を回避できる。

本発明の半導体装置では、前記高電位側のソース電位生成回路は、通常動作状態では、前記電源線イコライズ用トランジスタを介して、前記高電位側の基板電位電源線に前記通常動作状態における電位を与える構成を採用できる。或いは、本発明の半導体装置では、前記高電位側の基板電位生成回路は、通常動作状態では、前記高電位側の基板電位電源線に、前記高電位側のソース電位電源線に与えられる通常動作状態における電位と同じ電位を与える構成を採用できる。高電位側の通常動作状態での基板電位電源線の電位は、電源線イコライズ用トランジスタを介して、高電位側のソース電位生成回路によって与えてもよく、或いは、高電位側の基板電位生成回路を用い、基板電位生成回路によって与えてもよい。

本発明の半導体装置では、前記高電位側の基板電位電源線の通常動作状態における電位と待機状態における電位との電位差をΔＶｂｐとし、前記高電位側のソース電位電源線の通常動作状態における電位と待機状態における電位との差をΔＶｓｐとし、前記高電位側の基板電位電源線の負荷容量をＣｂｐ、前記高電位側のソース電位電源線の負荷容量をＣｓｐとしたとき、ΔＶｂｐ×Ｃｂｐ＝ΔＶｓｐ×Ｃｓｐが成立する構成を採用できる。この場合、高電位側の基板電位電源線からソース電位電源線への電荷の移動によって、高電位側の基板電位電源線及びソース電位電源線の電位が、通常動作状態における電位となる。このため、待機状態から通常動作状態へ復帰する際の、ソース電位生成回路／基板電位生成回路の動作電流を削減できる。

本発明の半導体装置は、前記ソース電位電源線及び基板電位電源線が、低電位側のソース電位電源線及び基板電位電源線を含み、前記ソース電位生成回路及び基板電位生成回路が、前記低電位側のソース電位電源線及び基板電位電源線に対応した低電位側のソース電位生成回路及び基板電位生成回路を含む構成を採用できる。

本発明の半導体装置では、前記低電位側のソース電位生成回路は、待機状態では、前記低電位側のソース電位電源線に、通常動作状態における電位よりも高い電位を与える構成を採用できる。また、前記低電位側の基板電位生成回路は、待機状態では、前記低電位側の基板電位電源線に、前記低電位側のソース電位電源線に与えられる通常動作状態における電位よりも低い電位を与える構成を採用できる。この場合、Ｎｃｈの被制御トランジスタのソース電位及び基板電位を、低電位側のソース電位生成回路及び基板電位生成回路を用いて制御することで、待機状態では、被制御トランジスタのソース電位に対するゲート電位がよりオフになる方向に働き、かつ、被制御トランジスタのしきい値が大きくなる。これにより、待機状態での被制御トランジスタのリーク電流を低減できる。

本発明の半導体装置では、前記低電位側の基板電位生成回路は、待機状態では、前記低電位側の基板電位電源線に、低電位側の外部電源電位を与える構成を採用できる。通常動作状態における低電位側の基板電位電源線及びソース電位電源線の電位と、待機状態での低電位側の基板電位電源線及びソース電位電源線の電位とを比較すると、待機状態での低電位側の基板電位電源線の電位が最も低い電位となる。この電位を、外部電源電位とすることで、ポンプ回路を用いて外部電源電位よりも低い電位を生成する必要がなくなり、ポンプ回路を動作させることによる電流の消費を回避できる。

本発明の半導体装置では、前記低電位側のソース電位生成回路は、通常動作状態では、前記電源線イコライズ用トランジスタを介して、前記低電位側の基板電位電源線に前記通常動作状態における電位を与える構成を採用できる。或いは、本発明の半導体装置では、前記低電位側の基板電位生成回路は、通常動作状態では、前記低電位側の基板電位電源線に、前記低電位側のソース電位電源線に与えられる通常動作状態における電位と同じ電位を与える構成を採用できる。通常動作状態での低電位側の基板電位電源線の電位は、電源線イコライズ用トランジスタを介して、低電位側のソース電位生成回路によって与えてもよく、或いは、低電位側の基板電位生成回路を用い、基板電位生成回路によって与えてもよい。

本発明の半導体装置では、前記低電位側の基板電位電源線の通常動作状態における電位と待機状態における電位との電位差をΔＶｂｎとし、前記低電位側のソース電位電源線の通常動作状態における電位と待機状態における電位との差をΔＶｓｎとし、前記低電位側の基板電位電源線の負荷容量をＣｂｎ、前記低電位側のソース電位電源線の負荷容量をＣｓｎとしたとき、ΔＶｓｎ×Ｃｓｎ＝ΔＶｂｎ×Ｃｂｎが成立する構成を採用できる。この場合、低電位側の基板電位電源線からソース電位電源線への電荷の移動によって、低電位側の基板電位電源線及びソース電位電源線の電位が、通常動作状態における電位となる。このため、待機状態から通常動作状態へ復帰する際の、ソース電位生成回路／基板電位生成回路の動作電流を削減できる。

本発明の半導体装置では、待機状態から通常の動作状態への復帰に際して、基板電位電源線とソース電位電源線との間の接続を制御する電源線イコライズ用トランジスタをオンにする。電源線イコライズ用トランジスタをオンすることで、基板電位電源線とソース電位電源線との間で電荷の移動が発生し、この電荷の移動によっても、基板電位電源線及びソース電位電源線の電位が変化する。このため、基板電位電源線及びソース電位電源線の電位を、電位生成回路のみを用いて通常動作時の電位に復帰させる場合に比して、基板電位電源線及びソース電位電源線の電位が通常動作状態での電位に復帰するまでに要する時間を短縮できる。また、電源線イコライズ用トランジスタをオンにして基板電位電源線及びソース電位電源線の電位を通常動作状態での電位に復帰させているので、被制御トランジスタの基板電位及びソース電位が逆転することを防ぐことができ、被制御トランジスタのラッチアップの発生を防止できる。

以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態の半導体装置の回路構成を示している。半導体装置１０は、内部回路を構成する被制御トランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２と、電源線イコライズ用トランジスタＰ２１、Ｎ２１と、基板電位生成回路３１、３４と、ソース電位生成回路３２、３３とを有する。基板電位生成回路３１、３４は、それぞれ電源線４１、４４に供給する電位を生成する。ソース電位生成回路３２、３３は、それぞれ、電源線４２、４３に供給する電位を生成する。図１では、電源線イコライズ用トランジスタＰ２１、Ｎ２１は、それぞれ１つのみを図示しているが、例えば回路ブロックごとに、複数の電源線イコライズ用トランジスタを配置してもよい。

被制御トランジスタＰ１１及びＰ１２のソースは、それぞれ電源線４２に接続される。また、被制御トランジスタＮ１１及びＮ１２のソースは、それぞれ電源線４３に接続される。被制御トランジスタＰ１１及びＰ１２のドレインは、それぞれ被制御トランジスタＮ１１及びＮ１２のドレインに接続される。被制御トランジスタＰ１１及びＮ１１と、Ｐ１２及びＮ１２とは、それぞれインバータを構成している。被制御トランジスタＰ１１及びＮ１１のゲートは、信号入力端子に接続されており、被制御トランジスタＰ１２、Ｎ１２のゲートは、被制御トランジスタＰ１１、Ｎ１１のドレインに接続されている。被制御トランジスタＰ１１及びＰ１２の基板は、電源線４１に接続されており、被制御トランジスタＮ１１、Ｎ１２の基板は、電源線４４に接続されている。

基板電位生成回路３１、３４、及び、ソース電位生成回路３２、３３は、半導体装置１０が動作状態にあるときには、それぞれ所定の電位、例えばＶＰＥＲＩ及びＶＳＳを出力する。半導体装置１０が待機状態にあるときには、高電位側の基板電位生成回路３１は、通常動作時の電位ＶＰＥＲＩよりもΔＶｂｐだけ高い電位を出力する。また、ソース電位生成回路３２は、通常動作時の電位ＶＰＥＲＩよりもΔＶｓｐだけ低い電位を出力する。低電位側では、半導体装置１０が待機状態にあるときには、ソース電位生成回路３３は、電位ＶＳＳよりもΔＶｓｎだけ高い電位を出力し、基板電位生成回路３４は、通常動作時の電位ＶＳＳよりもΔＶｂｎだけ低い電位を出力する。

電源線イコライズ用トランジスタＰ２１、Ｎ２１は、それぞれ電源線４１と電源線４２との接続、及び、電源線４３と電源線４４との接続を制御する。電源線イコライズ用トランジスタＰ２１、Ｎ２１は、制御信号φ、又は、信号φの反転信号／φに基づいて動作する。信号φ、／φは、通常動作状態から待機状態へ、又は、待機状態から通常動作状態へと状態を変化させる際に、信号レベルがＨレベルからＬレベル、又は、ＬレベルからＨレベルに反転するように制御される。

図２は、半導体装置１０の各部の電位変化の様子を示している。半導体装置１０が通常動作状態にあるときには、電源線４１及び電源線４２には、基板電位生成回路３１及びソース電位生成回路３２によって電位ＶＰＥＲＩが供給される。また、電源線４３及び電源線４４には、ソース電位生成回路３３及び基板電位生成回路３４によって電位ＶＳＳが供給されている。このとき、信号φはＬレベルに制御され、電源線イコライズ用トランジスタＰ２１、Ｎ２１は、オンしており、ＶＰＥＲＩ電位の電源線４１と電源線４２、及び、ＶＳＳ電位の電源線４３と電源線４４は、それぞれ接続されている。

信号φは、半導体装置１０を待機状態へ移行させる際に、ＬレベルからＨレベルに変化するように制御される。これにより、電源線イコライズ用トランジスタＰ２１、Ｎ２１がオフして、電源線４１と電源線４２、及び、電源線４３と電源線４４がそれぞれ分離される。このとき、基板電位生成回路３１は、電源線４１の電位Ｖｂｐを、ＶＰＥＲＩからΔＶｂｐだけ上昇させ、ソース電位生成回路３２は、電源線４２に電位Ｖｓｐを、ＶＰＥＲＩからΔＶｓｐだけ低下させる。これにより、被制御トランジスタＰ１１、Ｐ１２のソース電位はＶＰＥＲＩ−ΔＶｓｐになり、基板電位はＶＰＥＲＩ＋ΔＶｂｐになる。また、基板電位生成回路３４は、電源線４４の電位ＶｂｎをＶＳＳからΔＶｂｎだけ低下させ、ソース電位生成回路３３は、電源線４３の電位ＶｓｎをＶＳＳからΔＶｓｎだけ上昇させる。これにより、被制御トランジスタＮ１１、Ｎ１２のソース電位はＶＳＳ＋ΔＶｓｎになり、基板電位はＶＳＳ−ΔＶｂｎになる。

半導体装置１０では、被制御トランジスタＰ１１、Ｐ１２のソース電位を、通常動作時の電位ＶＰＥＲＩよりもΔＶｓｐだけ低下させ、基板電位をＶＰＥＲＩよりもΔＶｂｐだけ上昇させることで、被制御トランジスタＰ１１、Ｐ１２のソース電位に対するゲート電位がよりオフになる方向に働き、かつ、基板効果によりトランジスタのしきい値が大きくなるので、被制御トランジスタＰ１１、Ｐ１２のリーク電流を低減できる。また、被制御トランジスタＮ１１、Ｎ１２のソース電位を、通常動作時の電位ＶＳＳよりもΔＶｓｎだけ上昇させ、基板電位をＶＳＳよりもΔＶｂｎだけ低下させることで、被制御トランジスタＮ１１、Ｎ１２のソース電位に対するゲート電位がよりオフになる方向に働き、かつ、基板効果によりトランジスタのしきい値が大きくなるので、被制御トランジスタＮ１１、Ｎ１２のリーク電流を低減できる。

待機状態の終了、つまりは、待機状態から通常動作状態への移行に際して、基板電位生成回路３１、３４は、それぞれ出力電位を、ＶＰＥＲＩ及びＶＳＳに戻す。また、ソース電位生成回路３２、３３は、それぞれ出力電位を、ＶＰＥＲＩ及びＶＳＳに戻す。このとき、信号φは、ＨレベルからＬレベルに変化するように制御され、電源線イコライズ用トランジスタＰ２１、Ｎ２１は、それぞれオンする。電源線イコライズ用トランジスタＰ２１がオンすることで、（ＶＰＥＲＩ＋ΔＶｂｐ）電位の電源線４１側から、（ＶＰＥＲＩ−ΔＶｓｐ）電位の電源線４２側へと電流が流れ、電源線４１及び電源線４２の電位は、ＶＰＥＲＩに復帰する。また、電源線イコライズ用トランジスタＮ２１がオンすることで、（ＶＳＳ＋ΔＶｓｎ）電位の電源線４３側から、（ＶＳＳ−ΔＶｂｎ）電位の電源線４４側へと電流が流れ、電源線４３及び電源線４４の電位は、ＶＳＳに復帰する。

ここで、電源線４１の調整可能な負荷容量を含めた総負荷容量をＣｂｐとし、電源線４２の総負荷容量をＣｓｐとする。このとき、総負荷容量ＣｂｐとＣｓｐとを、下記式、
ΔＶｂｐ×Ｃｂｐ＝ΔＶｓｐ×Ｃｓｐ （１）
を満たすように設定する。このようにすることで、電源線イコライズ用トランジスタＰ２１をオンしたときの、電源線４１と電源線４２との間での電荷移動が、ちょうど元の電位であるＶＰＥＲＩに向けて行われるようになる。また、電源線４３の総負荷容量をＣｓｎとし、電源線４４の総負荷容量をＣｂｎとする。このとき、総負荷容量ＣｂｎとＣｓｎとを、下記式、
ΔＶｓｎ×Ｃｓｎ＝ΔＶｂｎ×Ｃｂｎ （２）
を満たすように設定する。このようにすることで、電源線イコライズ用トランジスタＮ２１をオンにしたときの、電源線４３と電源線４４との間での電荷移動が、ちょうど元の電位であるＶＳＳに向けて行われるようになる。

本実施形態では、電源線イコライズ用トランジスタＰ２１、Ｎ２１を設け、待機状態から通常動作状態に復帰する際に、電源線イコライズ用トランジスタＰ２１、Ｎ２１をオンして、電源線４１と電源線４２、及び、電源線４３と電源線４４とを、それぞれ接続させる。このようにすることで、電源線４１と電源線４２との間、及び、電源線４３と電源線４４との間での電荷の移動によっても各電源線の電位が変動するため、基板電位生成回路３１、３４、及び、ソース電位生成回路３２、３３のみで各電源線の電位を通常動作時の電位に復帰させる場合に比して、電位の復帰を高速に行うことができる。すなわち、通常動作状態への復帰に際して、電源線４１及び電源線４２の電位が待機状態の電位からＶＰＥＲＩに戻すまでに要する時間を短縮することができ、電源線４３及び電源線４４の電位を待機状態の電位からＶＳＳに戻すまでに要する時間を短縮することができる。従って、待機状態から通常動作状態への復帰を、高速化することができる。

本実施形態では、電源線４１、４２の電位及び電源線４３、４４の電位をＶＰＥＲＩ及びＶＳＳに復帰させる際に、電源線イコライズ用トランジスタＰ２１、Ｎ２１をオンにするため、電源線４２、４４の電位が電源線４１、４３の電位よりも高くなることがない。このため、通常動作状態への復帰に際して、トランジスタのソース電位と基板電位とが逆転することはなく、ソース電位と基板電位とが逆転することで生じるラッチアップ等の問題は発生しない。また、電源線４１、４２及び電源線４３、４４の総負荷容量を、上記式１及び式２を満たすようにすることで、電源線４１から電源線４２への電荷稼動、及び、電源線４３から電源線４４への電荷移動が、復帰すべき電位である電位ＶＰＥＲＩ、ＶＳＳに向けて行われる。このようにする場合には、通常動作状態への復帰に際して、基板電位生成回路３１、３４及びソース電位生成回路３２、３３と、電源線４１、４４及び電源線４２、４３との間で電流を流す必要がなく、電位生成回路３１〜３４の動作電流を低減できる。

図３は、本発明の第２実施形態の半導体装置１０ａの構成を示している。高電位側のソース電位生成回路５０は、半導体装置１０ａが通常動作状態にあるときに電源線４２に供給すべき電位を生成する通常動作時ソース電位生成回路５１と、待機時に電源線４２に供給すべき電位を生成する待機時ソース電位生成回路５２とを有する。低電位側のソース電位生成回路５３は、半導体装置１０ａが通常動作状態にあるときに電源線４３に供給すべき電位を生成する通常動作時ソース電位生成回路５４と、待機時に電源線４３に供給すべき電位を生成する待機時ソース電位生成回路５５とを有する。

電源線４１は、トランジスタＰ５６を介して、外部電源ＶＤＤに接続される。トランジスタＰ５６は、図１におけるＰｃｈ基板電位生成回路３１に相当する。トランジスタＰ５６は、信号／φによって制御され、半導体装置１０ａが待機状態にあるときに、電源線４１に、外部電源電位ＶＤＤを供給する。電源線４４は、トランジスタＮ５６を介して外部電源ＶＳＳに接続される。このトランジスタＮ５６は、図１におけるＮｃｈ基板電位生成回路３４に相当する。トランジスタＮ５６は、信号φによって制御され、半導体装置１０ａが待機状態にあるときに、電源線４４に、外部電源電位ＶＳＳを供給する。半導体装置１０ａが通常動作状態にあるときには、電源線イコライズ用トランジスタＰ２１及びＮ２１がそれぞれオンとなることで、電源線４１及び４４は、電源線４２及び４３と同電位となる。

高電位側のソース電位生成回路５０について説明する。図４は、通常動作時ソース電位生成回路５１の回路構成を示している。通常動作時ソース電位生成回路５１は、カレントミラー部６１と、出力トランジスタ６２と、スイッチトランジスタ６３と、放電素子６４とを有する。カレントミラー部６１は、基準電位Ｖｒｅｆ１と、出力電位Ｖとを比較し、その結果を、電位Ｖｏとして出力する。カレントミラー部６１を構成するＮｃｈトランジスタＮ７１を流れる電流ｉは、基準電位Ｖｒｅｆ１で決定される定電流である。ＰｃｈトランジスタＰ７１のゲート（接点ａ）は、トランジスタＰ７２、Ｎ７２の電流が釣り合う電位となり、ＰｃｈトランジスタＰ７１を流れる電流ｉ’は、ＰｃｈトランジスタＰ７２を流れる電流ｉ’’に比例する電流となる。カレントミラー部６１の出力電位Ｖｏは、この電流ｉとｉ’との量的関係で決定される。出力電位ＶがＶｒｅｆ１よりも低いとき、ｉ＞ｉ’となり、カレントミラー部６１の出力電位Ｖｏが低くなる。出力電位ＶがＶｒｅｆ１よりも高いときには、ｉ＜ｉ’となり、カレントミラー部６１の出力電位Ｖｏが高くなる。

出力トランジスタ６２は、ソースが外部電源ＶＤＤに接続され、ドレインが出力電位Ｖに接続される。出力トランジスタ６２は、ゲートに、カレントミラー部６１の出力電位Ｖｏを入力し、その電位Ｖｏに基づいて、出力電位Ｖを調整する。放電素子６４は、ソースが外部電源ＶＳＳに接続され、ドレイン及びゲートが出力電位Ｖに接続される。放電素子６４は、出力電位Ｖが基準電位Ｖｒｅｆ１よりも上昇したときに、電位Ｖ側から外部電源ＶＳＳ側に電流を流し、出力電位Ｖを、基準電位Ｖｒｅｆ１相当に戻す。スイッチトランジスタ６３は、カレントミラー部６１と外部電源ＶＳＳとの間の接続を制御する。スイッチトランジスタ６３は、通常動作時ソース電位生成回路５１を使用しないときには、カレントミラー部６１の電流を遮断する。通常動作時ソース電位生成回路５１が生成する電位Ｖは、電源線４２を介して、Ｐｃｈトランジスタである被制御トランジスタＰ１１、Ｐ１２のソースに接続されている。被制御トランジスタＰ１１、Ｐ１２により、電位Ｖから電流が消費されるため、この通常動作時ソース電位生成回路５１は、電流を供給する回路となる。

待機時ソース電位生成回路５２は、回路構成自体は、図４に示す通常動作時ソース電位生成回路５１と同様である。待機時ソース電位生成回路５２のカレントミラー部６１には、基準電位Ｖｒｅｆ２が入力される。基準電位Ｖｒｅｆ２は、基準電位Ｖｒｅｆ１よりも低い電位である。半導体装置１０ａが通常動作状態にあるときには、通常動作時ソース電位生成回路５１が活性化され、電源線４２の電位Ｖｓｐは、基準電位Ｖｒｅｆ１に基づく電位に保たれる。待機状態にあるときには、待機時ソース電位生成回路５２が活性化され、電源線４２の電位Ｖｓｐは、基準電位Ｖｒｅｆ２に基づく電位に保たれる。

低電位側のソース電位生成回路５３について説明する。図５は、通常動作時ソース電位生成回路５４の回路構成を示している。通常動作時ソース電位生成回路５４は、カレントミラー部８１と、出力トランジスタ８２と、スイッチトランジスタ８３と、充電素子８４とを有する。カレントミラー部８１は、基準電位Ｖｒｅｆ３と、出力電位Ｖとを比較し、その結果を、電位Ｖｏとして出力する。カレントミラー部８１では、基準電位Ｖｒｅｆ３が低い電圧に設定されるため、基準電位Ｖｒｅｆ３は、ＰｃｈトランジスタＰ９１のゲートに入力される。カレントミラー部８１は、図４に示すカレントミラー部６１と同様に、トランジスタＰ９１及びＮ９１側と、トランジスタＰ９２及びＮ９２側とで、電流が比例関係となるように設計されており、出力電位ＶがＶｒｅｆ３よりも低いとき、ｉ’＞ｉとなり、カレントミラー部８１の出力電位Ｖｏが低くなる。また、出力電位ＶがＶｒｅｆ３よりも高いときには、ｉ’＜ｉとなり、カレントミラー部８１の出力電位Ｖｏが高くなる。

出力トランジスタ８２は、ソースが外部電源ＶＳＳに接続され、ドレインが出力電位Ｖに接続される。出力トランジスタ８２は、カレントミラー部８１の出力電位Ｖｏをゲートに入力し、電位Ｖｏに基づいて、出力電位Ｖを調整する。充電素子８４は、ソースが外部電源ＶＤＤに接続され、ドレイン及びゲートが出力電位Ｖに接続される。充電素子８４は、出力電位Ｖが基準電位Ｖｒｅｆ３よりも下降したときに、外部電源ＶＤＤ側から電位Ｖ側に電流を流し、出力電位Ｖを、基準電位Ｖｒｅｆ３相当に戻す。スイッチトランジスタ８３は、カレントミラー部８１と外部電源ＶＤＤとの間の接続を制御する。スイッチトランジスタ８３は、通常動作時ソース電位生成回路５４を使用しないときには、カレントミラー部８１の電流を遮断する。通常動作時ソース電位生成回路５４の出力は、電源線４３を介して、Ｎｃｈの被制御トランジスタＮ１１、Ｎ１２のソースに接続されている。被制御トランジスタＮ１１、Ｎ１２は、回路内の接点から電源線４３に向けて電流を流し込むため、この通常動作時ソース電位生成回路５４は、電流を放電する回路となる。

待機時ソース電位生成回路５５は、回路構成自体は、図５に示す通常動作時ソース電位生成回路５４と同様である。待機時ソース電位生成回路５５のカレントミラー部８１には、基準電位Ｖｒｅｆ４が入力される。基準電位Ｖｒｅｆ４は、基準電位Ｖｒｅｆ３よりも高い電位である。半導体装置１０ａが通常動作状態にあるときには、通常動作時ソース電位生成回路５４が活性化され、電源線４３の電位Ｖｓｎは、基準電位Ｖｒｅｆ３に基づく電位に保たれる。待機状態にあるときには、待機時ソース電位生成回路５５が活性化され、電源線４３の電位Ｖｓｎは、基準電位Ｖｒｅｆ４に基づく電位に保たれる。

図６は、半導体装置１０ａの各部の電位変化の様子を示している。通常動作状態では、信号φは、Ｌレベルに制御される。電源線イコライズ用トランジスタＰ２１、Ｎ２１がオンに制御され、トランジスタＰ５６及びＮ５６はオフに制御される。ソース電位生成回路５０では、通常動作時ソース電位生成回路５１が活性化され、電源線４２の電位Ｖｓｐは、基準電位Ｖｒｅｆ１に基づく電位（＜ＶＤＤ）に保たれる。また、ソース電位生成回路５３では、通常動作時ソース電位生成回路５４が活性化され、電源線４３の電位Ｖｓｎは、基準電位Ｖｒｅｆ３に基づく電位（＞ＶＳＳ）に保たれる。このとき、待機時ソース電位生成回路５２及び５５では、スイッチトランジスタ６３、８３（図４、図５）がオフしており、待機時ソース電位生成回路５２及び５５は、非活性化されている。

通常動作状態では、電源線イコライズ用トランジスタＰ２１はオンに制御されており、電源線４１と電源線４２とは、短絡状態にある。このため、電源線４１の電位Ｖｂｐは、電源線４２の電位Ｖｓｐと同じ電位、すなわち、基準電位Ｖｒｅｆ１になる。また、電源線イコライズ用トランジスタＮ２１はオンに制御されており、電源線４４の電位Ｖｂｎは、電源線４３と同じ電位、すなわち、基準電位Ｖｒｅｆ３に基づく電位になる。従って、通常動作状態では、被制御トランジスタＰ１１、Ｐ１２のソース電位及び基板電位は、基準電位Ｖｒｅｆ１に基づく電位となり、被制御トランジスタＮ１１、Ｎ１２のソース電位及び基板電位は、基準電位Ｖｒｅｆ３に基づく電位となる。

通常動作状態から待機状態への移行に際して、信号φは、ＬレベルからＨレベルに変化する。信号φがＨレベルとなると、電源線イコライズ用トランジスタＰ２１、Ｎ２１はオフし、トランジスタＰ５６、Ｎ５６はオンする。トランジスタＰ５６がオンすることで、電源線４１の電位Ｖｂｐは、外部電源電位ＶＤＤとなる。また、トランジスタＮ５６がオンすることで、電源線４４の電位Ｖｂｎは、外部電源電位ＶＳＳとなる。ソース電位生成回路５０及び５３では、通常動作時ソース電位生成回路５１及び５４が非活性化され、待機時ソース電位生成回路５２及び５５が活性化される。電源線４２の電位Ｖｓｐは、被制御トランジスタＰ１１、Ｐ１２を通じて電流が流れることによって低下し、待機時ソース電位生成回路５２が生成する基準電位Ｖｒｅｆ２に基づく電位に維持される。また、電源線４３の電位Ｖｓｎは、被制御トランジスタＮ１１、Ｎ１２を通じて電流が流れ込むことによって上昇し、待機時ソース電位生成回路５５が生成する基準電位Ｖｒｅｆ４に基づく電位に維持される。

待機状態から通常動作状態への移行に際して、信号φは、ＨレベルからＬレベルに変化するように制御される。信号φがＬレベルとなることで、トランジスタＰ５６及びＮ５６はオフし、電源線４１と外部電源ＶＤＤとの間、及び、電源線４４と外部電源ＶＳＳとの間が切断される。また、電源線イコライズ用トランジスタＰ２１及びＮ２１はそれぞれオンし、電源線４１と電源線４２、及び、電源線４３と電源線４４とが、それぞれ接続される。

電源線イコライズ用トランジスタＰ２１がオンすることで、電源線イコライズ用トランジスタＰ２１を介して、ＶＤＤ電位の電源線４１から基準電位Ｖｒｅｆ２に基づく電位の電源線４２に電流が流れ、電源線４１の電位は低下し、電源線４２の電位は上昇する。その後、電源線４２の電位は、通常動作時ソース電位生成回路５１が生成する基準電位Ｖｒｅｆ１に基づく電位に維持される。このとき、電源線４１と電源線４２とは短絡状態にあるので、電源線４１の電位は、電源線４２の電位と同電位、すなわち、基準電位Ｖｒｅｆ１に基づく電位となる。

また、電源線イコライズ用トランジスタＮ２１がオンすることで、電源線イコライズ用トランジスタＮ２１を介して、基準電位Ｖｒｅｆ４に基づく電位の電源線４３からＶＳＳ電位の電源線４４に電流が流れ、電源線４３の電位は低下し、電源線４４の電位は上昇する。その後、電源線４３の電位は、通常動作時ソース電位生成回路５４が生成する基準電位Ｖｒｅｆ３に基づく電位に維持される。このとき、電源線４３と電源線４４とは短絡状態にあるので、電源線４４の電位は、電源線４３の電位と同電位、すなわち、基準電位Ｖｒｅｆ３に基づく電位となる。

通常動作時の電源線４１の電位と、待機状態の電源線４１の電位との差、つまりは、外部電源電位ＶＤＤと、基準電位Ｖｒｅｆ１に基づく電位との差をΔＶｂｐとする。また、通常動作時の電源線４２の電位と、待機状態の電源線４２の電位との差、つまりは、基準電位Ｖｒｅｆ１に基づく電位と、基準電位Ｖｒｅｆ２に基づく電位との差をΔＶｓｐとする。このとき、電源線４１の調整可能な負荷容量を含めた総負荷容量をＣｂｐ、電源線４２の総負荷容量をＣｓｐとして、これらが、上記式１を満たすようにする。このようにする場合には、電源線４１から電源線４２への電荷の移動によって、電源線４１の電位Ｖｂｐと電源線４２の電位Ｖｓｐとは、通常動作状態での電位である基準電位Ｖｒｅｆ１に基づく電位に向けて変化する。電源線４１及び４２の電位が基準電位Ｖｒｅｆ１に基づく電位となった後は、通常動作時ソース電位生成回路５１にて、電位を、基準電位Ｖｒｅｆ１に基づく電位に維持すればよく、待機状態から通常動作状態への移行に際して、通常動作時ソース電位生成回路５１の動作電流を削減できる。

また、通常動作時の電源線４３の電位と、待機状態の電源線４３の電位との差、つまりは、基準電位Ｖｒｅｆ３に基づく電位と、基準電位Ｖｒｅｆ４に基づく電位との差をΔＶｓｎとし、通常動作時の電源線４４の電位と、待機状態の電源線４４の電位との差、つまりは、基準電位Ｖｒｅｆ３に基づく電位と、外部電源電位ＶＳＳとの差をΔＶｂｎとする。このとき、電源線４４の調整可能な負荷容量を含めた総負荷容量をＣｂｎ、電源線４３の総負荷容量をＣｓｎとして、これらが、上記式２を満たすようにする。このようにする場合には、電源線４３から電源線４４への電荷の移動によって、電源線４３の電位Ｖｓｎと電源線４４の電位Ｖｂｎとは、通常動作状態での電位である基準電位Ｖｒｅｆ３に基づく電位に向けて変化する。電源線４３及び４４の電位が基準電位Ｖｒｅｆ３に基づく電位となった後は、通常動作時ソース電位生成回路５４にて、電位を、基準電位Ｖｒｅｆ３に基づく電位に維持すればよく、待機状態から通常動作状態への移行に際して、通常動作時ソース電位生成回路５４の動作電流を削減できる。

第１実施形態では、待機状態では、電源線４４に外部電源電位ＶＳＳよりも低い電位を与えている。この電位は、ＢＢＧ（バックバイアスジェネレータ）などのポンプ回路で生成する必要があるため、通常動作状態から待機状態への移行を繰り返し行うと、ポンプ回路の動作電流によって、消費電力が増加することが考えられる。本実施形態では、半導体装置１０ａで用いる電位を、外部電源電位ＶＤＤとＶＳＳの範囲に抑えている。このようにすることで、ポンプ回路を使用する必要がなくなり、通常動作状態と待機状態との状態変化を繰り返し行った場合の消費電力の増加を抑えることができる。その他の効果は、第１実施形態と同様である。

図７は、本発明の第３実施形態の半導体装置の構成を示している。本実施形態の半導体装置１０ｂは、トランジスタＰ５６に代えて、基板電位生成回路５７を用いる点で、第２実施形態と相違する。基板電位生成回路５７は、ソース電位生成回路５０の通常動作時ソース電位生成回路５１と同様な回路構成（図４）を有し、待機時に、電源線４１の電位を、外部電源電位ＶＤＤを降圧した、基準電位Ｖｒｅｆ５に基づく電位に維持する。基準電位Ｖｒｅｆ５は、基準電位Ｖｒｅｆ１よりも高く設定されており、待機時の電源線４１の電位は、通常動作時の電源線４１の電位よりも高くなる。

図８に、半導体装置１０ｂの各部の電位変化の様子を示す。通常動作時には、電源線イコライズ用トランジスタＰ２１及びＮ２１はオンしており、電源線４１及び４２の電位と、電源線４３及び４４の電位とは、それぞれ基準電位Ｖｒｅｆ１に基づく電位及び基準電位Ｖｒｅｆ３に基づく電位とに維持される。待機状態へ移行すると、電源線イコライズ用トランジスタＰ２１はオフし、電源線４１の電位Ｖｂｐは、基板電位生成回路５７によって基準電位Ｖｒｅｆ５に基づく電位に維持され、電源線４２の電位Ｖｓｐの電位は、基準電位Ｖｒｅｆ２に基づく電位に維持される。また、電源線イコライズ用トランジスタＮ２１はオフし、電源線４３の電位Ｖｓｎは、基準電位Ｖｒｅｆ４に基づく電位に維持され、電源線４４の電位Ｖｂｎは、外部電源電位ＶＳＳに維持される。

待機状態から通常動作状態への移行に際して、信号φがＨレベルからＬレベルに変化すると、電源線イコライズ用トランジスタＰ２１及びＮ２１がオンして、電源線４１と電源線４２、及び、電源線４３と電源線４４とがそれぞれ接続される。これにより、電源線４１から電源線４２へ、電源線４３から電源線４４へそれぞれ電流が流れて、電源線４１及び４３の電位は待機状態での電位から低下し、電源線４２及び４４の電位は待機状態での電位から上昇する。ソース電位生成回路５０及び５３では、通常動作時ソース電位生成回路５１及び５４がそれぞれ活性化され、電源線４１及び４２の電位と、電源線４３及び電源線４４の電位とが、基準電位Ｖｒｅｆ１に基づく電位及び基準電位Ｖｒｅｆ３に基づく電位に維持される。

本実施形態では、待機状態での電源線４１の電位として、外部電源電位ＶＤＤを降圧した、基板電位生成回路５７で生成した電位を用いる。この場合にも、第２実施形態と同様に、半導体装置１０ｂで用いる電圧の範囲を、高電位側の外部電源電位ＶＤＤから低電位側の外部電源電位ＶＳＳの範囲に収めることができ、ポンプ回路等を用いることによる消費電力の増加を回避することができる。その他の効果は、第１及び第２実施形態と同様である。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の第１実施形態の半導体装置の構成を示す回路ブロック図。 第１実施形態の半導体装置の各部の電位変化の様子を示すタイミングチャート。 本発明の第２実施形態の半導体装置の構成を示す回路ブロック図。 高電位側のソース電位生成回路の構成を示す回路図。 低電位側のソース電位生成回路の構成を示す回路図。 第２実施形態の半導体装置の各部の電位変化の様子を示すタイミングチャート。 本発明の第３実施形態の半導体装置の構成を示す回路ブロック図。 第３実施形態の半導体装置の各部の電位変化の様子を示すタイミングチャート。 特許文献１に記載の半導体装置の構成を示す回路ブロック図。 図９に示す半導体装置における各電源線の電位変化を示すタイミングチャート。

符号の説明

Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２：被制御トランジスタ
Ｐ２１、Ｎ２１：電源線イコライズ用トランジスタ
３１、３４、５７：基板電位生成回路
３２、３３、５０、５３：ソース電位生成回路
４１〜４４：電源線
５１、５４：通常動作時ソース電位生成回路
５２、５５：待機時ソース電位生成回路
６１、８１：カレントミラー部
６２、８２：出力トランジスタ
６３、８３：スイッチトランジスタ
６４：放電素子
８４：充電素子

Claims (17)

1. 内部回路を構成する被制御トランジスタに、それぞれ基板電位及びソース電位を与える基板電位電源線及びソース電位電源線と、
   前記基板電位電源線と前記ソース電位電源線との間の接続を制御する電源線イコライズ用トランジスタと、
   通常動作状態には所定の電位を前記ソース電位電源線に供給し、待機状態では前記所定の電位とは異なる待機ソース電位であって、前記通常動作状態よりも前記被制御トランジスタのリーク電流が小さくなるような待機ソース電位を前記ソース電位電源線に供給するソース電位生成回路と、
   前記通常動作状態には前記所定の電位を前記基板電位電源線に供給し、前記待機状態では前記所定の電位とは異なる待機基板電位であって、前記通常動作状態よりも前記被制御トランジスタのリーク電流が小さくなるように前記待機ソース電位とは前記所定の電位を挟んで逆方向に変化させた待機基板電位を前記基板電位電源線に供給する基板電位生成回路とを備え、
   前記待機状態では、前記電源線イコライズ用トランジスタをオフして前記基板電位電源線と前記ソース電位電源線とに異なる電位を与え、待機状態から通常動作状態への復帰に際して、前記電源線イコライズ用トランジスタをオンし、前記基板電位電源線及びソース電位電源線に前記所定の電位を与えることを特徴とする半導体装置。
2. 前記ソース電位電源線及び基板電位電源線が、高電位側のソース電位電源線及び基板電位電源線を含み、前記ソース電位生成回路及び基板電位生成回路が、前記高電位側のソース電位電源線及び基板電位電源線に対応した高電位側のソース電位生成回路及び基板電位生成回路を含む、請求項１に記載の半導体装置。
3. 前記高電位側のソース電位生成回路は、待機状態では、前記高電位側のソース電位電源線に、通常動作状態における電位よりも低い電位を与える、請求項２に記載の半導体装置。
4. 前記高電位側の基板電位生成回路は、待機状態では、前記高電位側の基板電位電源線に、前記高電位側のソース電位電源線に与えられる通常動作状態における電位よりも高い電位を与える、請求項３に記載の半導体装置。
5. 前記高電位側の基板電位生成回路は、待機状態では、前記高電位側の基板電位電源線に、高電位側の外部電源電位又は該外部電源を所定電位まで降圧した電位を与える、請求項４に記載の半導体装置。
6. 前記高電位側のソース電位生成回路は、通常動作状態では、前記電源線イコライズ用トランジスタを介して、前記高電位側の基板電位電源線に前記通常動作状態における電位を与える、請求項４又は５に記載の半導体装置。
7. 前記高電位側の基板電位生成回路は、通常動作状態では、前記高電位側の基板電位電源線に、前記高電位側のソース電位電源線に与えられる通常動作状態における電位と同じ電位を与える、請求項４又は５に記載の半導体装置。
8. 前記高電位側の基板電位電源線の通常動作状態における電位と待機状態における電位との電位差をΔＶｂｐとし、前記高電位側のソース電位電源線の通常動作状態における電位と待機状態における電位との差をΔＶｓｐとし、前記高電位側の基板電位電源線の負荷容量をＣｂｐ、前記高電位側のソース電位電源線の負荷容量をＣｓｐとしたとき、
   ΔＶｂｐ×Ｃｂｐ＝ΔＶｓｐ×Ｃｓｐ
   が成立する、請求項２〜７の何れか一に記載の半導体装置。
9. 前記ソース電位電源線及び基板電位電源線が、低電位側のソース電位電源線及び基板電位電源線を含み、前記ソース電位生成回路及び基板電位生成回路が、前記低電位側のソース電位電源線及び基板電位電源線に対応した低電位側のソース電位生成回路及び基板電位生成回路を含む、請求項１又は２に記載の半導体装置。
10. 前記低電位側のソース電位生成回路は、前記待機状態では、前記低電位側のソース電位電源線に、通常動作状態における電位よりも高い電位を与える、請求項９に記載の半導体装置。
11. 前記低電位側の基板電位生成回路は、前記待機状態では、前記低電位側の基板電位電源線に、前記低電位側のソース電位電源線に与えられる通常動作状態における電位よりも低い電位を与える、請求項１０に記載の半導体装置。
12. 前記低電位側の基板電位生成回路は、前記待機状態では、前記低電位側の基板電位電源線に、低電位側の外部電源電位を与える、請求項１１に記載の半導体装置。
13. 前記低電位側のソース電位生成回路は、前記通常動作状態では、前記電源線イコライズ用トランジスタを介して、前記低電位側の基板電位電源線に前記通常動作状態における電位を与える、請求項１１又は１２に記載の半導体装置。
14. 前記低電位側の基板電位生成回路は、通常動作状態では、前記低電位側の基板電位電源線に、前記低電位側のソース電位電源線に与えられる通常動作状態における電位と同じ電位を与える、請求項１１又は１２に記載の半導体装置。
15. 前記低電位側の基板電位電源線の通常動作状態における電位と待機状態における電位との電位差をΔＶｂｎとし、前記低電位側のソース電位電源線の通常動作状態における電位と待機状態における電位との差をΔＶｓｎとし、前記低電位側の基板電位電源線の負荷容量をＣｂｎ、前記低電位側のソース電位電源線の負荷容量をＣｓｎとしたとき、
    ΔＶｓｎ×Ｃｓｎ＝ΔＶｂｎ×Ｃｂｎ
    が成立する、請求項９〜１４の何れか一に記載の半導体装置。
16. 内部回路を構成する被制御トランジスタに、それぞれ基板電位及びソース電位を与える基板電位電源線及びソース電位電源線と、
    前記基板電位電源線と前記ソース電位電源線との間の接続を制御する電源線イコライズ用トランジスタと、
    前記ソース電位電源線に、通常動作状態における電位と、待機状態における電位とを与えるソース電位生成回路と、
    待機状態では、前記基板電位電源線の電位と前記ソース電位電源線の電位との間の電位差が所定の電位差となるように、前記基板電位電源線に所定の電位を与える基板電位生成回路と、を備え、
    前記ソース電位電源線及び基板電位電源線が、高電位側のソース電位電源線及び基板電位電源線を含み、前記ソース電位生成回路及び基板電位生成回路が、前記高電位側のソース電位電源線及び基板電位電源線に対応した高電位側のソース電位生成回路及び基板電位生成回路を含んでおり、
    待機状態では、前記電源線イコライズ用トランジスタをオフして前記基板電位電源線と前記ソース電位電源線とに異なる電位を与え、待機状態から通常動作状態への復帰に際して、前記電源線イコライズ用トランジスタをオンし、通常動作状態では、前記基板電位電源線及びソース電位電源線に同じ電位を与えると共に、
    前記高電位側の基板電位電源線の通常動作状態における電位と待機状態における電位との電位差をΔＶｂｐとし、前記高電位側のソース電位電源線の通常動作状態における電位と待機状態における電位との差をΔＶｓｐとし、前記高電位側の基板電位電源線の負荷容量をＣｂｐ、前記高電位側のソース電位電源線の負荷容量をＣｓｐとしたとき、
    ΔＶｂｐ×Ｃｂｐ＝ΔＶｓｐ×Ｃｓｐ
    が成立することを特徴とする半導体装置。
17. 内部回路を構成する被制御トランジスタに、それぞれ基板電位及びソース電位を与える基板電位電源線及びソース電位電源線と、
    前記基板電位電源線と前記ソース電位電源線との間の接続を制御する電源線イコライズ用トランジスタと、
    前記ソース電位電源線に、通常動作状態における電位と、待機状態における電位とを与えるソース電位生成回路と、
    待機状態では、前記基板電位電源線の電位と前記ソース電位電源線の電位との間の電位差が所定の電位差となるように、前記基板電位電源線に所定の電位を与える基板電位生成回路と、を備え、
    前記ソース電位電源線及び基板電位電源線が、低電位側のソース電位電源線及び基板電位電源線を含み、前記ソース電位生成回路及び基板電位生成回路が、前記低電位側のソース電位電源線及び基板電位電源線に対応した低電位側のソース電位生成回路及び基板電位生成回路を含んでおり、
    待機状態では、前記電源線イコライズ用トランジスタをオフして前記基板電位電源線と前記ソース電位電源線とに異なる電位を与え、待機状態から通常動作状態への復帰に際して、前記電源線イコライズ用トランジスタをオンし、通常動作状態では、前記基板電位電源線及びソース電位電源線に同じ電位を与えると共に、
    前記低電位側の基板電位電源線の通常動作状態における電位と待機状態における電位との電位差をΔＶｂｎとし、前記低電位側のソース電位電源線の通常動作状態における電位と待機状態における電位との差をΔＶｓｎとし、前記低電位側の基板電位電源線の負荷容量をＣｂｎ、前記低電位側のソース電位電源線の負荷容量をＣｓｎとしたとき、
    ΔＶｓｎ×Ｃｓｎ＝ΔＶｂｎ×Ｃｂｎ
    が成立することを特徴とする半導体装置。

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