JP3373179B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
係わり、特に低消費電力で高速動作可能な、Ｐ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタとから構成され
るＣＭＯＳ回路を有する半導体集積回路に関するもので
ある。
係わり、特に低消費電力で高速動作可能な、Ｐ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタとから構成され
るＣＭＯＳ回路を有する半導体集積回路に関するもので
ある。
【０００２】
【従来の技術】近年、ＰＨＳ（パーソナル・ハンディホ
ン・システム）やラップトップパソコン等に代表される
携帯情報機器が普及している。この携帯情報機器の構成
部品の１つとして半導体集積回路（以下、ＩＣと称す
る）がある。このようなＩＣにおいては、動作速度を低
下することなく、消費電力を低減することが強く要求さ
れている。
ン・システム）やラップトップパソコン等に代表される
携帯情報機器が普及している。この携帯情報機器の構成
部品の１つとして半導体集積回路（以下、ＩＣと称す
る）がある。このようなＩＣにおいては、動作速度を低
下することなく、消費電力を低減することが強く要求さ
れている。
【０００３】ＣＭＯＳ回路は、Ｐ型ＭＯＳトランジスタ
（以下、ＰＭＯＳと称する）とＮ型ＭＯＳトランジスタ
（以下、ＮＭＯＳと称する）とから構成され、これらの
ＰＭＯＳとＮＭＯＳを相補的に動作させる回路であり、
低消費電力で高速動作する回路として知られている。従
って、上述した携帯情報機器の構成部品の１つであるＩ
ＣにはＣＭＯＳ回路が広く用いられている。
（以下、ＰＭＯＳと称する）とＮ型ＭＯＳトランジスタ
（以下、ＮＭＯＳと称する）とから構成され、これらの
ＰＭＯＳとＮＭＯＳを相補的に動作させる回路であり、
低消費電力で高速動作する回路として知られている。従
って、上述した携帯情報機器の構成部品の１つであるＩ
ＣにはＣＭＯＳ回路が広く用いられている。
【０００４】ＣＭＯＳ回路の消費電力には、スイッチン
グ動作時の負荷容量の充放電によるダイナミックな消費
電力とサブスレッショルドリーク電流によるスタティッ
クな消費電力によるものがある。このうち、ダイナミッ
クな消費電力は電源電圧ＶＤＤにの２乗に比例して大き
な電力を消費するため、低消費電力化にためには電源電
圧を下げることが効果的である。このため、携帯情報機
器に使用されるＩＣに対しては低電源電圧で動作させる
要求が高まっている。
グ動作時の負荷容量の充放電によるダイナミックな消費
電力とサブスレッショルドリーク電流によるスタティッ
クな消費電力によるものがある。このうち、ダイナミッ
クな消費電力は電源電圧ＶＤＤにの２乗に比例して大き
な電力を消費するため、低消費電力化にためには電源電
圧を下げることが効果的である。このため、携帯情報機
器に使用されるＩＣに対しては低電源電圧で動作させる
要求が高まっている。
【０００５】
【発明が解決しようとする課題】一方、ＣＭＯＳ回路の
動作速度は、一般的に知られているように、電源電圧の
低下にともない遅くなる。このため、ＣＭＯＳ回路の動
作速度の劣化を防ぐためには電源電圧の低下に連動して
ＭＯＳトランジスタの閾値電圧を下げる必要がある。し
かしながら、しきい値電圧を下げるとサブスレッショル
ドリーク電流が指数的に増加する。スタティックな消費
電力はサブスレッショルドリーク電流に比例しているた
め、電源電圧の低下を進めることに連動してＭＯＳトラ
ンジスタのしきい値電圧を下げると、従来それほど大き
くなかったサブスレッショルドリーク電流によるスタテ
ィックな消費電力の増加が顕著となってくる。このた
め、低消費電力化と高速動作とを両立させることが極め
て困難となってきている。このような課題については、
例えば特開平１１ー１９１６１１号公報に記載されてい
る。
動作速度は、一般的に知られているように、電源電圧の
低下にともない遅くなる。このため、ＣＭＯＳ回路の動
作速度の劣化を防ぐためには電源電圧の低下に連動して
ＭＯＳトランジスタの閾値電圧を下げる必要がある。し
かしながら、しきい値電圧を下げるとサブスレッショル
ドリーク電流が指数的に増加する。スタティックな消費
電力はサブスレッショルドリーク電流に比例しているた
め、電源電圧の低下を進めることに連動してＭＯＳトラ
ンジスタのしきい値電圧を下げると、従来それほど大き
くなかったサブスレッショルドリーク電流によるスタテ
ィックな消費電力の増加が顕著となってくる。このた
め、低消費電力化と高速動作とを両立させることが極め
て困難となってきている。このような課題については、
例えば特開平１１ー１９１６１１号公報に記載されてい
る。
【０００６】この発明の目的は、低消費電力で高速動作
可能な半導体集積回路を提供することにある。
可能な半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本願に開示される発明のうち代表的なものを説明す
ると、この発明の半導体集積回路は、第１の電源電位が
供給される第１の電源線と、第１の電源電位が供給さ
れ、前記第１の電源電位を降下させて第２の電源電位を
発生する電源電圧降下回路と、電源電位降下回路より発
生した前記第２の電源電位が供給される第２の電源線
と、第２の電源電位より低い第３の電源電位が供給され
る第３の電源線と、第２の電源線と第３の電源線との間
に接続され、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタとから構成されるＣＭＯＳ回路とを備え、Ｐ型
ＭＯＳトランジスタのバックゲートに第１の電源電位が
供給されている。
に、本願に開示される発明のうち代表的なものを説明す
ると、この発明の半導体集積回路は、第１の電源電位が
供給される第１の電源線と、第１の電源電位が供給さ
れ、前記第１の電源電位を降下させて第２の電源電位を
発生する電源電圧降下回路と、電源電位降下回路より発
生した前記第２の電源電位が供給される第２の電源線
と、第２の電源電位より低い第３の電源電位が供給され
る第３の電源線と、第２の電源線と第３の電源線との間
に接続され、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタとから構成されるＣＭＯＳ回路とを備え、Ｐ型
ＭＯＳトランジスタのバックゲートに第１の電源電位が
供給されている。
【０００８】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態を説明する。 第１の実施の形態 図１は、この発明の第１の実施の形態における半導体集
積回路の回路図である。図１は、ＰＭＯＳとＮＭＯＳと
から構成され、これらのＰＭＯＳとＮＭＯＳとを相補に
動作させるＣＭＯＳ回路を有するＩＣである。
発明の実施の形態を説明する。 第１の実施の形態 図１は、この発明の第１の実施の形態における半導体集
積回路の回路図である。図１は、ＰＭＯＳとＮＭＯＳと
から構成され、これらのＰＭＯＳとＮＭＯＳとを相補に
動作させるＣＭＯＳ回路を有するＩＣである。
【０００９】図１において、ＩＣは、電源電位ＶＤＤが
供給されている電源線１０１（以下、ＶＤＤ線と称す
る）と、電源電位降下回路１０６より発生する電源電位
ＶＤＤを降下させた電源電位ＬＶＤＤが供給されている
電源線１０２（以下、ＬＶＤＤ線と称する）と、電源電
位ＬＶＤＤより低い電源電位ＶＳＳが供給されている電
源線１０３（以下、ＶＳＳ線と称する）とを有する。
供給されている電源線１０１（以下、ＶＤＤ線と称す
る）と、電源電位降下回路１０６より発生する電源電位
ＶＤＤを降下させた電源電位ＬＶＤＤが供給されている
電源線１０２（以下、ＬＶＤＤ線と称する）と、電源電
位ＬＶＤＤより低い電源電位ＶＳＳが供給されている電
源線１０３（以下、ＶＳＳ線と称する）とを有する。
【００１０】ここで、パッド１０４は、電源電位ＶＤＤ
をＩＣ外部から供給するために半導体基板上に設けられ
た端子であり、パッド１０５は、電源電位電位ＶＳＳを
ＩＣ外部から供給するために半導体基板上に設けられた
端子である。
をＩＣ外部から供給するために半導体基板上に設けられ
た端子であり、パッド１０５は、電源電位電位ＶＳＳを
ＩＣ外部から供給するために半導体基板上に設けられた
端子である。
【００１１】図１において、電源電位降下回路１０６は
ＶＤＤ線１０１とＶＳＳ線１０３との間に接続されてお
り、参照電位発生回路１０７より発生される参照電位Ｖ
ＲＥＦが入力されている。電源電位降下回路１０６に
は、ＶＤＤ線１０１より電源電位ＶＤＤが供給され、Ｖ
ＳＳ線１０３より電源電位ＶＳＳが供給されている。電
源電位降下回路１０６はＶＤＤ線１０１より供給される
電源電位ＶＤＤを降下させて、参照電位ＶＲＥＦに応じ
た電源電位ＬＶＤＤを発生する。電源電位降下回路１０
６から発生した電源電位ＬＶＤＤは、上述したように、
ＬＶＤＤ線１０２に供給されている。また、電源電位降
下回路１０６は、参照電位ＶＲＥＦとＬＶＤＤ線１０２
の電源電位ＬＶＤＤとを比較して、電源電位ＶＤＤを一
定に降下させて電源電位ＬＶＤＤが参照電位ＶＲＥＦと
なるようにする回路である。
ＶＤＤ線１０１とＶＳＳ線１０３との間に接続されてお
り、参照電位発生回路１０７より発生される参照電位Ｖ
ＲＥＦが入力されている。電源電位降下回路１０６に
は、ＶＤＤ線１０１より電源電位ＶＤＤが供給され、Ｖ
ＳＳ線１０３より電源電位ＶＳＳが供給されている。電
源電位降下回路１０６はＶＤＤ線１０１より供給される
電源電位ＶＤＤを降下させて、参照電位ＶＲＥＦに応じ
た電源電位ＬＶＤＤを発生する。電源電位降下回路１０
６から発生した電源電位ＬＶＤＤは、上述したように、
ＬＶＤＤ線１０２に供給されている。また、電源電位降
下回路１０６は、参照電位ＶＲＥＦとＬＶＤＤ線１０２
の電源電位ＬＶＤＤとを比較して、電源電位ＶＤＤを一
定に降下させて電源電位ＬＶＤＤが参照電位ＶＲＥＦと
なるようにする回路である。
【００１２】図２は、電源電位降下回路１０６の具体的
な回路構成の一例を示す回路図である。以下、構成と動
作について簡単に説明する。図２に示すように、電源電
位降下回路１０６は、参照電位ＶＲＥＦとＬＶＤＤ線１
０２の電源電位とを比較する比較回路２００と、比較回
路２００の比較結果に基づいて電源電位ＶＤＤを一定に
降下させて電源電位ＬＶＤＤが参照電位ＶＲＥＦとなる
ように調整する電源電位調整回路２２０とからなる。
な回路構成の一例を示す回路図である。以下、構成と動
作について簡単に説明する。図２に示すように、電源電
位降下回路１０６は、参照電位ＶＲＥＦとＬＶＤＤ線１
０２の電源電位とを比較する比較回路２００と、比較回
路２００の比較結果に基づいて電源電位ＶＤＤを一定に
降下させて電源電位ＬＶＤＤが参照電位ＶＲＥＦとなる
ように調整する電源電位調整回路２２０とからなる。
【００１３】比較回路２００は、ＰＭＯＳ２０１、ＰＭ
ＯＳ２０２、ＮＭＯＳ２０３、ＮＭＯＳ２０４、ＮＭＯ
Ｓ２０５より構成される。また、それぞれのＭＯＳのバ
ックゲートはソースに接続されている。
ＯＳ２０２、ＮＭＯＳ２０３、ＮＭＯＳ２０４、ＮＭＯ
Ｓ２０５より構成される。また、それぞれのＭＯＳのバ
ックゲートはソースに接続されている。
【００１４】ＰＭＯＳ２０１は電源電位ＶＤＤとノード
Ｎ２との間に接続され、そのゲートはＰＭＯＳ２０２の
ゲートに接続される。ＰＭＯＳ２０２は電源電位ＶＤＤ
とノードＮ３との間に接続されており、そのゲートはＰ
ＭＯＳ２０１に接続されてるとともにノードＮ３に接続
されている。
Ｎ２との間に接続され、そのゲートはＰＭＯＳ２０２の
ゲートに接続される。ＰＭＯＳ２０２は電源電位ＶＤＤ
とノードＮ３との間に接続されており、そのゲートはＰ
ＭＯＳ２０１に接続されてるとともにノードＮ３に接続
されている。
【００１５】ＮＭＯＳ２０３はノードＮ２とノードＮ４
との間に接続され、そのゲートには参照電位ＶＲＥＦが
与えられる。
との間に接続され、そのゲートには参照電位ＶＲＥＦが
与えられる。
【００１６】ＮＭＯＳ２０４はノードＮ３とノードＮ４
との間に接続されている。また、そのゲートはＬＶＤＤ
線１０２に接続されており、電源電位ＬＶＤＤが与えら
れている。
との間に接続されている。また、そのゲートはＬＶＤＤ
線１０２に接続されており、電源電位ＬＶＤＤが与えら
れている。
【００１７】ＮＭＯＳ２０５はノードＮ４と電源電位Ｖ
ＳＳとの間に接続されており、そのゲートには電源電位
ＶＤＤが与えられている。
ＳＳとの間に接続されており、そのゲートには電源電位
ＶＤＤが与えられている。
【００１８】比較回路２００は、ＰＭＯＳ２０１、２０
２を負荷とするカレントミラー差動アンプであり、電源
電位ＬＶＤＤが参照電位ＶＲＥＦより低くなるとノード
Ｎ２の電位を低下させ、電源電位ＬＶＤＤが参照電位Ｖ
ＲＥＦより高くなるとノードＮ３の電位を上昇させる回
路である。
２を負荷とするカレントミラー差動アンプであり、電源
電位ＬＶＤＤが参照電位ＶＲＥＦより低くなるとノード
Ｎ２の電位を低下させ、電源電位ＬＶＤＤが参照電位Ｖ
ＲＥＦより高くなるとノードＮ３の電位を上昇させる回
路である。
【００１９】電源電位調整回路２２０はＰＭＯＳ２０６
より構成される。また、ＰＭＯＳ２０６のバックゲート
はソースに接続されている。
より構成される。また、ＰＭＯＳ２０６のバックゲート
はソースに接続されている。
【００２０】ＰＭＯＳ２０６は電源電位ＶＤＤと電源電
位ＬＶＤＤと間に接続されており、そのゲートはノード
Ｎ２に接続されている。
位ＬＶＤＤと間に接続されており、そのゲートはノード
Ｎ２に接続されている。
【００２１】電源電位調整回路２２０は、比較回路２０
０の比較結果、すなわち、ノードＮ２の電位によりＰＭ
ＯＳ２０６の導電性を変化させて電源電位ＶＤＤを降下
させた電源電位ＬＶＤＤを生成する回路であり、その降
下させた電源電位ＬＶＤＤを比較回路２００で比較した
比較結果に基づいて再びＰＭＯＳ２０６の導電性を変化
させるといった一連フィードバック動作させることによ
り電源電位ＬＶＤＤが参照電位ＶＲＥＦとなるようにす
るものである。
０の比較結果、すなわち、ノードＮ２の電位によりＰＭ
ＯＳ２０６の導電性を変化させて電源電位ＶＤＤを降下
させた電源電位ＬＶＤＤを生成する回路であり、その降
下させた電源電位ＬＶＤＤを比較回路２００で比較した
比較結果に基づいて再びＰＭＯＳ２０６の導電性を変化
させるといった一連フィードバック動作させることによ
り電源電位ＬＶＤＤが参照電位ＶＲＥＦとなるようにす
るものである。
【００２２】次に、図１において、参照電位発生回路１
０７は、ＶＤＤ線１０１とＶＳＳ線１０３との間に接続
されている。参照電位発生回路１０７には、ＶＤＤ線１
０１より電源電位ＶＤＤが供給されており、ＶＳＳ線１
０３より電源電位ＶＳＳが供給されている。参照電位発
生回路１０７は、参照電位ＶＲＥＦを電源電位降下回路
１０６へ出力している。
０７は、ＶＤＤ線１０１とＶＳＳ線１０３との間に接続
されている。参照電位発生回路１０７には、ＶＤＤ線１
０１より電源電位ＶＤＤが供給されており、ＶＳＳ線１
０３より電源電位ＶＳＳが供給されている。参照電位発
生回路１０７は、参照電位ＶＲＥＦを電源電位降下回路
１０６へ出力している。
【００２３】図３は、参照電位発生回路１０７の具体的
な回路構成の一例を示す回路図である。以下、構成と動
作について簡単に説明する。参照電位発生回路１０７
は、ＰＭＯＳ３０１、ＰＭＯＳ３０２、ＮＭＯＳ３０
３、ＮＭＯＳ３０４、ＰＭＯＳ３０５、ＮＭＯＳ３０
６、ＮＭＯＳ３０７、抵抗Ｒ１、抵抗Ｒ２より構成され
る。また、それぞれのＭＯＳのバックゲートはソースに
接続されている。
な回路構成の一例を示す回路図である。以下、構成と動
作について簡単に説明する。参照電位発生回路１０７
は、ＰＭＯＳ３０１、ＰＭＯＳ３０２、ＮＭＯＳ３０
３、ＮＭＯＳ３０４、ＰＭＯＳ３０５、ＮＭＯＳ３０
６、ＮＭＯＳ３０７、抵抗Ｒ１、抵抗Ｒ２より構成され
る。また、それぞれのＭＯＳのバックゲートはソースに
接続されている。
【００２４】ＰＭＯＳ３０１は電源電位ＶＤＤとノード
Ｎ５との間に接続されており、そのゲートはＰＭＯＳ３
０２のゲートに接続されている。ＰＭＯＳ３０２は電源
電位ＶＤＤとノードＮ６との間に接続されており、その
ゲートはＰＭＯＳ３０１のゲート及びノードＮ６に接続
されている。
Ｎ５との間に接続されており、そのゲートはＰＭＯＳ３
０２のゲートに接続されている。ＰＭＯＳ３０２は電源
電位ＶＤＤとノードＮ６との間に接続されており、その
ゲートはＰＭＯＳ３０１のゲート及びノードＮ６に接続
されている。
【００２５】ＮＭＯＳ３０３はノードＮ５と電源電位Ｖ
ＳＳとの間に接続されており、そのゲートはノードＮ７
に接続されている。
ＳＳとの間に接続されており、そのゲートはノードＮ７
に接続されている。
【００２６】ＮＭＯＳ３０４はノードＮ６とノードＮ７
との間に接続されており、そのゲートはノードＮ５に接
続されている。
との間に接続されており、そのゲートはノードＮ５に接
続されている。
【００２７】抵抗Ｒ１はノードＮ７と電源電位ＶＳＳと
の間に接続されている。
の間に接続されている。
【００２８】ＰＭＯＳ３０５は電源電位ＶＤＤとノード
Ｎ８との間に接続されており、そのゲートはノードＮ６
に接続されている。
Ｎ８との間に接続されており、そのゲートはノードＮ６
に接続されている。
【００２９】ＮＭＯＳ３０６はノードＮ８とノードＮ９
との間に接続されており、そのゲートはノードＮ８に接
続されている。ＮＭＯＳ３０７はノードＮ９と電源電位
ＶＳＳとの間に接続されており、そのゲートはノードＮ
９に接続されている。
との間に接続されており、そのゲートはノードＮ８に接
続されている。ＮＭＯＳ３０７はノードＮ９と電源電位
ＶＳＳとの間に接続されており、そのゲートはノードＮ
９に接続されている。
【００３０】抵抗Ｒ２は電源電位ＶＤＤとノードＮ８と
の間に接続されている。
の間に接続されている。
【００３１】参照電位発生回路１０７はしきい値電圧基
準形の参照電位発生回路であり、ＮＭＯＳ３０３のしき
い値電圧Ｖｔを基準として参照電位ＶＲＥＦを発生する
回路である。
準形の参照電位発生回路であり、ＮＭＯＳ３０３のしき
い値電圧Ｖｔを基準として参照電位ＶＲＥＦを発生する
回路である。
【００３２】次に、図１において、ＣＭＯＳ回路１０８
は、ＬＶＤＤ線１０２とＶＳＳ線１０３との間に接続さ
れている。ＣＭＯＳ回路１０８には、ＬＶＤＤ線１０２
より電源電位ＬＶＤＤが供給されており、ＶＳＳ線１０
３より電源電位ＶＳＳが供給されている。ＣＭＯＳ回路
１０８は、ＰＭＯＳとＮＭＯＳとから構成されており、
これらＰＭＯＳとＮＭＯＳとを相補に動作させる回路で
ある。図１に示すように、ＣＭＯＳ回路１０８は、例え
ば、ＰＭＯＳ１０９とＮＭＯＳ１１０とより構成される
ＣＭＯＳインバータ回路を有する。図示しないが、ＣＭ
ＯＳ回路１０８には、その他のＣＭＯＳインバータ回路
やＣＭＯＳＮＡＮＤ回路があるものとし、ＣＭＯＳ構成
となるものであれば、特に限定されることなく、様々な
変更が可能である。以下、図及び説明の簡略化のため、
図１に示すＣＭＯＳインバータ回路を例に説明を進める
ことする。
は、ＬＶＤＤ線１０２とＶＳＳ線１０３との間に接続さ
れている。ＣＭＯＳ回路１０８には、ＬＶＤＤ線１０２
より電源電位ＬＶＤＤが供給されており、ＶＳＳ線１０
３より電源電位ＶＳＳが供給されている。ＣＭＯＳ回路
１０８は、ＰＭＯＳとＮＭＯＳとから構成されており、
これらＰＭＯＳとＮＭＯＳとを相補に動作させる回路で
ある。図１に示すように、ＣＭＯＳ回路１０８は、例え
ば、ＰＭＯＳ１０９とＮＭＯＳ１１０とより構成される
ＣＭＯＳインバータ回路を有する。図示しないが、ＣＭ
ＯＳ回路１０８には、その他のＣＭＯＳインバータ回路
やＣＭＯＳＮＡＮＤ回路があるものとし、ＣＭＯＳ構成
となるものであれば、特に限定されることなく、様々な
変更が可能である。以下、図及び説明の簡略化のため、
図１に示すＣＭＯＳインバータ回路を例に説明を進める
ことする。
【００３３】図１において、ＰＭＯＳ１０９のソースは
ＬＶＤＤ線１０２に接続され、電源電位ＬＶＤＤが供給
されており、ＮＭＯＳ１１０ののソースはＶＳＳ線１０
３に接続され、電源電位ＶＳＳが供給されている。ま
た、ＰＭＯＳ１０９とＮＭＯＳ１１０とのドレインが共
通に接続されいるとともに、ノードＮ１にはＣＭＯＳイ
ンバータ回路の出力信号を出力する出力信号線が接続さ
れている。ここで、出力信号線は、例えば、他の論理回
路の入力信号配線や外部出力端子へ接続されている。ま
た、ＰＭＯＳ１０９とＮＭＯＳ１１０とのゲートは共通
に接続されており、これらのゲートには、例えば、他の
論理回路の出力信号配線や外部入力端子からの信号配線
が接続されている。
ＬＶＤＤ線１０２に接続され、電源電位ＬＶＤＤが供給
されており、ＮＭＯＳ１１０ののソースはＶＳＳ線１０
３に接続され、電源電位ＶＳＳが供給されている。ま
た、ＰＭＯＳ１０９とＮＭＯＳ１１０とのドレインが共
通に接続されいるとともに、ノードＮ１にはＣＭＯＳイ
ンバータ回路の出力信号を出力する出力信号線が接続さ
れている。ここで、出力信号線は、例えば、他の論理回
路の入力信号配線や外部出力端子へ接続されている。ま
た、ＰＭＯＳ１０９とＮＭＯＳ１１０とのゲートは共通
に接続されており、これらのゲートには、例えば、他の
論理回路の出力信号配線や外部入力端子からの信号配線
が接続されている。
【００３４】図１において、ＰＭＯＳ１０９が形成され
る基板またはウエル層（図示なし）にＶＤＤ線１０１が
接続されており、この基板またはウエル層にＶＤＤ線１
０１より電源電位ＶＤＤが供給されることにより、ＰＭ
ＯＳ１０９のバックゲートに電源電位ＶＤＤが供給され
る。
る基板またはウエル層（図示なし）にＶＤＤ線１０１が
接続されており、この基板またはウエル層にＶＤＤ線１
０１より電源電位ＶＤＤが供給されることにより、ＰＭ
ＯＳ１０９のバックゲートに電源電位ＶＤＤが供給され
る。
【００３５】また、図１において、ＮＭＯＳ１１０が形
成される基板またはウエル層（図示なし）にＶＳＳ線１
０３に接続されており、この基板またはウエル層にＶＳ
Ｓ線１０３より電源電位ＶＳＳが供給されることによ
り、ＮＭＯＳ１１０のバックゲートに電源電位ＶＳＳが
供給される。
成される基板またはウエル層（図示なし）にＶＳＳ線１
０３に接続されており、この基板またはウエル層にＶＳ
Ｓ線１０３より電源電位ＶＳＳが供給されることによ
り、ＮＭＯＳ１１０のバックゲートに電源電位ＶＳＳが
供給される。
【００３６】次に、図１におけるＩＣの動作について以
下に説明する。パッド１０４には外部から電源電位ＶＤ
Ｄとして、例えば、３．３Ｖが与えられており、パッド
１０５には外部から電源電位ＶＳＳとして、例えば、接
地電位が与えられている。
下に説明する。パッド１０４には外部から電源電位ＶＤ
Ｄとして、例えば、３．３Ｖが与えられており、パッド
１０５には外部から電源電位ＶＳＳとして、例えば、接
地電位が与えられている。
【００３７】参照電位発生回路１０７は電源電位降下回
路１０６へ参照電位ＶＲＥＦとして、例えば２．０Ｖを
与えている。電源電位降下回路１０６は、上述したよう
に、電源電位ＶＤＤを降下させて電源電位ＬＶＤＤが
２．０ＶとなるようにＬＶＤＤ線１０２に電源電位ＬＶ
ＤＤを供給する。
路１０６へ参照電位ＶＲＥＦとして、例えば２．０Ｖを
与えている。電源電位降下回路１０６は、上述したよう
に、電源電位ＶＤＤを降下させて電源電位ＬＶＤＤが
２．０ＶとなるようにＬＶＤＤ線１０２に電源電位ＬＶ
ＤＤを供給する。
【００３８】ＣＭＯＳ回路１０８は２．０Ｖである電源
電位ＬＶＤＤで動作する。また、ここで、ＣＭＯＳ回路
のＰＭＯＳ１０９のバックゲートにはＶＤＤ線１０１よ
り３．３Ｖが与えられる。
電位ＬＶＤＤで動作する。また、ここで、ＣＭＯＳ回路
のＰＭＯＳ１０９のバックゲートにはＶＤＤ線１０１よ
り３．３Ｖが与えられる。
【００３９】ここで、ＭＯＳのしきい値電圧Ｖｔはバッ
クゲート―ソース間電圧Ｖｂｓにより変化することがバ
ックゲート効果として一般に知られている。ＰＭＯＳの
場合におけるバックゲート効果として、Ｖｂｓが例え
ば、０〜３Ｖというように正の方向に大きくなるにつれ
てしきい値電圧Ｖｔは負の方向に大きくなる。言い換え
ると、一般にＰＭＯＳのしきい値電圧は負の値なので、
Ｖｂｓが正の方向に大きくなるにつれて、ＰＭＯＳのし
きい値電圧の絶対値は大きくなる。また、ＮＭＯＳの場
合におけるバックゲート効果とて、Ｖｂｓが例えば、０
〜ー３Ｖというように負の方向に大きくなるにつれてし
きい値電圧Ｖｔは正の方向に大きくなる。言い換える
と、一般にＮＭＯＳのしきい値電圧は正の値なので、Ｖ
ｂｓが負の方向に大きくなるにつれて、ＮＭＯＳのしき
い値電圧の絶対値は大きくなる。
クゲート―ソース間電圧Ｖｂｓにより変化することがバ
ックゲート効果として一般に知られている。ＰＭＯＳの
場合におけるバックゲート効果として、Ｖｂｓが例え
ば、０〜３Ｖというように正の方向に大きくなるにつれ
てしきい値電圧Ｖｔは負の方向に大きくなる。言い換え
ると、一般にＰＭＯＳのしきい値電圧は負の値なので、
Ｖｂｓが正の方向に大きくなるにつれて、ＰＭＯＳのし
きい値電圧の絶対値は大きくなる。また、ＮＭＯＳの場
合におけるバックゲート効果とて、Ｖｂｓが例えば、０
〜ー３Ｖというように負の方向に大きくなるにつれてし
きい値電圧Ｖｔは正の方向に大きくなる。言い換える
と、一般にＮＭＯＳのしきい値電圧は正の値なので、Ｖ
ｂｓが負の方向に大きくなるにつれて、ＮＭＯＳのしき
い値電圧の絶対値は大きくなる。
【００４０】例えば、Ｖｂｓ＝０Ｖのバイアスを与えな
い状態でのしきい値電圧Ｖｔｐの絶対値が０．５３Ｖで
あるＰＭＯＳにＶｂｓ＝１．３Ｖのバイアスを与える
と、ＰＭＯＳのしきい値電圧Ｖｔｐの絶対値は０．８８
Ｖと大きくなる。ここで、Ｖｂｓ＝１．３Ｖのバイアス
を与えた状態でのしきい値電圧Ｖｔｐの絶対値を０．５
３Ｖに設定したい場合には、ＰＭＯＳが形成される基板
又はウエル層の不純物濃度を上述したＶｂｓ＝０Ｖでの
しきい値電圧の絶対値が０．５３ＶになるＰＭＯＳが形
成される不純物濃度よりも下げて調整すればよい。
い状態でのしきい値電圧Ｖｔｐの絶対値が０．５３Ｖで
あるＰＭＯＳにＶｂｓ＝１．３Ｖのバイアスを与える
と、ＰＭＯＳのしきい値電圧Ｖｔｐの絶対値は０．８８
Ｖと大きくなる。ここで、Ｖｂｓ＝１．３Ｖのバイアス
を与えた状態でのしきい値電圧Ｖｔｐの絶対値を０．５
３Ｖに設定したい場合には、ＰＭＯＳが形成される基板
又はウエル層の不純物濃度を上述したＶｂｓ＝０Ｖでの
しきい値電圧の絶対値が０．５３ＶになるＰＭＯＳが形
成される不純物濃度よりも下げて調整すればよい。
【００４１】したがって、本実施の形態において、Ｖｂ
ｓ＝１．３Ｖのようにバイアスを与えたＰＭＯＳ１０９
のしきい値電圧Ｖｔｐの絶対値が例えば、０．５３Ｖと
なるように設定するために、バックゲート効果によりし
きい値電圧Ｖｔｐの絶対値が大きくなることを考慮し
て、ＰＭＯＳ１０９が形成される基板又はウエル層の不
純物濃度をＶｂｓ＝０Ｖでのしきい値電圧の絶対値が
０．５３Ｖになる場合のＰＭＯＳ１０９が形成される基
板又はウエル層の不純物濃度よりも低くすることにより
しきい値電圧を調整しており、Ｖｂｓ＝１．３Ｖのよう
にバイアスを与えたＰＭＯＳ１０９のしきい値電圧Ｖｔ
ｐの絶対値が０．５３Ｖとなるように設定して動作させ
ている。
ｓ＝１．３Ｖのようにバイアスを与えたＰＭＯＳ１０９
のしきい値電圧Ｖｔｐの絶対値が例えば、０．５３Ｖと
なるように設定するために、バックゲート効果によりし
きい値電圧Ｖｔｐの絶対値が大きくなることを考慮し
て、ＰＭＯＳ１０９が形成される基板又はウエル層の不
純物濃度をＶｂｓ＝０Ｖでのしきい値電圧の絶対値が
０．５３Ｖになる場合のＰＭＯＳ１０９が形成される基
板又はウエル層の不純物濃度よりも低くすることにより
しきい値電圧を調整しており、Ｖｂｓ＝１．３Ｖのよう
にバイアスを与えたＰＭＯＳ１０９のしきい値電圧Ｖｔ
ｐの絶対値が０．５３Ｖとなるように設定して動作させ
ている。
【００４２】また、本実施の形態において、ＮＭＯＳ１
１０はソース及びバックゲートともに接地電位に接続さ
れているのでＶｂｓ＝０Ｖの状態であり、ＮＭＯＳ１１
０のしきい電圧Ｖｔｎの絶対値が例えば、０．４５Ｖと
なるように設定して動作させている。
１０はソース及びバックゲートともに接地電位に接続さ
れているのでＶｂｓ＝０Ｖの状態であり、ＮＭＯＳ１１
０のしきい電圧Ｖｔｎの絶対値が例えば、０．４５Ｖと
なるように設定して動作させている。
【００４３】以下、この発明のＩＣが高速動作する理由
について述べる。
について述べる。
【００４４】Ｖｂｓ＝１．３Ｖでしきい電圧Ｖｔｐの絶
対値が０．５３ＶであるＰＭＯＳ１０９とＶｂｓ＝０Ｖ
でしきい電圧Ｖｔｎの絶対値が０．４５ＶであるＮＭＯ
Ｓ１１０とからなる本実施の形態におけるバイアスを与
えたインバータ回路と、Ｖｂｓ＝０Ｖでしきい電圧Ｖｔ
ｐの絶対値が０．５３ＶであるＰＭＯＳとＶｂｓ＝０Ｖ
でしきい電圧Ｖｔｎの絶対値が０．４５ＶであるＮＭＯ
Ｓとからなるバイアスを与えないインバータ回路との立
上がり及び立下がり特性を比較する。ここで、本実施の
形態におけるバイアスを与えるインバータ回路とバイア
スを与えないインバータ回路とのいずれにおいても、Ｐ
ＭＯＳのチャネル幅Ｗは５．０μｍ、チャネル長Ｌは
０．３５μｍであり、ＮＭＯＳのチャネル幅Ｗは２．０
μｍ、チャネル長Ｌは０．３５μｍであり、ＰＭＯＳが
形成される基板またはウエル層の不純物濃度が異なるこ
とをのぞいてはその他の諸条件は同じものとする。
対値が０．５３ＶであるＰＭＯＳ１０９とＶｂｓ＝０Ｖ
でしきい電圧Ｖｔｎの絶対値が０．４５ＶであるＮＭＯ
Ｓ１１０とからなる本実施の形態におけるバイアスを与
えたインバータ回路と、Ｖｂｓ＝０Ｖでしきい電圧Ｖｔ
ｐの絶対値が０．５３ＶであるＰＭＯＳとＶｂｓ＝０Ｖ
でしきい電圧Ｖｔｎの絶対値が０．４５ＶであるＮＭＯ
Ｓとからなるバイアスを与えないインバータ回路との立
上がり及び立下がり特性を比較する。ここで、本実施の
形態におけるバイアスを与えるインバータ回路とバイア
スを与えないインバータ回路とのいずれにおいても、Ｐ
ＭＯＳのチャネル幅Ｗは５．０μｍ、チャネル長Ｌは
０．３５μｍであり、ＮＭＯＳのチャネル幅Ｗは２．０
μｍ、チャネル長Ｌは０．３５μｍであり、ＰＭＯＳが
形成される基板またはウエル層の不純物濃度が異なるこ
とをのぞいてはその他の諸条件は同じものとする。
【００４５】図４はバイアスを与えたインバータ回路と
バイアスを与えないインバータ回路との立上がり特性を
示す図である。図４において、横軸は時間、縦軸は電圧
である。図４に示すように、本実施の形態におけるバイ
アスを与えたインバータ回路の方がバイアスを与えない
インバータ回路より立上がり速いことが理解できる。
バイアスを与えないインバータ回路との立上がり特性を
示す図である。図４において、横軸は時間、縦軸は電圧
である。図４に示すように、本実施の形態におけるバイ
アスを与えたインバータ回路の方がバイアスを与えない
インバータ回路より立上がり速いことが理解できる。
【００４６】図５はバイアスを与えたインバータ回路と
バイアスを与えないインバータ回路との立下がり特性を
示す図である。図５において、横軸は時間、縦軸は電圧
である。図５に示すように、本実施の形態におけるバイ
アスを与えたインバータ回路の方がバイアスを与えない
インバータ回路より立上がり速いことが理解できる。
バイアスを与えないインバータ回路との立下がり特性を
示す図である。図５において、横軸は時間、縦軸は電圧
である。図５に示すように、本実施の形態におけるバイ
アスを与えたインバータ回路の方がバイアスを与えない
インバータ回路より立上がり速いことが理解できる。
【００４７】以上のことより、しきい値電圧が同じであ
れば、本実施の形態にようにバイアスを与えたインバー
タ回路の方がバイアスを与えないインバータ回路よりも
立上がり及び立下がりとともに速くなり、高速動作する
こと言える。この理由としては、バックゲートとソース
との間のｐｎ接合に逆方向となるバイアスを与えている
ために空乏層の延びて接合容量が小さくなることが大き
な要因であると推測される。また、上述において、単体
のインバータ回路について比較を行ったが、ＣＭＯＳ回
路１０８には無数のＣＭＯＳ構成の回路が存在し、本発
明を適用することにより、ＣＭＯＳ回路１０８は従来と
比べてより高速動作することが容易に理解できる。
れば、本実施の形態にようにバイアスを与えたインバー
タ回路の方がバイアスを与えないインバータ回路よりも
立上がり及び立下がりとともに速くなり、高速動作する
こと言える。この理由としては、バックゲートとソース
との間のｐｎ接合に逆方向となるバイアスを与えている
ために空乏層の延びて接合容量が小さくなることが大き
な要因であると推測される。また、上述において、単体
のインバータ回路について比較を行ったが、ＣＭＯＳ回
路１０８には無数のＣＭＯＳ構成の回路が存在し、本発
明を適用することにより、ＣＭＯＳ回路１０８は従来と
比べてより高速動作することが容易に理解できる。
【００４８】以上説明したように、本実施の形態によれ
ば、外部電源電位を電源電位降下回路１０６により降下
させた電源電位をＣＭＯＳ回路１０８の電源電位として
用いているために、ＣＭＯＳ回路１０８は低電圧動作と
なるとともに、ＣＭＯＳ回路１０８を構成している例え
ば、ＣＭＯＳインバータ回路のＰＭＯＳ１０９のバック
ゲートに外部電源電位を与えて、それによるバックゲー
ト効果によりＰＭＯＳ１０９のしきい値電圧Ｖｔｐの絶
対値が大きくなることを考慮して、バイアスが与えられ
るＰＭＯＳ１０９が形成される基板又はウエル層の不純
物濃度を低くすることによりしきい値電圧を調整してお
り、バイアスが与えられない場合のＰＭＯＳのしきい値
電圧と同じになるように設定して動作させているので、
低消費電力で高速動作可能となる。
ば、外部電源電位を電源電位降下回路１０６により降下
させた電源電位をＣＭＯＳ回路１０８の電源電位として
用いているために、ＣＭＯＳ回路１０８は低電圧動作と
なるとともに、ＣＭＯＳ回路１０８を構成している例え
ば、ＣＭＯＳインバータ回路のＰＭＯＳ１０９のバック
ゲートに外部電源電位を与えて、それによるバックゲー
ト効果によりＰＭＯＳ１０９のしきい値電圧Ｖｔｐの絶
対値が大きくなることを考慮して、バイアスが与えられ
るＰＭＯＳ１０９が形成される基板又はウエル層の不純
物濃度を低くすることによりしきい値電圧を調整してお
り、バイアスが与えられない場合のＰＭＯＳのしきい値
電圧と同じになるように設定して動作させているので、
低消費電力で高速動作可能となる。
【００４９】また、本実施の形態において、外部電源電
位を電源電位降下回路１０６により一定に降下させた電
源電位をＣＭＯＳ回路１０８の電源電位として用いてい
るので、ＣＭＯＳ回路１０８の電源電位を変更する場合
は、電源電位降下回路１０６に与える参照電位ＶＲＥＦ
を変更すればよいので外部電源電位を変更する必要がな
く、汎用性に極めて優れている。
位を電源電位降下回路１０６により一定に降下させた電
源電位をＣＭＯＳ回路１０８の電源電位として用いてい
るので、ＣＭＯＳ回路１０８の電源電位を変更する場合
は、電源電位降下回路１０６に与える参照電位ＶＲＥＦ
を変更すればよいので外部電源電位を変更する必要がな
く、汎用性に極めて優れている。
【００５０】さらに、本実施の形態において、Ｖｂｓ＝
１．３ＶでのＰＭＯＳ１０９のしきい値電圧Ｖｔｐの絶
対値が０．５３Ｖとなるように設定するために、Ｖｂｓ
＝０Ｖでのしきい値電圧の絶対値が０．５３Ｖに場合の
ＰＭＯＳ１０９が形成される基板又はウエル層の不純物
濃度を例えば、８×１０18ｃｍー3とすると、Ｖｂｓ＝
１．３Ｖでのしきい電圧Ｖｔｐの絶対値が０．５３Ｖの
ＰＭＯＳ１０９が形成される基板又はウエル層の不純物
濃度はそれよりも低い、例えば、４．５×１０18ｃｍー3
となる。したがって、不純物濃度が低い値となるので、
同じしきい値電圧では、Ｖｂｓ＝１．３Ｖとバイアスを
与えた方が、Ｖｂｓ＝０Ｖとバイアスを与えないものに
比べてサブスレッショルドリーク電流が少なくなる。
１．３ＶでのＰＭＯＳ１０９のしきい値電圧Ｖｔｐの絶
対値が０．５３Ｖとなるように設定するために、Ｖｂｓ
＝０Ｖでのしきい値電圧の絶対値が０．５３Ｖに場合の
ＰＭＯＳ１０９が形成される基板又はウエル層の不純物
濃度を例えば、８×１０18ｃｍー3とすると、Ｖｂｓ＝
１．３Ｖでのしきい電圧Ｖｔｐの絶対値が０．５３Ｖの
ＰＭＯＳ１０９が形成される基板又はウエル層の不純物
濃度はそれよりも低い、例えば、４．５×１０18ｃｍー3
となる。したがって、不純物濃度が低い値となるので、
同じしきい値電圧では、Ｖｂｓ＝１．３Ｖとバイアスを
与えた方が、Ｖｂｓ＝０Ｖとバイアスを与えないものに
比べてサブスレッショルドリーク電流が少なくなる。
【００５１】図６は、図１に示す本実施の形態のＩＣに
おけるＣＭＯＳインバータ回路のデバイス図である。図
６に示すように、ＣＭＯＳ構造においては、一般的に知
らているように、波線で示す寄生トランジスタが形成さ
れ、これがラッチアップを起こしてデバイス破壊したり
する等の問題が生じる可能性があった。しかしながら、
本実施の形態においては、ＰＭＯＳ１０９のバックゲー
トとソースとの間のｐｎ接合に逆方向となるバイアスを
与えているために、ラッチアップが生じることがない。
おけるＣＭＯＳインバータ回路のデバイス図である。図
６に示すように、ＣＭＯＳ構造においては、一般的に知
らているように、波線で示す寄生トランジスタが形成さ
れ、これがラッチアップを起こしてデバイス破壊したり
する等の問題が生じる可能性があった。しかしながら、
本実施の形態においては、ＰＭＯＳ１０９のバックゲー
トとソースとの間のｐｎ接合に逆方向となるバイアスを
与えているために、ラッチアップが生じることがない。
【００５２】第２の実施の形態
図７は、この発明の第２の実施の形態における半導体集
積回路の回路図である。図７において、第１の実施の形
態と同様のものには同一符号をつけてある。ここで、第
１の実施の形態と同様のことについては説明を省略す
る。以下、第２の実施の形態における第１の実施の形態
と異なる事項について説明する。
積回路の回路図である。図７において、第１の実施の形
態と同様のものには同一符号をつけてある。ここで、第
１の実施の形態と同様のことについては説明を省略す
る。以下、第２の実施の形態における第１の実施の形態
と異なる事項について説明する。
【００５３】図７に示すように、ＩＣは、参照電位発生
回路７０２より発生する電源電位ＨＶＳＳが供給されて
いる電源線７０１（以下、ＨＶＳＳ線と称する）を有し
ている。ここで、電源電位ＨＶＳＳは、電源電位ＬＶＤ
Ｄより低く、電源電位ＶＳＳより高い電位である。
回路７０２より発生する電源電位ＨＶＳＳが供給されて
いる電源線７０１（以下、ＨＶＳＳ線と称する）を有し
ている。ここで、電源電位ＨＶＳＳは、電源電位ＬＶＤ
Ｄより低く、電源電位ＶＳＳより高い電位である。
【００５４】図８は、参照電位発生回路７０２の具体的
な回路構成の一例を示す回路図である。以下、構成と動
作について簡単に説明する。参照電位発生回路７０２
は、ＰＭＯＳ８０１、ＰＭＯＳ８０２、ＮＭＯＳ８０
３、ＮＭＯＳ８０４、ＰＭＯＳ８０５、ＮＭＯＳ８０
６、ＮＭＯＳ８０７、ＮＭＯＳ８０８、抵抗Ｒ１、抵抗
Ｒ２より構成される。また、それぞれのＭＯＳのバック
ゲートはソースに接続されている。
な回路構成の一例を示す回路図である。以下、構成と動
作について簡単に説明する。参照電位発生回路７０２
は、ＰＭＯＳ８０１、ＰＭＯＳ８０２、ＮＭＯＳ８０
３、ＮＭＯＳ８０４、ＰＭＯＳ８０５、ＮＭＯＳ８０
６、ＮＭＯＳ８０７、ＮＭＯＳ８０８、抵抗Ｒ１、抵抗
Ｒ２より構成される。また、それぞれのＭＯＳのバック
ゲートはソースに接続されている。
【００５５】ＰＭＯＳ８０１は電源電位ＶＤＤとノード
Ｎ１０との間に接続されており、そのゲートはＰＭＯＳ
８０２のゲートに接続されている。ＰＭＯＳ８０２は電
源電位ＶＤＤとノードＮ１１との間に接続されており、
そのゲートはＰＭＯＳ８０１のゲート及びノードＮ１１
に接続されている。
Ｎ１０との間に接続されており、そのゲートはＰＭＯＳ
８０２のゲートに接続されている。ＰＭＯＳ８０２は電
源電位ＶＤＤとノードＮ１１との間に接続されており、
そのゲートはＰＭＯＳ８０１のゲート及びノードＮ１１
に接続されている。
【００５６】ＮＭＯＳ８０３はノードＮ１０と電源電位
ＶＳＳとの間に接続されており、そのゲートはノードＮ
１２に接続されている。
ＶＳＳとの間に接続されており、そのゲートはノードＮ
１２に接続されている。
【００５７】ＮＭＯＳ８０４はノードＮ１１とノードＮ
１２との間に接続されており、そのゲートはノードＮ１
０に接続されている。
１２との間に接続されており、そのゲートはノードＮ１
０に接続されている。
【００５８】抵抗Ｒ１はノードＮ１２と電源電位ＶＳＳ
との間に接続されている。
との間に接続されている。
【００５９】ＰＭＯＳ８０５は電源電位ＶＤＤとノード
Ｎ１３との間に接続されており、そのゲートはノードＮ
１１に接続されている。
Ｎ１３との間に接続されており、そのゲートはノードＮ
１１に接続されている。
【００６０】ＮＭＯＳ８０６はノードＮ１３とノードＮ
１４との間に接続されており、そのゲートはノードＮ１
３に接続されている。ＮＭＯＳ８０７はノードＮ１４と
ノードＮ１５との間に接続されており、そのゲートはノ
ードＮ１４に接続されている。ＮＭＯＳ８０８はノード
Ｎ１５と電源電位ＶＳＳとの間に接続されており、その
ゲートはノードＮ１５に接続されている。
１４との間に接続されており、そのゲートはノードＮ１
３に接続されている。ＮＭＯＳ８０７はノードＮ１４と
ノードＮ１５との間に接続されており、そのゲートはノ
ードＮ１４に接続されている。ＮＭＯＳ８０８はノード
Ｎ１５と電源電位ＶＳＳとの間に接続されており、その
ゲートはノードＮ１５に接続されている。
【００６１】抵抗Ｒ２は電源電位ＶＤＤとノードＮ１３
との間に接続されている。
との間に接続されている。
【００６２】参照電位発生回路７０２はしきい値電圧基
準形の参照電位発生回路であり、ＮＭＯＳ８０３のしき
い値電圧Ｖｔを基準として参照電位ＶＲＥＦ及び電源電
位ＨＶＳＳを発生する回路である。
準形の参照電位発生回路であり、ＮＭＯＳ８０３のしき
い値電圧Ｖｔを基準として参照電位ＶＲＥＦ及び電源電
位ＨＶＳＳを発生する回路である。
【００６３】図７に示すように、ＣＭＯＳインバータ回
路を構成するＮＭＯＳ７０４のソースはＨＶＳＳ線７０
１が接続されており、電源電位ＨＶＳＳが供給されてい
る。また、ＮＭＯＳ７０４が形成される基板又はウエル
層（図示なし）にＶＳＳ線１０３が接続されており、電
源電位ＶＳＳが供給されている。すなわち、第２の実施
の形態は、第１の実施の加えて、ＮＭＯＳにもバイアス
を与えた形態である。
路を構成するＮＭＯＳ７０４のソースはＨＶＳＳ線７０
１が接続されており、電源電位ＨＶＳＳが供給されてい
る。また、ＮＭＯＳ７０４が形成される基板又はウエル
層（図示なし）にＶＳＳ線１０３が接続されており、電
源電位ＶＳＳが供給されている。すなわち、第２の実施
の形態は、第１の実施の加えて、ＮＭＯＳにもバイアス
を与えた形態である。
【００６４】ここで、本実施の形態において、ＨＶＳＳ
とは、例えば、０．５Ｖであり、その他は第１の実施の
形態と同じである。
とは、例えば、０．５Ｖであり、その他は第１の実施の
形態と同じである。
【００６５】本実施の形態において、ＮＭＯＳ７００４
は、バックゲートに０Ｖ、ソースに０．５Ｖ与えらいる
ので、Ｖｂｓ＝ー０．５Ｖとなる。これにより、上述し
たように、Ｖｂｓ＝ー０．５ＶでのＮＭＯＳ７０４のし
きい値電圧Ｖｔｎの絶対値は、Ｖｂｓ＝０Ｖの場合のＮ
ＭＯＳ７０４のしきい値電圧Ｖｔｎの絶対値より大きく
なる。
は、バックゲートに０Ｖ、ソースに０．５Ｖ与えらいる
ので、Ｖｂｓ＝ー０．５Ｖとなる。これにより、上述し
たように、Ｖｂｓ＝ー０．５ＶでのＮＭＯＳ７０４のし
きい値電圧Ｖｔｎの絶対値は、Ｖｂｓ＝０Ｖの場合のＮ
ＭＯＳ７０４のしきい値電圧Ｖｔｎの絶対値より大きく
なる。
【００６６】ここで、本実施の形態においては、第１の
実施の形態と同様に、Ｖｂｓ＝ー０．５Ｖのようにバイ
アスを与えたＮＭＯＳ７０４のしきい値電圧Ｖｔｎの絶
対値が例えば、０．４５Ｖとなるように設定するため
に、バックゲート効果によりしきい値電圧Ｖｔｎの絶対
値が大きくなることを考慮して、ＮＭＯＳ７０４が形成
される基板又はウエル層の不純物濃度をＶｂｓ＝０Ｖで
のしきい値電圧の絶対値が０．４５Ｖになる場合のＮＭ
ＯＳ７０４が形成される基板又はウエル層の不純物濃度
よりも低くすることによりしきい値電圧を調整してお
り、Ｖｂｓ＝ー０．５Ｖのようにバイアスを与えたＮＭ
ＯＳ７０４のしきい値電圧Ｖｔｎの絶対値が０．４５Ｖ
となるように設定して動作させている。
実施の形態と同様に、Ｖｂｓ＝ー０．５Ｖのようにバイ
アスを与えたＮＭＯＳ７０４のしきい値電圧Ｖｔｎの絶
対値が例えば、０．４５Ｖとなるように設定するため
に、バックゲート効果によりしきい値電圧Ｖｔｎの絶対
値が大きくなることを考慮して、ＮＭＯＳ７０４が形成
される基板又はウエル層の不純物濃度をＶｂｓ＝０Ｖで
のしきい値電圧の絶対値が０．４５Ｖになる場合のＮＭ
ＯＳ７０４が形成される基板又はウエル層の不純物濃度
よりも低くすることによりしきい値電圧を調整してお
り、Ｖｂｓ＝ー０．５Ｖのようにバイアスを与えたＮＭ
ＯＳ７０４のしきい値電圧Ｖｔｎの絶対値が０．４５Ｖ
となるように設定して動作させている。
【００６７】Ｖｂｓ＝１．３Ｖでしきい電圧Ｖｔｐの絶
対値が０．５３ＶであるＰＭＯＳ１０９とＶｂｓ＝ー
０．５Ｖでしきい電圧Ｖｔｎの絶対値が０．４５Ｖであ
るＮＭＯＳ７０４とからなる本実施の形態におけるバイ
アスを与えたインバータ回路と、Ｖｂｓ＝０Ｖでしきい
電圧Ｖｔｐの絶対値が０．５３ＶであるＰＭＯＳとＶｂ
ｓ＝０Ｖでしきい電圧Ｖｔｎの絶対値が０．４５Ｖであ
るＮＭＯＳとからなるバイアスを与えないインバータ回
路との立上がり及び立下がり特性を比較する。ここで、
本実施の形態におけるバイアスを与えるインバータ回路
とバイアスを与えないインバータ回路とのいずれにおい
ても、ＰＭＯＳのチャネル幅Ｗは５．０μｍ、チャネル
長Ｌは０．３５μｍであり、ＮＭＯＳのチャネル幅Ｗは
２．０μｍ、チャネル長Ｌは０．３５μｍであり、ＰＭ
ＯＳが形成される基板またはウエル層の不純物濃度が異
なることをのぞいてはその他の諸条件は同じものとす
る。
対値が０．５３ＶであるＰＭＯＳ１０９とＶｂｓ＝ー
０．５Ｖでしきい電圧Ｖｔｎの絶対値が０．４５Ｖであ
るＮＭＯＳ７０４とからなる本実施の形態におけるバイ
アスを与えたインバータ回路と、Ｖｂｓ＝０Ｖでしきい
電圧Ｖｔｐの絶対値が０．５３ＶであるＰＭＯＳとＶｂ
ｓ＝０Ｖでしきい電圧Ｖｔｎの絶対値が０．４５Ｖであ
るＮＭＯＳとからなるバイアスを与えないインバータ回
路との立上がり及び立下がり特性を比較する。ここで、
本実施の形態におけるバイアスを与えるインバータ回路
とバイアスを与えないインバータ回路とのいずれにおい
ても、ＰＭＯＳのチャネル幅Ｗは５．０μｍ、チャネル
長Ｌは０．３５μｍであり、ＮＭＯＳのチャネル幅Ｗは
２．０μｍ、チャネル長Ｌは０．３５μｍであり、ＰＭ
ＯＳが形成される基板またはウエル層の不純物濃度が異
なることをのぞいてはその他の諸条件は同じものとす
る。
【００６８】図９はバイアスを与えたインバータ回路と
バイアスを与えないインバータ回路との立上がり特性を
示す図である。図９において、横軸は時間、縦軸は電圧
である。図９に示すように、本実施の形態におけるバイ
アスを与えたインバータ回路の方がバイアスを与えない
インバータ回路より立上がり速いことが理解できる。
バイアスを与えないインバータ回路との立上がり特性を
示す図である。図９において、横軸は時間、縦軸は電圧
である。図９に示すように、本実施の形態におけるバイ
アスを与えたインバータ回路の方がバイアスを与えない
インバータ回路より立上がり速いことが理解できる。
【００６９】図１０はバイアスを与えたインバータ回路
とバイアスを与えないインバータ回路との立下がり特性
を示す図である。図１０において、横軸は時間、縦軸は
電圧である。図１０に示すように、本実施の形態におけ
るバイアスを与えたインバータ回路の方がバイアスを与
えないインバータ回路より立上がり速いことが理解でき
る。
とバイアスを与えないインバータ回路との立下がり特性
を示す図である。図１０において、横軸は時間、縦軸は
電圧である。図１０に示すように、本実施の形態におけ
るバイアスを与えたインバータ回路の方がバイアスを与
えないインバータ回路より立上がり速いことが理解でき
る。
【００７０】以上のことより、第１の実施の形態と同様
に、しきい値電圧が同じであれば、本実施の形態によう
にバイアスを与えたインバータ回路の方がバイアスを与
えないインバータ回路よりも立上がり及び立下がりとと
もに速くなり、高速動作すること言える。また、本実施
の形態のように、ＰＭＯＳ１０９とＮＭＯＳ７０４とも
にバイアスを与えることよってさらなる高速動作が望ま
れる。
に、しきい値電圧が同じであれば、本実施の形態によう
にバイアスを与えたインバータ回路の方がバイアスを与
えないインバータ回路よりも立上がり及び立下がりとと
もに速くなり、高速動作すること言える。また、本実施
の形態のように、ＰＭＯＳ１０９とＮＭＯＳ７０４とも
にバイアスを与えることよってさらなる高速動作が望ま
れる。
【００７１】さらに、本実施の形態において、第１の実
施の形態に加えて、Ｖｂｓ＝ー０．５ＶでのＮＭＯＳ７
０４のしきい値電圧Ｖｔｎの絶対値が０．４５Ｖとなる
ように設定するために、Ｖｂｓ＝０Ｖでのしきい値電圧
の絶対値が０．４５Ｖに場合のＮＭＯＳ７０４が形成さ
れる基板又はウエル層の不純物濃度を例えば、１．２×
１０18ｃｍー3とすると、Ｖｂｓ＝ー０．５Ｖでのしきい
電圧Ｖｔｎの絶対値が０．４５ＶのＮＭＯＳ７０４が形
成される基板又はウエル層の不純物濃度はそれよりも低
い、例えば、４．５×１０17ｃｍー3となる。したがっ
て、不純物濃度が低い値となるので、上述したように、
同じしきい値電圧では、Ｖｂｓ＝ー０．５Ｖとバイアス
を与えた方が、Ｖｂｓ＝０Ｖとバイアスを与えないもの
に比べてサブスレッショルドリーク電流が少なくなる。
本実施の形態は、ＰＭＯＳ１０９とＮＭＯＳ７０４とも
にサブスレッショルドリーク電流が少なくなるので、第
１の実施の形態よりさらなるサブスレッショルドリーク
電流の低減が望まれる。
施の形態に加えて、Ｖｂｓ＝ー０．５ＶでのＮＭＯＳ７
０４のしきい値電圧Ｖｔｎの絶対値が０．４５Ｖとなる
ように設定するために、Ｖｂｓ＝０Ｖでのしきい値電圧
の絶対値が０．４５Ｖに場合のＮＭＯＳ７０４が形成さ
れる基板又はウエル層の不純物濃度を例えば、１．２×
１０18ｃｍー3とすると、Ｖｂｓ＝ー０．５Ｖでのしきい
電圧Ｖｔｎの絶対値が０．４５ＶのＮＭＯＳ７０４が形
成される基板又はウエル層の不純物濃度はそれよりも低
い、例えば、４．５×１０17ｃｍー3となる。したがっ
て、不純物濃度が低い値となるので、上述したように、
同じしきい値電圧では、Ｖｂｓ＝ー０．５Ｖとバイアス
を与えた方が、Ｖｂｓ＝０Ｖとバイアスを与えないもの
に比べてサブスレッショルドリーク電流が少なくなる。
本実施の形態は、ＰＭＯＳ１０９とＮＭＯＳ７０４とも
にサブスレッショルドリーク電流が少なくなるので、第
１の実施の形態よりさらなるサブスレッショルドリーク
電流の低減が望まれる。
【００７２】図１１は、図７に示す本実施の形態のＩＣ
におけるＣＭＯＳインバータ回路のデバイス図である。
本実施の形態においては、ＮＭＯＳ７０４のバックゲー
トとソースとの間のｐｎ接合にも逆方向となるバイアス
を与えているために、ラッチアップに対するさらなる効
果が望まれる。
におけるＣＭＯＳインバータ回路のデバイス図である。
本実施の形態においては、ＮＭＯＳ７０４のバックゲー
トとソースとの間のｐｎ接合にも逆方向となるバイアス
を与えているために、ラッチアップに対するさらなる効
果が望まれる。
【００７３】なお、上述において、ＰＭＯＳにバイアス
を与えて動作させる例とＰＭＯＳ及びＮＭＯＳにバイア
スを与えて動作させる例とについて述べたが、ＮＭＯＳ
のみにバイアスを与えて動作させてもこの発明の効果が
得られることは言うまでもない。
を与えて動作させる例とＰＭＯＳ及びＮＭＯＳにバイア
スを与えて動作させる例とについて述べたが、ＮＭＯＳ
のみにバイアスを与えて動作させてもこの発明の効果が
得られることは言うまでもない。
【００７４】
【発明の効果】この発明によれば、外部電源電位を降下
させた電源電位をＣＭＯＳ回路の電源電位として用いて
いるために、ＣＭＯＳ回路は低電圧動作させるととも
に、ＣＭＯＳ回路を構成している例えば、ＣＭＯＳイン
バータ回路のＰＭＯＳのバックゲートに外部電源電位を
与えて、それによるバックゲート効果によりＰＭＯＳの
しきい値電圧Ｖｔｐの絶対値が大きくなることを考慮し
て、バイアスが与えられるＰＭＯＳが形成される基板又
はウエル層の不純物濃度を低くすることによりしきい値
電圧を調整しており、バイアスが与えられない場合のＰ
ＭＯＳのしきい値電圧と同じになるように設定して動作
させているので、低消費電力で高速動作可能となる。
させた電源電位をＣＭＯＳ回路の電源電位として用いて
いるために、ＣＭＯＳ回路は低電圧動作させるととも
に、ＣＭＯＳ回路を構成している例えば、ＣＭＯＳイン
バータ回路のＰＭＯＳのバックゲートに外部電源電位を
与えて、それによるバックゲート効果によりＰＭＯＳの
しきい値電圧Ｖｔｐの絶対値が大きくなることを考慮し
て、バイアスが与えられるＰＭＯＳが形成される基板又
はウエル層の不純物濃度を低くすることによりしきい値
電圧を調整しており、バイアスが与えられない場合のＰ
ＭＯＳのしきい値電圧と同じになるように設定して動作
させているので、低消費電力で高速動作可能となる。
【図１】この発明の第１の実施の形態における半導体集
積回路の回路図である。
積回路の回路図である。
【図２】電源電位降下回路１０６の具体的な回路構成の
一例を示す回路図である。
一例を示す回路図である。
【図３】参照電位発生回路１０７の具体的な回路構成の
一例を示す回路図である。
一例を示す回路図である。
【図４】この発明の第１の実施の形態におけるバイアス
を与えたインバータ回路とバイアスを与えないインバー
タ回路との立上がり特性を示す図である。
を与えたインバータ回路とバイアスを与えないインバー
タ回路との立上がり特性を示す図である。
【図５】この発明の第１の実施の形態におけるバイアス
を与えたインバータ回路とバイアスを与えないインバー
タ回路との立下がり特性を示す図である。
を与えたインバータ回路とバイアスを与えないインバー
タ回路との立下がり特性を示す図である。
【図６】図１に示す第１の実施の形態のＩＣにおけるＣ
ＭＯＳインバータ回路のデバイス図である。
ＭＯＳインバータ回路のデバイス図である。
【図７】この発明の第２の実施の形態における半導体集
積回路の回路図である。
積回路の回路図である。
【図８】参照電位発生回路７０２の具体的な回路構成の
一例を示す回路図である。
一例を示す回路図である。
【図９】この発明の第２の実施の形態におけるバイアス
を与えたインバータ回路とバイアスを与えないインバー
タ回路との立上がり特性を示す図である。
を与えたインバータ回路とバイアスを与えないインバー
タ回路との立上がり特性を示す図である。
【図１０】この発明の第２の実施の形態におけるバイア
スを与えたインバータ回路とバイアスを与えないインバ
ータ回路との立下がり特性を示す図である。
スを与えたインバータ回路とバイアスを与えないインバ
ータ回路との立下がり特性を示す図である。
【図１１】図７に示す第２の実施の形態のＩＣにおける
ＣＭＯＳインバータ回路のデバイス図である。
ＣＭＯＳインバータ回路のデバイス図である。
１０１ ＶＤＤ線
１０２ ＬＶＤＤ線
１０３ ＶＳＳ線
７０１ ＨＶＳＳ線
１０４、１０５ パッド
１０６ 電源電位降下回路
１０７、７０２ 参照電位発生回路
１０８、７０３ ＣＭＯＳ回路
１０９ ＰＭＯＳ
１１０、７０４ ＮＭＯＳ
Ｎ１〜Ｎ１５ ノード
Claims (8)
- 【請求項１】 半導体集積回路であって、 第１の電源電位が供給される第１電源線と、 前記第１の電源電位が供給され、前記第１の電源電位を
降下させて第２の電源電位を発生する電源電圧降下回路
と、 前記電源電位降下回路より発生した前記第２の電源電位
が供給される第２の電源線と、 前記第２の電源電位より低い第３の電源電位が供給され
る第３の電源線と、ソースが前記第２の電源線に接続され、ドレインが出力
端子に接続され、ゲートが入力端子に接続されたＰ型Ｍ
ＯＳトランジスタと、 ドレインが前記出力端子に接続され、ソースが前記第３
の電源線に接続され、ゲートが前記入力端子に接続され
たＮ型ＭＯＳトランジスタとを備え、 前記Ｐ型ＭＯＳトランジスタのバックゲートに前記第１
の電源電位が供給され、該Ｐ型ＭＯＳトランジスタのし
きい値の絶対値を所定値とすべく、該Ｐ型ＭＯＳトラン
ジスタが形成される基板またはウェル層の不純物濃度
が、バックゲート及びソースに共通の電位を供給した場
合におけるＰ型ＭＯＳトランジスタのしきい値電圧の絶
対値が前記所定値となる基板またはウェル層の不純物濃
度より低いことを特徴とする半導体集積回路。 - 【請求項２】 前記第１の電源電位は、外部から供給さ
れることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記電源電位降下回路は、参照電位発生
回路より出力される参照電位が入力され、前記第２の電
源線に供給される電位と前記参照電位とを比較する比較
回路と、 前記比較回路の比較結果に基づいて、前記第２の電源線
に供給する前記第２の電源電位を前記参照電位となるよ
うに調整する電源電位調整回路とを有することを特徴と
する請求項１または請求項２記載の半導体集積回路。 - 【請求項４】 半導体集積回路であって、 第１の電源電位が供給される第１電源線と、 前記第１の電源電位が供給され、前記第１の電源電位を
降下させて第２の電源電位を発生する電源電圧降下回路
と、 前記電源電位降下回路より発生した前記第２の電源電位
が供給される第２の電源線と、 前記第２の電源電位より低い第３の電源電位が供給され
る第３の電源線と、ソースが前記第２の電源線に接続され、ドレインが出力
端子に接続され、ゲートが入力端子に接続されたＰ型Ｍ
ＯＳトランジスタと、 ドレインが前記出力端子に接続され、ソースが前記第３
の電源線に接続され、ゲートが前記入力端子に接続され
たＮ型ＭＯＳトランジスタと、 前記第３の電源電位より低い第４の電源電位が供給され
る第４の電源線とを備え、 前記Ｐ型ＭＯＳトランジスタのバックゲートに前記第１
の電源電位が供給され、該Ｐ型ＭＯＳトランジスタのし
きい値の絶対値を所定値とすべく、該Ｐ型ＭＯＳトラン
ジスタが形成される基板またはウェル層の不純物濃度
が、バックゲート及びソースに共通の電位を供給した場
合におけるＰ型ＭＯＳトランジスタのしきい値電圧の絶
対値が前記所定値となる基板またはウェル層の不純物濃
度より低く、 前記Ｎ型ＭＯＳトランジスタのバックゲートに前記第４
の電源電位が供給され、該Ｎ型ＭＯＳトランジスタのし
きい値の絶対値を所定値とすべく、該Ｎ型ＭＯＳトラン
ジスタが形成される基板またはウェル層の不純物濃度
が、バックゲート及びソースに共通の電位を供給した場
合におけるＮ型ＭＯＳトランジスタのしきい値電圧の絶
対値が前記所定値となる基板またはウェル層の不純物濃
度より低いことを特徴とする半導体集積回路。 - 【請求項５】 前記第１の電源電位は、外部から供給さ
れることを特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 前記第４の電源電位は、接地電位である
ことを特徴とする請求項５記載の半導体集積回路。 - 【請求項７】 前記電源電位降下回路は、参照電位発生
回路より出力される第１の参照電位が入力され、前記第
２の電源線に供給される電位と前記第１の参照電位とを
比較する比較回路と、 前記比較回路の比較結果に基づいて、第２の電源線に供
給する前記第２の電源電位を前記第１の参照電位となる
ように調整する電源電位調整回路とを有することを特徴
とする請求項１または請求項４〜６のいずれか１つに記
載の半導体集積回路。 - 【請求項８】 前記第３の電源線には、前記第１の参照
電位より低い第２の参照電位が前記参照電位発生回路よ
り供給されることを特徴とする請求項７記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24565599A JP3373179B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24565599A JP3373179B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068992A JP2001068992A (ja) | 2001-03-16 |
| JP3373179B2 true JP3373179B2 (ja) | 2003-02-04 |
Family
ID=17136865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24565599A Expired - Fee Related JP3373179B2 (ja) | 1999-08-31 | 1999-08-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3373179B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5337613B2 (ja) * | 2009-07-28 | 2013-11-06 | 株式会社半導体エネルギー研究所 | レギュレータ回路、および非接触データキャリア |
| JP5411029B2 (ja) * | 2010-03-11 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 基準電流生成回路 |
-
1999
- 1999-08-31 JP JP24565599A patent/JP3373179B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001068992A (ja) | 2001-03-16 |
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