JP5337613B2 - レギュレータ回路、および非接触データキャリア - Google Patents

Description

技術分野は、出力電圧のばらつきを低減するレギュレータ回路に関する。

図２は、従来のレギュレータ回路の回路図である。このレギュレータ回路は、しきい値電圧参照型のバイアス回路１０、誤差増幅器２０、出力制御回路３０および帰還分圧器４０で構成されている。

バイアス回路１０は、参照電位Ｖｒｅｆを生成する回路である。

誤差増幅器２０は、参照電位Ｖｒｅｆと、帰還電位Ｖｆｂとの電位差を増幅し、電位Ｖｎ２を出力する回路である。

出力制御回路３０は、電位Ｖｎ２によって、レギュレータ回路の出力電位ＶＤＤおよび出力する電流を制御する回路である。

帰還分圧器４０は、出力電位ＶＤＤに応じた電位を、抵抗などで分圧させ、帰還電位Ｖｆｂとして誤差増幅器２０にフィードバックする回路である。

特許文献１では、出力電圧のうち、帰還された電圧を増幅する入力段と、入力段の位相を反転する位相反転段と、位相反転段の出力によって駆動され、負荷Ｚに電源電圧を供給する出力段と、からなる電圧レギュレータが提案されている。

特開２０００−３９９２３号公報

レギュレータ回路において、しきい値電圧参照型のバイアス回路１０が生成する参照電位Ｖｒｅｆは、バイアス回路１０における、Ｎ型トランジスタのしきい値電圧Ｖｔｈｎのばらつきに依存している。

したがって、バイアス回路１０におけるＮ型トランジスタのしきい値電圧Ｖｔｈｎのばらつきによって参照電圧Ｖｒｅｆにばらつきが生じ、その結果、レギュレータ回路の出力電位ＶＤＤの値にもばらつきが生じてしまうという課題があった。

本発明の一態様は、しきい値電圧参照型バイアス回路と、誤差増幅器と、出力制御回路と、帰還分圧器と、を備え、帰還分圧器は、ダイオード接続されたＰ型トランジスタを有し、しきい値電圧参照型バイアス回路におけるＮ型トランジスタのしきい値電圧ＶｔｈｎおよびＰ型トランジスタのしきい値電圧Ｖｔｈｐについて、Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路である。

本発明の一態様は、しきい値電圧参照型バイアス回路と、誤差増幅器と、出力制御回路と、帰還分圧器と、を備え、しきい値電圧参照型バイアス回路は、第１および第２のＰ型トランジスタと、第１および第２のＮ型トランジスタと、第１の抵抗と、を有し、帰還分圧器は、第３のＰ型トランジスタと、第２の抵抗と、を有し、出力制御回路は、第４のＰ型トランジスタを有し、誤差増幅器は、第５および第６のＰ型トランジスタと、第３乃至第５のＮ型トランジスタと、を有し、第１のＰ型トランジスタのゲートは、第２のＰ型トランジスタのゲートおよび第２のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、第１のＰ型トランジスタのソースまたはドレインの一方は、入力電位と電気的に接続され、第１のＰ型トランジスタのソースまたはドレインの他方は、第１のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第１のＮ型トランジスタのゲートは、第１の抵抗の一端と電気的に接続され、第１のＮ型トランジスタのソースまたはドレインの他方は、基準電位と電気的に接続され、第２のＰ型トランジスタのソースまたはドレインの一方は、第２のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第２のＰ型トランジスタのソースまたはドレインの他方は、入力電位と電気的に接続され、第２のＮ型トランジスタのゲートは、第１のＰ型トランジスタのソースまたはドレインの他方と電気的に接続され、第２のＮ型トランジスタのソースまたはドレインの他方は、第１の抵抗の一端と電気的に接続され、第１の抵抗の他端は、基準電位と電気的に接続され、第３のＰ型トランジスタのゲートおよびソースまたはドレインの一方は、第２の抵抗の一端と電気的に接続され、第３のＰ型トランジスタのソースまたはドレインの他方は、第４のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、第４のＰ型トランジスタのソースまたはドレインの他方は、入力電位と電気的に接続され、第２の抵抗の他端は、基準電位と電気的に接続され、第５のＰ型トランジスタのソースまたはドレインの一方は、入力電位と電気的に接続され、第５のＰ型トランジスタのソースまたはドレインの他方は、第３のＮ型トランジスタのソースまたはドレインの一方および第４のＰ型トランジスタのゲートと電気的に接続され、第６のＰ型トランジスタのソースまたはドレインの一方は、入力電位と電気的に接続され、第６のＰ型トランジスタのゲートおよびソースまたはドレインの他方は、第５のＰ型トランジスタのゲートと電気的に接続され、第３のＮ型トランジスタのゲートは、第２のＮ型トランジスタのゲートと電気的に接続され、第３のＮ型トランジスタのソースまたはドレインの他方は、第５のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第４のＮ型トランジスタのゲートは、第２の抵抗の一端と電気的に接続され、第４のＮ型トランジスタのソースまたはドレインの一方は、第６のＰ型トランジスタのソースまたはドレインの他方と電気的に接続され、第４のＮ型トランジスタのソースまたはドレインの他方は、第５のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第５のＮ型トランジスタのゲートは、第１の抵抗の一端と電気的に接続され、第５のＮ型トランジスタのソースまたはドレインの他方は、基準電位と電気的に接続され、第１および第２のＮ型トランジスタのしきい値電圧Ｖｔｈｎおよび第３のＰ型トランジスタのしきい値電圧Ｖｔｈｐについて、Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路である。

しきい値電圧参照型バイアス回路を有するレギュレータ回路における、出力電位ＶＤＤの値のばらつきを低減し、出力電位ＶＤＤを安定できるという効果がある。

レギュレータ回路の回路図 従来のレギュレータ回路の回路図 レギュレータ回路に用いるＮ型トランジスタとＰ型トランジスタのしきい値電圧の特性を示す図 レギュレータ回路を用いた非接触データキャリアの一構成例を示す図 トランジスタの作製方法を示す断面図 （Ａ）図２に示す従来のレギュレータ回路および（Ｂ）図１に示すレギュレータ回路の出力電圧の測定結果を比較した図

以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図１は、本実施の形態を示すレギュレータ回路の回路図である。このレギュレータ回路は、図２と同様、しきい値電圧参照型のバイアス回路１０，誤差増幅器２０，出力制御回路３０および帰還分圧器４０で構成されている。

しきい値電圧参照型のバイアス回路は、必要とするトランジスタ数が少ないため、回路の面積を抑えることができる。また、当該バイアス回路は、動作電圧が低く、かつ、低消費電流を実現できる。そのため、ＲＦＩＤ技術を用いた無線通信システムにおける非接触データキャリア等に具備する用途のレギュレータ回路を、しきい値電圧参照型のバイアス回路を備えたレギュレータ回路とすることは有効である。

バイアス回路１０は、Ｐ型トランジスタ１１，１２、Ｎ型トランジスタ１３，１４および抵抗１５を有している（以下、「Ｐ型トランジスタ」，「Ｎ型トランジスタ」を単に「トランジスタ」と記すことがある）。

ここで、トランジスタは、チャネル層にシリコンを用いた薄膜トランジスタである。なお、トランジスタの構造は、シングルゲート構造に限らず、ダブルゲート構造などのマルチゲート構造であってもよい。

トランジスタ１１およびトランジスタ１４は、入力電位Ｖｉｎと基準電位ＧＮＤとの間に直列接続されている。トランジスタ１２のゲートおよびドレインは、カレントミラーを構成するトランジスタ１１のゲートに接続されている。したがって、トランジスタ１１およびトランジスタ１２に流れる電流値は等しい。

また、トランジスタ１２のソースは入力電位Ｖｉｎに、ドレインはＮ型トランジスタ１３および抵抗１５を介して基準電位ＧＮＤにそれぞれ接続されている。

なお、基準電位ＧＮＤは、０Ｖに限らず、回路の基準となる電位であればよい。

トランジスタ１３は、トランジスタ１４の飽和領域での動作を担保するために設けられている。

飽和領域におけるトランジスタ１４のドレイン電流Ｉｄ１は、式（１）で表される。

ただし、μ：電子の移動度，Ｃｏｘ：単位面積あたりのゲート酸化膜容量，Ｗ１：トランジスタ１４のチャネル幅，Ｌ１：トランジスタ１４のチャネル長，Ｖｔｈｎ１：トランジスタ１４のしきい値電圧

式（１）より、トランジスタ１４のゲート・ソース間電圧Ｖｇｓ１は、式（２）で表される。

一方、トランジスタ１４のゲートとドレインとの間には、トランジスタ１３のＶｇｓに等しい電圧が印加されている。

トランジスタ１３のドレイン電流Ｉｄ２は、式（３）で表される。

ただし、μ：電子の移動度，Ｃｏｘ：単位面積あたりのゲート酸化膜容量，Ｗ２：トランジスタ１３のチャネル幅，Ｌ２：トランジスタ１３のチャネル長，Ｖｔｈｎ２：トランジスタ１３のしきい値電圧

式（３）より、トランジスタ１３のゲート・ソース間電圧Ｖｇｓ２は、式（４）で表される。

ここで、参照電位Ｖｒｅｆは、Ｖｇｓ１とＶｇｓ２との和である。したがって、次の式（５）が成り立つ。

式（５）より、参照電位Ｖｒｅｆは、Ｎ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎの増加に伴って増加し、当該Ｖｔｈｎの減少に伴って減少するという関係にあることが理解できる。

続いて、誤差増幅器２０について説明する。

誤差増幅器２０は、参照電位Ｖｒｅｆがゲートに与えられるＮ型トランジスタ２１および帰還電位Ｖｆｂがゲートに与えられるＮ型トランジスタ２２を有している。トランジスタ２１，２２のドレインは、それぞれＰ型トランジスタ２３，２４を介して、入力電位Ｖｉｎに接続されている。また、トランジスタ２１，２２のソースはノードＮ１に接続されている。

ノードＮ１と、基準電位ＧＮＤとの間には、一定電流を流すＮ型トランジスタ２５が接続されている。

トランジスタ２３，２４のゲートは、トランジスタ２２のドレインに接続されている。そして、トランジスタ２１のドレインが接続されたノードＮ２から、電位Ｖｎ２が出力される。

なお、誤差増幅器２０の構成は、前記の構成に限定するものではなく、２端子の電位差を増幅して出力する構成を有するものであれば、実施に適したものを適宜選択することができる。例えば、差動増幅器やオペアンプ等が挙げられる。

続いて、出力制御回路３０および帰還分圧器４０について説明する。

出力制御回路３０および帰還分圧器４０は、入力電位Ｖｉｎと、基準電位ＧＮＤとの間に、Ｐ型トランジスタ３１、ダイオード接続されたＰ型トランジスタ４１および抵抗４２が直列に接続されて構成されている。そして、トランジスタ４１のソースおよびドレインから、それぞれ出力電位ＶＤＤおよび帰還電位Ｖｆｂが出力されるものとなっている。

なお、図１に示す帰還分圧器４０において、図示されているＰ型トランジスタは単数であるが、複数のダイオード接続されたＰ型トランジスタが直列に接続されていてもよい。

また、抵抗４２に置換して、ダイオード接続されたＮ型トランジスタを用いてもよい。

このように、本レギュレータ回路は、誤差増幅器２０に参照電位Ｖｒｅｆを入力し、出力制御回路３０および帰還分圧器４０で負帰還を施すことにより、出力電位ＶＤＤを安定化している。なお、負帰還を施すことで、帰還電位Ｖｆｂは、参照電位Ｖｒｅｆと同電位となるように制御される。

続いて、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタのしきい値電圧の特性について、図３に基づいて説明する。

図３は、１枚の基板につき４８箇所のＮ型トランジスタおよびＰ型トランジスタのしきい値電圧Ｖｔｈを測定した結果をまとめたグラフである。なお、各測定箇所におけるＮ型トランジスタと、Ｐ型トランジスタとの間隔は、約３０００μｍである。

図３より、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタのＶｔｈｎとＶｔｈｐとの間には、Ｖｔｈｎの増加とともに、Ｖｔｈｐも増加し、Ｖｔｈｎの減少とともに、Ｖｔｈｐも減少するという関係があることがわかる。

これより、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタは、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいといえる。

ここで、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいとは、Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいという関係を満たしていることをいう。

例えば、図３において、Ｖｔｈｎの標準偏差３σは約０．２Ｖ，Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σは約０．１Ｖである。したがって、この場合において、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきは小さいといえる。

図１に示すレギュレータ回路において、少なくともＮ型トランジスタ１３，１４およびＰ型トランジスタ４１が、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいという特性を有していれば、レギュレータ回路の出力電位ＶＤＤの値のばらつきを低減するという効果を得ることができる。

なお、図１に示すレギュレータ回路において、Ｎ型トランジスタ１３，１４と、Ｐ型トランジスタ４１との間隔は、３０００μｍより小さい。したがって、Ｎ型トランジスタ１３，１４およびＰ型トランジスタ４１は、図３に示すＶｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいという特性を充分に満たす。

続いて、本レギュレータ回路の出力電位ＶＤＤについて説明する。

本レギュレータ回路における出力電位ＶＤＤは、式（６）で表すことができる。

式（６）より、本レギュレータ回路において、（トランジスタ４１のオン抵抗Ｒ１／抵抗４２の抵抗値Ｒ２）の比によって、出力電位ＶＤＤが変動することがわかる。

本レギュレータ回路において、先述のとおり、バイアス回路１０におけるＮ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎが増加すると、参照電位Ｖｒｅｆが増加し、それに伴って出力電位ＶＤＤも増加するとも考えられる。

しかしながら、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタは、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいものである。したがって、Ｎ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎの増加とともに、Ｐ型トランジスタ４１のしきい値電圧Ｖｔｈｐも増加する。その結果、Ｐ型トランジスタ４１のオン抵抗は減少する。

したがって、数式（６）より、出力電位ＶＤＤの増加は抑制されることがわかる。

同様に、バイアス回路１０におけるＮ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎが減少する場合は、参照電位Ｖｒｅｆが減少し、それに伴って出力電位ＶＤＤも減少するとも考えられる。

しかしながら、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタは、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいものである。したがって、Ｎ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎの減少とともに、Ｐ型トランジスタ４１のしきい値電圧Ｖｔｈｐも減少する。その結果、Ｐ型トランジスタ４１のオン抵抗は増加する。

したがって、数式（６）より、出力電位ＶＤＤの減少は抑制されることがわかる。

このように、レギュレータ回路におけるＮ型トランジスタおよびＰ型トランジスタを、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいものとし、帰還分圧器４０においてダイオード接続されたＰ型トランジスタをその構成要素とすることで、しきい値電圧参照型バイアス回路を有するレギュレータ回路における、出力電位ＶＤＤの値のばらつきを低減することが可能となる。

したがって、レギュレータ回路を含むデバイスの歩留まりの向上を図ることができる。

（実施の形態２）
実施の形態１で示したレギュレータ回路は、バイアス回路および帰還分圧器において、トランジスタの極性を反転しても成り立つ。

すなわち、バイアス回路を、Ｐ型トランジスタのしきい値電圧Ｖｔｈｐ参照型とし、帰還分圧器をダイオード接続されたｎ型トランジスタおよび抵抗で構成してもよい。

バイアス回路および帰還分圧器においてトランジスタの極性を反転しても、実施の形態１で示したレギュレータ回路と同様の効果を得ることができる。

（実施の形態３）
図４は、実施の形態１，２で示したレギュレータ回路を具備した非接触データキャリアの構成例である。この非接触データキャリアは、アンテナ回路５０，整流回路６０，レギュレータ回路７０および演算回路８０で構成されている。

アンテナ回路５０は、無線通信装置（図示せず）に対し、信号の送受信を行う。

整流回路６０は、アンテナ回路５０において受信された搬送波を整流し、直流電圧を生成する。

レギュレータ回路７０は、整流回路６０において生成された直流電圧を入力電源端子７１および基準電源端子７２から入力し、整流回路６０の出力電圧の変動に依存せずに、一定な電位を出力端子７３から取り出し、演算回路８０へ供給する。

演算回路８０は、無線通信装置から搬送波に重畳して送信される命令信号に応じて、応答を行うための応答信号を出力する。

演算回路８０の内部の構成については特に限定するものではないが、変調回路、復調回路、メモリ、信号処理回路、符号化回路などが設けられていてもよい。

実施の形態１，２で示したレギュレータ回路は、出力電位ＶＤＤのばらつきが小さいため、レギュレータ回路７０後段の回路として、動作電圧マージンの狭い回路を選択することができる。また、当該動作電圧マージンの狭い回路を選択した場合でも、歩留まりの向上ができる。

また、出力電位ＶＤＤのばらつきが小さく、出力電位ＶＤＤが不所望に高くなることがないため、レギュレータ回路７０後段の回路として、耐圧が低い回路を選択することができる。これにより、製造コストを低減することができる。

（実施の形態４）
本レギュレータ回路に用いる、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいＮ型トランジスタおよびＰ型トランジスタの作製方法の一例について、図５に基づいて説明する。

基板１００を洗浄後、基板１００上に、剥離層１１０を形成する。その後、剥離層１１０上に、下地膜１２０および非晶質半導体膜１３０を成膜する（図５（Ａ）参照）。

非晶質半導体膜１３０を成膜後、脱水素化処理を行う。その後、レーザ照射によって、非晶質半導体膜１３０を結晶化し、結晶性半導体膜とする。

その後、結晶性半導体膜の全面に、ｎ型またはｐ型の導電性を付与する不純物元素を添加する。この工程により、トランジスタのしきい値電圧Ｖｔｈを制御することが可能となる。

また、この工程により、当該結晶性半導体膜からなる島状半導体膜を有するＮ型トランジスタおよびＰ型トランジスタの、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきを小さくすることができる。

ただし、この工程は、必ずしも行う必要はない。

続いて、結晶性半導体膜をパターニングおよびエッチングして、島状半導体膜１３１および１３２を形成する。その後、島状半導体膜１３１および１３２を覆うように、絶縁膜１４０を成膜する（図５（Ｂ）参照）。

続いて、島状半導体膜１３１および１３２上に、絶縁膜１４０を介して、導電膜１５０を形成する（図５（Ｃ）参照）。

続いて、導電膜１５０をマスクとして、島状半導体膜１３１にｎ型の導電性を付与する不純物元素を添加して、ｎ型領域１３３を形成する（図５（Ｄ）参照）。

このとき、島状半導体膜１３２にも、ｎ型の導電性を付与する不純物元素が添加される。ただし、島状半導体膜１３２を、レジストマスク（図示せず）で覆い、島状半導体膜１３２にｎ型の導電性を付与する不純物元素が添加されないようにしてもよい。

続いて、導電膜１５０をマスクとして、島状半導体膜１３２にｐ型の導電性を付与する不純物元素を添加して、ｐ型領域１３４を形成する（図５（Ｄ）参照）。

このとき、島状半導体膜１３１は、レジストマスク（図示せず）で覆う必要がある。

以上により、ｎ型領域１３３を有するＮ型トランジスタおよびｐ型領域１３４を有するＰ型トランジスタを作製することができる。

この後、必要に応じてＮ型トランジスタおよびＰ型トランジスタを覆うように層間絶縁膜、パッシベーション膜、封止膜などを形成する。また、剥離層１１０を剥離して基板１００を分離し、Ｎ型トランジスタおよびＰ型トランジスタをフレキシブルな基板上に設けることで、フレキシブルな半導体装置を得ることも可能である。

図６は、（Ａ）図２に示す従来のレギュレータ回路および（Ｂ）図１に示すレギュレータ回路の出力電位ＶＤＤの測定結果を比較した図である。

図６の横軸は入力電位Ｖｉｎ、縦軸は出力電位ＶＤＤを示す。

図６（Ａ）において、レギュレータ回路の出力電位ＶＤＤは、２．６Ｖ乃至３．６Ｖの間でばらついていることが確認できる。一方、図６（Ｂ）において、レギュレータ回路の出力電位ＶＤＤは、３．１Ｖ乃至３．４Ｖの間に収束していることが確認できる。

この結果を比較考量すると、図１に示すレギュレータ回路を用いることで、複数のレギュレータ回路間における出力電位ＶＤＤの値のばらつきが低減したことがわかる。

１０ バイアス回路
２０ 誤差増幅器
３０ 出力制御回路
４０ 帰還分圧器
１１，１２，２３，２４，３１，４１ Ｐ型トランジスタ
１３，１４，２１，２２，２５ Ｎ型トランジスタ
１５，４２ 抵抗
５０ アンテナ回路
６０ 整流回路
７０ レギュレータ回路
８０ 演算回路
１００ 基板
１１０ 剥離層
１２０ 下地膜
１３０ 非晶質半導体膜
１３１，１３２ 島状半導体膜
１４０ 絶縁膜
１５０ 導電膜
１３３ ｎ型領域
１３４ ｐ型領域

Claims (7)

1. 第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、第１の電位が入力されて第５の電位が出力されるレギュレータ回路であって、
   前記第１の回路は、前記第１の電位が入力され、前記第１の電位に対応する第２の電位を生成する機能を有し、
   前記第２の回路は、前記第２の電位および第３の電位が入力され、前記第２の電位と前記第３の電位の電位差を増幅することによって第４の電位を生成する機能を有し、
   前記第３の回路は、前記第４の電位が入力され、前記第４の電位に対応する前記第５の電位を生成する機能を有し、
   前記第４の回路は、前記第５の電位と基準電位との電位差を分圧し、前記第３の電位を生成する機能を有し、
   前記第１の回路は、Ｎ型トランジスタを有し、
   前記第４の回路は、ダイオード接続されたＰ型トランジスタを有し、
   前記Ｎ型トランジスタのしきい値電圧Ｖｔｈｎ、および前記Ｐ型トランジスタのしきい値電圧Ｖｔｈｐについて、前記Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路。
2. 第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、第１の電位が入力されて第５の電位が出力されるレギュレータ回路であって、
   前記第１の回路は、前記第１の電位が入力され、前記第１の電位に対応する第２の電位を生成する機能を有し、
   前記第２の回路は、前記第２の電位および第３の電位が入力され、前記第２の電位と前記第３の電位の電位差を増幅することによって第４の電位を生成する機能を有し、
   前記第３の回路は、前記第４の電位が入力され、前記第４の電位に対応する前記第５の電位を生成する機能を有し、
   前記第４の回路は、前記第５の電位と基準電位との電位差を分圧し、前記第３の電位を生成する機能を有し、
   前記第１の回路は、Ｐ型トランジスタを有し、
   前記第４の回路は、ダイオード接続されたＮ型トランジスタを有し、
   前記Ｎ型トランジスタのしきい値電圧Ｖｔｈｎ、および前記Ｐ型トランジスタのしきい値電圧Ｖｔｈｐについて、前記Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路。
3. 第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、第１の電位が入力されて第５の電位が出力されるレギュレータ回路であって、
   前記第１の回路は、第１のＰ型トランジスタと、第２のＰ型トランジスタと、第１のＮ型トランジスタと、第２のＮ型トランジスタと、第１の抵抗と、を有し、
   前記第１のＰ型トランジスタのゲートは、前記第２のＰ型トランジスタのゲートおよび前記第２のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のＰ型トランジスタのソースまたはドレインの一方は、第１の電位を供給することができる第１の配線と電気的に接続され、
   前記第１のＰ型トランジスタのソースまたはドレインの他方は、前記第１のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のＮ型トランジスタのゲートは、前記第１の抵抗の一端と電気的に接続され、
   前記第１のＮ型トランジスタのソースまたはドレインの他方は、基準電位を供給することができる第２の配線と電気的に接続され、
   前記第２のＰ型トランジスタのソースまたはドレインの一方は、前記第２のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のＰ型トランジスタのソースまたはドレインの他方は、前記第１の配線と電気的に接続され、
   前記第２のＮ型トランジスタのゲートは、前記第１のＰ型トランジスタのソースまたはドレインの他方と電気的に接続され、
   前記第２のＮ型トランジスタのソースまたはドレインの他方は、前記第１の抵抗の一端と電気的に接続され、
   前記第１の抵抗の他端は、前記第２の配線と電気的に接続され、
   前記第２のＮ型トランジスタのゲートから、第２の電位を出力し、
   前記第２の回路は、前記第２の電位および第３の電位が入力され、前記第２の電位と前記第３の電位の電位差を増幅することによって第４の電位を生成する機能を有し、
   前記第３の回路は、前記第４の電位が入力され、前記第４の電位に対応する前記第５の電位を生成する機能を有し、
   前記第４の回路は、前記第５の電位と基準電位との電位差を分圧し、前記第３の電位を生成する機能を有し、
   前記第４の回路は、ダイオード接続された第３のＰ型トランジスタを有し、
   前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのしきい値電圧Ｖｔｈｎ、並びに前記第３のＰ型トランジスタのしきい値電圧Ｖｔｈｐについて、前記Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路。
4. 請求項３において、
   前記第１のＮ型トランジスタと、前記第２のＮ型トランジスタと、前記第３のＰ型トランジスタとは、３０００μｍ以下の間隔をおいて配置されていることを特徴とするレギュレータ回路。
5. 第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、第１の電位が入力されて第５の電位が出力されるレギュレータ回路であって、
   前記第１の回路は、第１のＮ型トランジスタと、第２のＮ型トランジスタと、第１のＰ型トランジスタと、第２のＰ型トランジスタと、第１の抵抗と、を有し、
   前記第１のＮ型トランジスタのゲートは、前記第２のＮ型トランジスタのゲートおよび前記第２のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のＮ型トランジスタのソースまたはドレインの一方は、第１の電位を供給することができる第１の配線と電気的に接続され、
   前記第１のＮ型トランジスタのソースまたはドレインの他方は、前記第１のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のＰ型トランジスタのゲートは、前記第１の抵抗の一端と電気的に接続され、
   前記第１のＰ型トランジスタのソースまたはドレインの他方は、基準電位を供給することができる第２の配線と電気的に接続され、
   前記第２のＮ型トランジスタのソースまたはドレインの一方は、前記第２のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のＮ型トランジスタのソースまたはドレインの他方は、前記第１の配線と電気的に接続され、
   前記第２のＰ型トランジスタのゲートは、前記第１のＮ型トランジスタのソースまたはドレインの他方と電気的に接続され、
   前記第２のＰ型トランジスタのソースまたはドレインの他方は、前記第１の抵抗の一端と電気的に接続され、
   前記第１の抵抗の他端は、前記第２の配線と電気的に接続され、
   前記第２のＰ型トランジスタのゲートから、第２の電位を出力し、
   前記第２の回路は、前記第２の電位および第３の電位が入力され、前記第２の電位と前記第３の電位の電位差を増幅することによって第４の電位を生成する機能を有し、
   前記第３の回路は、前記第４の電位が入力され、前記第４の電位に対応する前記第５の電位を生成する機能を有し、
   前記第４の回路は、前記第５の電位と基準電位との電位差を分圧し、前記第３の電位を生成する機能を有し、
   前記第４の回路は、ダイオード接続された第３のＮ型トランジスタを有し、
   前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタのしきい値電圧Ｖｔｈｐ、並びに前記第３のＮ型トランジスタのしきい値電圧Ｖｔｈｎについて、前記Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路。
6. 請求項５において、
   前記第１のＰ型トランジスタと、前記第２のＰ型トランジスタと、前記第３のＮ型トランジスタとは、３０００μｍ以下の間隔をおいて配置されていることを特徴とするレギュレータ回路。
7. 請求項１乃至請求項６のいずれか一に記載の前記レギュレータ回路を具備した非接触データキャリア。

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