JP5121587B2 - 基準電圧回路 - Google Patents
基準電圧回路 Download PDFInfo
- Publication number
- JP5121587B2 JP5121587B2 JP2008148959A JP2008148959A JP5121587B2 JP 5121587 B2 JP5121587 B2 JP 5121587B2 JP 2008148959 A JP2008148959 A JP 2008148959A JP 2008148959 A JP2008148959 A JP 2008148959A JP 5121587 B2 JP5121587 B2 JP 5121587B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- reference voltage
- source
- gate
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Control Of Electrical Variables (AREA)
Description
nチャネルのMOSFETのゲートとドレインを共に接続してダイオード接続された第2のトランジスタM2が、第1のトランジスタM1のソースと第2のトランジスタM2のドレインが共に接続されて、電源電圧VDDとグランドGND間に直列に接続されている。この回路において基準電圧VREFは第2のトランジスタのゲート・ソース間電圧Vgs2である。
Id1=β1/2(Vgs1−Vt1)2 (1)
Id2=β2/2(Vgs2−Vt2)2 (2)
である。
Vdsはドレイン・ソース間電圧、Vgsはゲート・ソース間電圧、Vtは閾値電圧である。Vgs1とVgs2、Vt1とVt2は、それぞれ第1のトランジスタM1と第2のトランジスタM2のゲート・ソース間電圧、閾値電圧である。また、β1、β2は、それぞれ第1のトランジスタM1と第2のトランジスタM2の導電係数であり、
β=(εox/tox)μ(W/L)
の形で表わされる。ここで、μはキャリア移動度、εoxは酸化膜の誘電率、toxは酸化膜厚、Wはゲート幅、Lはゲート長である。
(1)式と(2)式は、Id1=Id2,Vgs1=0,Vgs2=VREFより、
β1(−Vt1)2=β2(VREF−Vt2)2となり、
第1のトランジスタM1の閾値電圧Vt1は負の値なので、基準電圧VREFは第1のトランジスタM1と第2のトランジスタM2の閾値電圧の絶対値の和の大きさとなる。なお、閾値電圧が温度で変化した場合は第1のトランジスタM1と第2のトランジスタM2の両方の閾値電圧は同じ方向に増減するので、閾値電圧の温度変化による基準電圧VREFの温度変化は極めて小さくなる。
したがって、図4に示す従来の基準電圧回路は、電源電圧に依存しない、温度依存性の小さい基準電圧VREFを得る。
前記第1のトランジスタのドレインを高電圧供給端子に接続し、
前記第2のトランジスタのソースを低電圧供給端子に接続し、
前記第1のトランジスタのソースとゲートを共に接続し、
前記第1のトランジスタのソースを第1のソースフォロワの入力に接続し、
前記第1のソースフォロワの出力を第2のソースフォロワの入力に接続し、
第2のソースフォロワの出力を前記第2のトランジスタのゲートに接続し、
第2のソースフォロワの出力から所定の基準電圧を得ることを特徴とする。
前記第1,2のソースフォロワは、ソース接地増幅であってもよい。
図1は本発明の第1の実施形態を示す回路図である。
図において、ソースフォロワ11は直列に接続された、n型のエンハンスメント型MOSFETからなるトランジスタM13と、n型のデプレッション型MOSFETからなるトランジスタM14で構成され、トランジスタM13のドレインは電源電圧VDDに接続され、トランジスタM14のソースはグランドGNDに接続され、トランジスタM14のゲートとソースは互いに接続されている。
ソースフォロワ12は直列に接続された、n型のデプレッション型MOSFETからなるトランジスタM15と、p型のエンハンスメント型MOSFETからなるトランジスタM16で構成され、トランジスタM15のドレインは電源電圧VDDに接続され、トランジスタM16のドレインはグランドGNDに接続され、トランジスタM15のゲートとソースは互いに接続されている。
n型のデプレッション型MOSFETからなる第1のトランジスタM1と、n型のエンハンスメント型MOSFETからなる第2のトランジスタM2とが、電源電圧VDDとグランドGND間に直列に接続され、第1のトランジスタM1のソースはゲートに接続されている。
第1のトランジスタM1のゲートはソースフォロワ11の入力であるトランジスタM13のゲートに接続され、第2のトランジスタM2のゲートはソースフォロワ12の出力であるトランジスタM16のソースに接続され、ソースフォロワ11の出力であるトランジスタM13のソースは、ソースフォロワ12の入力であるトランジスタM16のゲートに接続されている。
第2のトランジスタM2のゲートとソースフォロワ12の出力の接続点は、分圧回路を構成する抵抗R1とR2に接続されている。そして抵抗R1とR2の共通接続点は、基準電圧VREF2の供給先回路(図示せず)に接続された回路構成となっている。
例えば、基準電圧VREF(第2のトランジスタM2のゲート電圧)が何らかの原因で所定の値より高くなろうとすると、第2のトランジスタM2のドレイン電圧(第1のトランジスタM1のゲート電圧)はそれまでの値から低くなろうとする。
第1のトランジスタM1のゲート電圧(ソースフォロワ11の入力)が低くなろうとすると、ソースフォロワ11の出力(ソースフォロワ12の入力)は低くなろうとする。
ソースフォロワ12の入力が低くなろうとすると、ソースフォロワ12の出力(第2のトランジスタM2のゲート電圧)は低くなろうとする。
その結果、基準電圧VREFの元の値に戻ろうとする作用が働く。
逆に、基準電圧VREF(第2のトランジスタM2のゲート電圧)が所定の値より低くなろうとすると、第2のトランジスタM2のドレイン電圧(第1のトランジスタM1のゲート電圧)が高くなろうとする。
第1のトランジスタM1のゲート電圧(ソースフォロワ11の入力)が高くなろうとすると、ソースフォロワ11の出力(ソースフォロワ12の入力)は高くなろうとする。
ソースフォロワ12の入力が高くなろうとすると、ソースフォロワ12の出力(第2のトランジスタM2のゲート電圧)は高くなろうとする。
その結果、基準電圧VREFの元の値に戻ろうとする作用が働く。
以上に説明したような回路各部に生じる動作作用により、第2のトランジスタM2のゲート電圧は、所定の基準電圧VREFに安定化される。
したがって、抵抗R1とR2の比を変えることにより、基準電圧VREF2を基準電圧VREFより低い任意の電圧値に設定することが可能である。
なお、抵抗R1とR2の少なくとも一方をあらかじめ複数の抵抗で構成し、それぞれの抵抗に並列にヒューズを設けた上で当該ヒューズを選択的にレーザで切断することで、基準電圧を変更することも可能である。
図2から判るように本発明の基準電圧回路の特性Bは、従来回路の特性Aと同等の温度依存度であり、基準電圧は特性Aより低くなる。
図3に示す回路は、図1のソースフォロワ11,12を、ソース接地21,22で置換したものである。
ソース接地21は直列に接続された、n型のデプレッション型MOSFETからなるトランジスタM23と、n型のエンハンスメント型MOSFETからなるトランジスタM24で構成され、トランジスタM23のドレインは電源電圧VDDに接続され、トランジスタM24のソースはグランドGNDに接続され、トランジスタM23のゲート・ソース間は互いに接続されている。
ソース接地22は直列に接続された、n型のデプレッション型MOSFETからなるトランジスタM25と、n型のエンハンスメント型MOSFETからなるトランジスタM26で構成され、トランジスタM25のドレインは電源電圧VDDに接続され、トランジスタM26のソースはグランドGNDに接続され、トランジスタM25のゲート・ソース間は互いに接続されている。
例えば、基準電圧VREF(第2のトランジスタM2のゲート電圧)が何らかの原因で所定のより高くなろうとすると、第2のトランジスタM2のドレイン電圧(第1のトランジスタM1のゲート電圧)はそれまでの値から低くなろうとする。
第1のトランジスタM1のゲート電圧(ソース接地21の入力)が低くなろうとすると、ソース接地21の出力(ソース接地22の入力)は高くなろうとする。
ソース接地22の入力が高くなろうとすると、ソース接地22の出力(第2のトランジスタM2のゲート電圧)は低くなろうとする。
その結果、基準電圧VREFの元の値に戻ろうとする作用が働く。
逆に、基準電圧VREF(第2のトランジスタM2のゲート電圧)が所定の値より低くなろうとすると、第2のトランジスタM2のドレイン電圧(第1のトランジスタM1のゲート電圧)が高くなろうとする。
第1のトランジスタM1のゲート電圧(ソース接地21の入力)が高くなろうとすると、ソース接地21の出力(ソース接地22の入力)は低くなろうとする。
ソース接地22の入力が低くなろうとすると、ソース接地22の出力(第2のトランジスタM2のゲート電圧)は高くなろうとする。
その結果、基準電圧VREFの元の値に戻ろうとする作用が働く。
以上に説明したような回路各部に生じる動作作用により、第2のトランジスタM2のゲート電圧は、所定の基準電圧VREFに安定化される。
M1,M14,M15,M23,M25 n型のデプレッション型MOSFET
M16 p型のエンハンスメント型MOSFET
R1,R2 抵抗
GND グランド電位
VDD 電源電位
11,12 ソースフォロワ
21,22 ソース接地
Claims (5)
- デプレッション型MOSFETの第1のトランジスタと、エンハンスメント型MOSFETの第2のトランジスタとが、電源電圧端子間に直列に接続された基準電圧回路において、該基準電圧回路は、
前記第1のトランジスタのドレインを高電圧供給端子に接続し、
前記第2のトランジスタのソースを低電圧供給端子に接続し、
前記第1のトランジスタのソースとゲートを共に接続し、
前記第1のトランジスタのソースを第1のソースフォロワの入力に接続し、
前記第1のソースフォロワの出力を第2のソースフォロワの入力に接続し、
第2のソースフォロワの出力を前記第2のトランジスタのゲートに接続し、
第2のソースフォロワの出力から所定の基準電圧を得ることを特徴とする基準電圧回路。 - 前記第1のソースフォロワは主トランジスタにnチャネル型のMOSFETを備え、前記第2のソースフォロワは主トランジスタにpチャネル型のMOSFETを備えた
ことを特徴とする請求項1に記載の基準電圧回路。 - 前記第1〜2のソースフォロワが、nチャネル型のMOSFETからなるソース接地増幅器であることを特徴とする請求項1に記載の基準電圧回路。
- 前記基準電圧回路は、第2のトランジスタのゲート電圧を複数の抵抗で分割し、該複数の抵抗の接続点から所定の基準電圧を得ることを特徴とする請求項1と3に記載の基準電圧回路。
- 前記複数の抵抗は、トリミングにより所望の抵抗値に設定できる抵抗体を含んでいることを特徴とする請求項4に記載の基準電圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008148959A JP5121587B2 (ja) | 2008-06-06 | 2008-06-06 | 基準電圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008148959A JP5121587B2 (ja) | 2008-06-06 | 2008-06-06 | 基準電圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009294978A JP2009294978A (ja) | 2009-12-17 |
JP5121587B2 true JP5121587B2 (ja) | 2013-01-16 |
Family
ID=41543097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008148959A Active JP5121587B2 (ja) | 2008-06-06 | 2008-06-06 | 基準電圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5121587B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108874008A (zh) * | 2018-06-22 | 2018-11-23 | 佛山科学技术学院 | 一种具有双反馈的ldo电路 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6292901B2 (ja) * | 2014-01-27 | 2018-03-14 | エイブリック株式会社 | 基準電圧回路 |
CN105955390A (zh) * | 2016-07-01 | 2016-09-21 | 唯捷创芯(天津)电子技术股份有限公司 | 低压差线性稳压器模块、芯片及通信终端 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5359848A (en) * | 1976-11-10 | 1978-05-30 | Nec Corp | Constant voltage circuit |
JPS5785253A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Semiconductor device |
JPS57125418A (en) * | 1981-01-28 | 1982-08-04 | Nec Corp | Input circuit |
JPS57202126U (ja) * | 1981-06-15 | 1982-12-23 | ||
JPH0223720A (ja) * | 1988-07-13 | 1990-01-25 | Sumitomo Electric Ind Ltd | 半導体回路 |
JP3201910B2 (ja) * | 1994-07-06 | 2001-08-27 | シャープ株式会社 | バッファ回路及び画像表示装置 |
JP3343168B2 (ja) * | 1994-07-15 | 2002-11-11 | 株式会社ディーブイイー | 基準電圧回路 |
JP3519958B2 (ja) * | 1998-10-07 | 2004-04-19 | 株式会社リコー | 基準電圧発生回路 |
JP2002124835A (ja) * | 2000-10-13 | 2002-04-26 | Seiko Epson Corp | 演算増幅回路、定電圧回路および基準電圧回路 |
JP2005050947A (ja) * | 2003-07-31 | 2005-02-24 | Ricoh Co Ltd | 電圧源発生回路 |
JP2005236731A (ja) * | 2004-02-20 | 2005-09-02 | Nec Electronics Corp | 過電流保護回路及び半導体装置 |
JP4571431B2 (ja) * | 2004-04-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 信号増幅回路 |
JP4703406B2 (ja) * | 2006-01-12 | 2011-06-15 | 株式会社東芝 | 基準電圧発生回路および半導体集積装置 |
JP4761458B2 (ja) * | 2006-03-27 | 2011-08-31 | セイコーインスツル株式会社 | カスコード回路および半導体装置 |
-
2008
- 2008-06-06 JP JP2008148959A patent/JP5121587B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108874008A (zh) * | 2018-06-22 | 2018-11-23 | 佛山科学技术学院 | 一种具有双反馈的ldo电路 |
Also Published As
Publication number | Publication date |
---|---|
JP2009294978A (ja) | 2009-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7426146B2 (en) | Reference voltage generating circuit and constant voltage circuit | |
JP5202980B2 (ja) | 定電流回路 | |
US20110018520A1 (en) | Reference voltage circuit and electronic device | |
JP4716887B2 (ja) | 定電流回路 | |
KR20130047658A (ko) | 정전류 회로 및 기준 전압 회로 | |
JP4703406B2 (ja) | 基準電圧発生回路および半導体集積装置 | |
KR101358930B1 (ko) | 전압 디바이더 및 이를 포함하는 내부 전원 전압 발생 회로 | |
JP4477373B2 (ja) | 定電流回路 | |
JP5121587B2 (ja) | 基準電圧回路 | |
JP2008152632A (ja) | 基準電圧発生回路 | |
KR101797769B1 (ko) | 정전류 회로 | |
KR20020067665A (ko) | 기준 전압 회로 | |
US8604870B2 (en) | Constant-voltage circuit and semiconductor device thereof | |
JP4263056B2 (ja) | 基準電圧発生回路 | |
JP2020129236A (ja) | 基準電圧回路及び半導体装置 | |
US20180019740A1 (en) | Method and apparatus for protecting gate-source junction of low-voltage mosfet in high-voltage circuit | |
US9804628B2 (en) | Reference voltage generator | |
CN110365293B (zh) | 振荡装置 | |
US9007049B2 (en) | Current source circuit with temperature compensation | |
JP2008234584A (ja) | 基準電圧発生回路 | |
JP6306413B2 (ja) | レギュレータ回路 | |
JP2008066649A (ja) | 電圧源回路 | |
JP5337613B2 (ja) | レギュレータ回路、および非接触データキャリア | |
US10634712B2 (en) | Current sensing circuit for sensing current flowing through load switch | |
JP5428259B2 (ja) | 基準電圧発生回路および電源クランプ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100909 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110425 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120928 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121002 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121023 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5121587 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |