KR20020067665A - 기준 전압 회로 - Google Patents

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Abstract

저 전원전압에서도 안정하게 동작하는 고 정확 기준 전압 회로가 반도체 집적회로에 설치된다. 안정된 기준전압이 저 전원전압에서도 얻어질 수 있는 회로구성이 채택된다.

Description

기준 전압 회로{Reference voltage circuit}
본 발명은 반도체 집적회로의 기준 전압 회로에 관한 것이다.
도 3에 도시한 회로는 종래의 기준 전압 회로로서 공지된 것이다. 즉, 회로는 소스와 게이트가 접지되어 있는 n채널 공핍형 MOS 트랜지스터(170)의 정전류 회로, 트랜지스터(170)로부터 입력된 전류로부터 미러 전류를 발생하여 출력하기 위한 p채널 증배형 MOS 트랜지스터(150, 151)로 형성된 전류 미러 회로, 전류 미러 회로의 출력 전류로부터 기준 전압(Vref)을 발생시키기 위한 것으로 게이트와 드레인이 서로 접속된 n채널 증배형 MOS 트랜지스터(160)를 포함한다.
트랜지스터(150, 151)가 동일한 크기인 경우, 트랜지스터(170)의 드레인 전류(ID(170))은 트랜지스터(160)의 드레인 전류(ID(160))과 동일하게 되어, 트랜지스터(160)의 게이트-소스 전압(VGS(160))이 기준 전압(Vref)이 된다.
기준전압(Vref)이 소정의 전압이 되도록 하기 위해서, 모든 트랜지스터들은 포화상태에서 동작해야 한다. 트랜지스터(170)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압을 VDSAT(170)이라 하고 트랜지스터(150)의 드레인-소스 전압을 VDS(150)라 하였을 때, 기준 전압(Vref)이 소정의 전압으로 되는 최소 전원전압(Vdd(min))은 다음 식에 의해 얻어진다.
Vdd(min) = VDSAT(170) + VDS(150) (1)
트랜지스터(170)의 임계값을 Vt(170)라 하였을 때, n채널 공핍형 MOS 트랜지스터(170)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압(VDSAT(170))은 다음 식에 의해 얻어진다.
VDSAT(170) = Vt(170) (2)
통상, Vt(170)은 대략 0.4V이고 VDS(150)는 대략 1.0V이기 때문에, 식(1)로부터, Vdd(min)은 다음 식에 의해 얻어진다.
Vdd(min) = -0.4V + 1.0V = 1.4V (3)
도 3에 도시한 종래의 기준전압에서, 저 전원전압의 경우에, 회로 동작은 불안정하게 되어 소정의 기준전압(Vref)이 발생될 수 없다는 문제가 있었다.
저 전원전압에서도 소정의 기준 전압(Vref)을 얻을려고 한다면, n채널 공핍형 MOS 트랜지스터의 임계값을 증가시키거나(절대값을 제로에 가깝게 함), p채널 증배형 MOS 트랜지스터의 임계값을 증가시키는 것(절대값을 제로에 가깝게 함)이 필요하나, 그렇게 한다면, 고온 혹은 저온에서 동작이 불가능하게 된다.
본 발명은 전술한 바에 비추어 된 것으로, 본 발명의 목적은 회로 구성을 변경함으로써 저 전원전압에서 동작을 가능하게 하는 것이다.
문제를 해결하기 위해서, 본 발명에 따라, 회로는 소정의 기준전압(Vref)이 종래보다 낮은 전원전압에서도 얻어질 수 있게 구성된다.
이러한 구성을 채택함으로써, 저 전원전압에서도 안정하게 동작할 수 있는 반도체 집적회로에서 고 정확 기준 전압 발생기를 제공하는 것이 가능하다.
본 발명은 소정의 기준전압(Vref)이 종래보다 낮은 전원전압에서도 얻어질 수 있는 회로구성을 제공한다.
도 1은 본 발명의 제1 실시예의 기준 전압 회로의 회로도.
도 2는 본 발명의 제2 실시예에의 기준 전압 회로의 회로도.
도 3은 종래의 기준 전압 회로의 회로도.
<도면의 주요부분에 대한 부호의 설명>
100 - 104 : p채널 증배형 MOS 트랜지스터
110, 111 : n채널 증배형 MOS 트랜지스터
120, 121 : n채널 공핍형 MOS 트랜지스터
200 : 기준 전압 회로
201 : 기동회로
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 제1 실시예의 기준 전압 회로를 도시한 것이다. 회로는 소스 및 게이트가 접지된 n채널 공핍형 MOS 트랜지스터(120)로 된 정전류 회로, 기준 전압(Vref)을 출력하기 위해 n채널 증배형 MOS 트랜지스터(110)의 소스 접지형 증폭 회로, 기준 전압(Vref)이 접속되는 게이트를 구비한 n채널 증배형 MOS 트랜지스터(111), 및 트랜지스터(111)로부터 입력된 전류로부터 미러 전류를 발생시켜 출력하기 위한 것으로 p채널 증배형 MOS 트랜지스터(100, 101, 102)로 구성된 전류 미러 회로를 포함한다.
트랜지스터(100)의 드레인 전류(ID(100))는 정전류 트랜지스터(120)의 드레인 전류(ID(120))와 동일하다. 트랜지스터(100, 102)의 크기들이 서로 동일한 경우, 트랜지스터(100, 102)는 전류 미러 회로를 형성하고 있기 때문에, 트랜지스터(100)의 드레인 전류(ID(100))는 트랜지스터(102)의 드레인 전류(ID(102))와 동일하게 된다. 더욱이, 트랜지스터(111)의 드레인 전류(ID(111))는 트랜지스터(111)의 드레인 전류(ID(102))와 동일하게 되기 때문에, 결국, 드레인 전류(ID(120))는 드레인 전류(ID(111))와 동일하게 된다. 따라서, 도 3에 도시한 종래의 회로와 유사하게, 트랜지스터(111)의 게이트-소스 전압(VGS(111))이 기준 전압(Vref)이 된다.
기준 전압(Vref)이 소정의 전압이 되게 하기 위해서, 모든 트랜지스터들은 포화 상태 하에서 동작해야 한다. 트랜지스터(120)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압을 VDSAT(120)라 하고 트랜지스터(110)의 임계값을 Vt(110)이라 하였을 때, 트랜지스터(120)가 포화상태에서 동작하게 하기 위해서는 다음의 관계가 만족되어야만 한다.
VDSAT(120) < Vt(110) (4)
트랜지스터(120)의 임계값을 Vt(120)라 하였을 때, n채널 공핍형 MOS 트랜지스터(120)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압(VDSAT(120))은 다음 식에 의해 얻어진다.
VDSAT(120) = Vt(120) (5)
따라서, 식(4) 및 식(5)로부터, 트랜지스터(120)가 포화상태에서 동작하기 위해서는 다음의 관계가 만족되어야만 한다.
Vt(120) < Vt(110) (6)
통상, Vt(120)은 대략 -0.4V로서 설정되고, Vt(110)은 대략 0.6V로서 설정된다.
트랜지스터(100)가 포화상태에서 동작하게 되는 최소 드레인-소스 전압을 VDSAT(100)라 하고 트랜지스터(110)의 게이트-소스 전압을(VGS(110))라 하였을 때, 기준 전압(Vref)이 소정의 전압으로 되는 최소 전원전압(Vdd(min))은 다음 식으로 얻어진다.
Vdd(min) = VDSAT(100) + VGS(110) (7)
통상, VDSAT(100) = 0.2 V 및 VGS(110) = Vt(110) + 0.4 V = 0.6V + 0.4V = 1.0V인 식들이 대략 성립되기 때문에, 식(7)로부터, Vdd(min)은 다음 식에 의해 얻어진다.
Vdd(min) = 0.2V + 1.0V = 1.2V,
이고, 종래의 회로보다 낮은 전원전압에서 회로가 동작함을 알 수 있다.
도 1에 도시한 제1 실시예에서, 전원전압이 매우 서서히 증가되는 경우, 기준 전압(Vref)이 출력되지 않는 경우가 있다. 이러한 문제를 피하기 위해서, 제2 실시예의 기준 전압 회로에서, 도 2에 도시한 기동회로가 추가된다.
도 2에 도시한 회로는 도 1에 설명되었지만 여기서는 참조부호 200으로 표기되어 있는 기준 전압 회로와 기동회로(201)로 구성된다. 기동회로(201)는 소스와 게이트가 접지된 n채널 공핍형 MOS 트랜지스터(121)로 된 정전류 회로와, p채널 증배형 MOS 트랜지스터(103, 104)를 포함한다. 트랜지스터(103) 및 트랜지스터(102)는 전류 미러 회로를 형성한다.
트랜지스터(111)는 전원공급이 시작된 직후에 오프 상태로 되기 때문에, 트랜지스터(120)의 드레인 전류(ID(102))는 제로가 된다. 트랜지스터(103) 및 트랜지스터(102)는 전류 미러 회로를 형성하고 있기 때문에, 트랜지스터(103)의 드레인 전류(ID(103)) 역시 제로가 된다.
한편, 트랜지스터(121)는 정전류 회로이기 때문에, 트랜지스터(104)의 게이트 전압은 제로가 된다. 따라서, 트랜지스터(104)는 도통상태로 되어 트랜지스터(111)의 게이트 전압을 증가시키게 되고, 트랜지스터(111)가 도통상태로 되어 기준 전압 회로(200)가 동작하기 시작하여, 기준전압(Vref)이 출력된다.
트랜지스터(102, 103)가 동일한 크기인 경우, 트랜지스터(111)의 드레인 전류는 트랜지스터(102, 103)로 구성된 전류 미러 회로에 의해 트랜지스터(103)의 드레인 전류와 동일하게 되기 때문에, 트랜지스터(111)가 충분히 도통하게 되었을 때, 트랜지스터(103)의 드레인 전류가 또한 증가된다. 트랜지스터(103)의 드레인 전류가 정전류 회로의 트랜지스터(121)의 드레인 전류를 초과할 때, 트랜지스터(104)의 게이트 전압은 전원전압(Vdd)과 동일하게 되어, 트랜지스터(104)는 턴 오프 되고, 기동회로(201)는 기준전압 회로(200)로부터 차단된다.
전술한 바와 같이, 전원전압이 서서히 증가되는 경우에, 기준 전압(Vref)이 확실하게 얻어질 수 있다.
본 발명의 기준 전압 회로는 고 정확 기준전압을 발생할 수 있고, 이것은 반도체 집적회로에서 저 전원전압에서도 안정하게 동작한다.

Claims (2)

  1. 기준 전압 회로에 있어서,
    소스와 게이트가 접지된 제1 도전형의 제1 공핍형 MOS 트랜지스터로 된 제1 정전류 회로;
    상기 제1 MOS 트랜지스터에 접속된 제1 도전형의 제1 증배형 MOS 트랜지스터로 된 소스 접지형 증폭회로;
    게이트가 소스 접지형 증폭회로의 출력에 접속된 제1 도전형의 제2 증배형 MOS 트랜지스터; 및
    상기 제2 MOS 트랜지스터로부터 입력된 전류로부터 미러 전류를 발생하여 출력하기 위한 제2 도전형의 제3 증배형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 기준 전압 회로.
  2. 제1항에 있어서, 소스 및 게이트가 상기 기준 전압 회로에 접속된 제1 도전형의 제2 공핍형 MOS 트랜지스터로 된 제2 정전류 회로; 및
    상기 제2 공핍형 MOS 트랜지스터에 접속된 제2 도전형의 증배형 MOS 트랜지스터를 더 포함하고,
    상기 제2 도전형의 증배형 MOS 트랜지스터 및 상기 제3 증배형 MOS 트랜지스터는 전류회로를 형성하는 것을 특징으로 하는 기준 전압 회로.
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