KR960026761A - 반도체집적회로의 인터페이스회로 - Google Patents

반도체집적회로의 인터페이스회로 Download PDF

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KR960026761A
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야스노리 다나카
준야 마스미
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은, 외부단자에 인가되는 서지전압으로부터 내부보호를 도모함과 더불어 내부전원전압보다도 높은 신호전압이 외부단자에 인가된 경우에도 보호회로가 파괴되지 않는 반도체집적회로의 인터페이스회로를 제공함에 그 목적이 있다.
본 발명은, 입력단자(11)에는 NMOS(12)의 소스ㆍ드레인간의 전류통로의 일단이 접속되고, 그 게이트에 VCC가 공급되고 있다. NMOS(12)의 전류통로의 타단은 PMOS(16)와 NMOS(17)로 이루어지는 보호회로(13)을 매개로 내부회로의 입력단의 PMOS(14) 및 NMOS(15)의 공통게이트에 접속되어 있다. 상기 보호회로(13)내의 PMOS(16)의 소스 및 게이트는 VCC에 접속되고, 드레인은 PMOS(14) 및 NMOS(15)의 공통게이트에 접속되며, NMOS(17)의 소스 및 게이트는 VSS에 접속되고, 드레인은 PMOS(14) 및 NMOS(15)의 공통게이트에 접속되어 있다.

Description

반도체집적회로의 인터페이스회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체집적회로의 인터페이스회로를 입력회로에 적용한 제1실시예의 회로도.

Claims (27)

  1. 외부단자(11,33,61)와, 소스ㆍ드레인간의 전류통로의 일단이 상기 외부단자에 접속되고, 게이트가 내부 전원전압에 접속된 전압완화용 N 채널 제1MOS트랜지스터(12,12A,12B,36,36A,36B) 및, 상기 제1MOS트랜지스터(12,12A,12B,36,36A,36B)의 전류 통로의 타단에 접속되는 서지전압보호회로(13,13A,13B,37,62)를 구비하여 이루어진 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  2. 제1항에 있어서, 상기 서지전압보호회로(13,13A,13B,37,62)가, 소스 및 게이트가 상기 내부전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12,12A,12B,36,36A,36B)의 전류통로의 타단에 접속된 P채널 제2MOS트랜지스터(16,16A,16B,38,66)와, 소스 및 게이트가 기준저원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12,12A,12B,36,36A,36B)의 전류통로의 타단에 접속된 N 채널 제3MOS트랜지스터(17,17A,17B,39,67)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  3. 제1항에 있어서, 상기 서지전압보호회로(13,13A,13B,37,62)가, 드레인이 상기 내부전원전압에 접속되고, 게이트가 기준전원전압에 접속되며, 소스가 상기 제1MOS트랜지스터(12,12A,12B,36,36A,36B)의 전류통로의 타단에 접속된 N 채널 제2MOS트랜지스터(20,20A,20B,55,69)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12,12A,12B,36,36A,36B)의 전류통로의 타단에 접속된 N 채널 제3MOS트랜지스터(17,17A,17B,39,67)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  4. 제1항에 있어서, 상기 외부단자가 신호입력단자(11)인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  5. 제1항에 있어서, 상기 외부단자가 신호출력단자(33)인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  6. 제1항에 있어서, 상기 외부단자가 신호입출력겸용단자(61)인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  7. 외부단자(11,33,61)와, 소스ㆍ드레인간의 전류통로의 일단이 상기 외부단자(11,33,61)에 접속되고, 게이트에 내부전원전압이 공급되는 전압완화용 N 채널 제1MOS트랜지스터(12,12B,36,36B), 소스ㆍ드레인간의 전류통로가 상기 제1MOS트랜지스터(12,12B,36,36B)의 전류통로의 타단과 기준전원전압간에 접속된 서지전압보호용 N 채널 제2MOS트랜지스터(21,21B,39,39,67) 및, 소스ㆍ드레인간의 전류통로가 상기 내부전원전압과 상기 외부단자간에 접속되고, 게이트가 상기 제1MOS트랜지스터(12,12B,36,36B)의 전류통로의 타단에 접속된 서지전압보호용 N 채널 제3MOS트랜지스터(22,56,70)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  8. 외부단자(11,33,61)와, 소스ㆍ드레인간의 전류통로의 일단이 상기 외부단자에 접속되고, 게이트에 내부전원전압이 공급되는 전압완화용 N 채널 제1MOS트랜지스터(12,12A,36,36A) 및, 상기 제1MOS트랜지스터(12,12A,36,36A)의 전류통로의 타단과 내부회로간에 접속된 서지전압보호회로(13,13A,37,62)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  9. 제8항에 있어서, 상기 서지전압보호회로(13,13A,37,62)가, 소스 및 게이트가 상기 내부전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12,12A,36,36A)의 전류통로의 타단에 접속된 P 채널 제2MOS트랜지스터(16,16A,38,66)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12,12A,36,36A)의 전류통로의 타단에 접속된 N 채널 제3MOS트랜지스터(17,17A,39,67)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  10. 제8항에 있어서, 상기 서지전압보호회로(13,13A,37,62)가, 드레인이 상기 내부전원전압에 접속되고, 게이트가 기준전원전압에 접속되며, 소스가 상기 제1MOS트랜지스터(12,12A,36,36A)의 전류통로의 타단에 접속된 N 채널 제2MOS트랜지스터(20,20A,55,69)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12,12A,36,36A)의 전류통로의 타단에 접속된 N 채널 제3MOS트랜지스터(17,17A,39,67)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  11. 제8항에 있어서, 상기 외부단자가 신호입력단자(11)인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  12. 제8항에 있어서, 상기 외부단자가 신호출력단자(33)인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  13. 제8항에 있어서, 상기 외부단자가 신호입출력겸용단자(61)인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  14. 외부단자(11,33)와, 소스ㆍ드레인간의 전류통로의 일단이 상기 외부단자(11,33)에 접속되고, 전류통로의 타단이 내부회로에 접속되며, 게이트에 내부전원전압이 공급되는 전압완화용 N 채널 제1MOS트랜지스터(12A,36A), 소스ㆍ드레인간의 전류통로의 일단이 상기 외부단자(11,33)에 접속되고, 게이트에 내부전원전압이 공급되는 전압완화용 N 채널 제2MOS트랜지스터(12B,36B)및, 상기 제2MOS트랜지스터(12B,36B)의 타단에 접속된 서지전압보호회로(13B,39,39B,56)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  15. 제14항에 있어서, 상기 서지전압보호회로(13B,39,39B,56)가, 소스 및 게이트가 상기 내부전원전압에 접속되고, 드레인이 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 P 채널 제3MOS트랜지스터(16B)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 N 채널 제4MOS트랜지스터(17B)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  16. 제14항에 있어서, 상기 서지전압보호회로(13B,39,39B,56)가, 드레인이 상기 내부전원전압에 접속되고, 게이트가 기준전원전압에 접속되며, 소스가 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 N 채널 제3MOS트랜지스터(20B)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 N 채널 제4MOS트랜지스터(17B)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  17. 제14항에 있어서, 상기 외부단자가 신호입력단자인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  18. 제14항에 있어서, 상기 외부단자가 신호출력단자인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  19. 제14항에 있어서, 상기 외부단자가 신호입출력겸용단자인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  20. 외부단자(11,33)와, 소스ㆍ드레인간의 전류통로의 일단이 상기 외부단자(11,33)에 접속되고, 게이트가 내부전원전압에 접속된 전압완화용 N 채널 제1MOS트랜지스터(12A,36A), 상기 제1MOS트랜지스터(12A,36A)의 전류통로의 타단과 내부회로간에 접속된 제1서지전압보호회로(13A,39A), 소스ㆍ드레인간의 전류통로의 일단이 상기 외부단자(11,33)에 접속되고, 게이트가 내부전원전압에 접속된 전압완화용 N 채널 제2MOS트랜지스터(12B,36B) 및, 상기 제2MOS트랜지스터(12B,26B)의 전류통로의 타단에 접속된 제2서지전압보호회로(13B,39B,56)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  21. 제20항에 있어서, 상기 제1서지전압보호회로(13A,39A)가, 소스 및 게이트가 상기 내부전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12A,36A)의 전류통로의 타단에 접속된 P 채널 제3MOS트랜지스터(16A)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12A,36A)의 전류통로의 타단에 접속된 N 채널 제4MOS트랜지스터(17A)로 구성되고, 상기 제2서지전압보호회로(13B,39B,56)가, 소스 및 게이트가 상기 내부전원전압에 접속되고, 드레인이 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 P 채널 제5MOS트랜지스터(16B)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제2MOS트랜시스터(12B,36B)의 전류통로의 타단에 접속된 N 채널 제6MOS트랜지스터(17B)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  22. 제20항에 있어서, 상기 제1서지전압보호회로(13A,39A)가, 드레인이 상기 내부전원전압에 접속되고, 게이트가 기준전원전압에 접속되며, 소스가 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 N 채널 제3MOS트랜지스터(20A)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제1MOS트랜지스터(12A,36A)의 전류통로의 타단에 접속된 N 채널 제4MOS트랜지스터(17A)로 구성되고, 상기 제2서지전압보호회로(13B,39B,56)가, 소스 및 게이트가 상기 기준전원전압에 접속되고, 드레인이 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 P 채널 제5MOS트랜지스터(16B)와, 소스 및 게이트가 기준전원전압에 접속되고, 드레인이 상기 제2MOS트랜지스터(12B,36B)의 전류통로의 타단에 접속된 N 채널 제6MOS트랜지스터(17B)로 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  23. 제20항에 있어서, 상기 외부단자가 신호입력단자인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  24. 제20항에 있어서, 상기 외부단자가 신호출력단자인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  25. 제20항에 있어서, 상기 외부단자가 신호입출력겸용단자인 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
  26. 외부단자(33,61)와, 소스ㆍ드레인간의 전류통로의 일단이 상기 출입력단자에 접속되고, 게이트에 내부 전원전압이 공급되는 전압완화용 N 채널 제1MOS트랜지스터(36), 소스ㆍ드레인간의 전류통로가 상기 제1MOS트랜지스터(36)의 소스ㆍ드레인간의 전류통로의 타단과 접지전위간에 삽입되고, 반도체집적회로의 내부 신호로 게이트제어되는 N 채널 제2MOS트랜지스터(35) 및, 상기 제1MOS트랜지스터(36)의 소스ㆍ드레인간의 전류통로의 타단에 접속된 서지전압보호회로(37,62)를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로의 인터페이스회로.
  27. 외부단자(61)와, 소스ㆍ드레인간의 전류통로의 일단이 상기 입출력단자에 접속되고, 게이트가 내부전원 전압에 접속된 전압완화용 N 채널 제1MOS트랜지스터(36), 소스ㆍ드레인간의 전류통로가 상기 제1MOS트랜지스터(36)의 소스ㆍ드레인간의 전류통로의 타단과 접지전위간에 삽입되고, 반도체집적회로의 내부신호로 게이트제어되는 N 채널 제2MOS트랜지스터(35) 및, 상기 제1MOS트랜지스터(36)의 소스ㆍ드레인간의 전류통로의 타단과 내부회로간에 접속된 서지전압보호회로(62)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 인터페이스회로.
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