JPH08162939A - 半導体集積回路のインターフェース回路 - Google Patents

半導体集積回路のインターフェース回路

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JPH08162939A
JPH08162939A JP6302222A JP30222294A JPH08162939A JP H08162939 A JPH08162939 A JP H08162939A JP 6302222 A JP6302222 A JP 6302222A JP 30222294 A JP30222294 A JP 30222294A JP H08162939 A JPH08162939 A JP H08162939A
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mos transistor
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宏 茂原
Yasunori Tanaka
康規 田中
Junya Masumi
純也 増見
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Abstract

(57)【要約】 【目的】外部端子に印加されるサージ電圧から内部保護
を図ることができると共に内部電源電圧よりも高い信号
電圧が外部端子に印加された場合でも保護回路が破壊さ
れることがない半導体集積回路のインターフェース回路
を提供することを目的とする。 【構成】入力端子11にはＮＭＯＳ12のソース・ドレイン
間の電流通路の一端が接続され、そのゲートにはＶCCが
供給されている。ＮＭＯＳ12の電流通路の他端はＰＭＯ
Ｓ16とＮＭＯＳ17とからなる保護回路13を介して内部回
路の入力段のＰＭＯＳ14及びＮＭＯＳ15の共通ゲートに
接続されている。上記保護回路13内のＰＭＯＳ16のソー
ス及びゲートはＶCCに接続され、ドレインはＰＭＯＳ14
及びＮＭＯＳ15の共通ゲートに接続され、ＮＭＯＳ17の
ソース及びゲートはＶSSに接続され、ドレインはＰＭＯ
Ｓ14及びＮＭＯＳ15の共通ゲートに接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＭＯＳ型半導体集積回
路に係り、ＥＳＤ保護対策が図られた入力回路、出力回
路及び入出力回路等のインターフェース回路に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体集積回路では、外部端子
にサージ電圧が印加された時にＭＯＳトランジスタのゲ
ート酸化膜の破壊（ＥＳＤ：静電破壊）を防止する目的
で保護回路が設けられる。
【０００３】図６０は従来の入力保護回路の一例を示す
ものであり、ＭＯＳ型半導体集積回路の入力端子81には
保護回路82を介して入力回路83が接続されている。入力
回路83はＭＯＳトランジスタ84を含んでいる。保護回路
82は、電源電圧ＶCCと入力端子81との間にソース・ドレ
イン間が挿入されたＰチャネルのＭＯＳトランジスタ
（以下、ＰＭＯＳと略称する）85と、基準電源電圧ＶSS
と入力端子81との間にソース・ドレイン間が挿入された
ＮチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳと略
称する）86と、入力端子81と入力回路83との間に接続さ
れた抵抗87とから構成されている。なお、通常、ＰＭＯ
Ｓのバックゲートはそのソース側、つまり電源電圧ＶCC
に接続され、ＮＭＯＳのバックゲートはそのソース側、
つまり基準電源電圧ＶSSに接続されている。
【０００４】このような構成の回路において、入力端子
81に通常の信号電圧値を遥かに越える正極性のサージ電
圧が印加されたときは、ＰＭＯＳ85のバックゲートとソ
ースとの間に寄生的に存在しているＰＮダイオードを介
してサージ電圧が電源電圧ＶCC側に逃がされ、入力回路
83内のＭＯＳトランジスタ84のゲート酸化膜破壊が防止
される。他方、通常の信号電圧のＬレベルである０Ｖ
（基準電源電圧ＶSS）よりも低い負極性のサージ電圧が
印加されたときは、ＮＭＯＳ86のバックゲートとソース
との間に寄生的に存在しているＰＮ接合を介してサージ
電圧が基準電源電圧ＶSS側に逃がされ、入力回路83内の
ＭＯＳトランジスタ84のゲート酸化膜破壊が防止され
る。なお、保護回路82内の抵抗87は、入力端子81にサー
ジ電圧が印加されたときにその電圧が直ちに入力回路83
内のＭＯＳトランジスタ84のゲートに加わらないように
するため、ＭＯＳトランジスタ84のゲート容量とでＣＲ
型のローパス・フィルタ回路を構成する目的で設けられ
ている。
【０００５】図６１は従来の入力保護回路の他の例を示
している。この例は、上記図６０の保護回路82内のＰＭ
ＯＳ85の代わりにＮＭＯＳ88を用いるようにしたもので
ある。この場合、入力端子81に正極性のサージ電圧が印
加されたときは、ＮＭＯＳ88のソース、ドレイン及びバ
ックゲートで構成されるＮＰＮ型の寄生バイポーラトラ
ンジスタによるトランジスタ動作によりサージ電圧が電
源電圧ＶCC側に逃がされる。なお、負極性のサージ電圧
が印加されたときは図６０の場合と同様である。
【０００６】一方、半導体デバイスの微細加工技術の進
歩に従って、ＭＯＳトランジスタの耐圧も低下してきて
いる。この耐圧低下に伴い、５Ｖ電源系のデバイスに適
用されるプロセスに対し、３．３Ｖ電源系のデバイスに
適用されるプロセスが登場している。そして、３．３Ｖ
電源系プロセスで製造されたデバイスのゲートとドレイ
ンとの間、ゲートとソースとの間には５Ｖ電源系の電圧
を印加することはできない。そこで、５Ｖ電源系のデバ
イスと３．３Ｖ電源系のデバイスとを混在させて用いる
場合、５Ｖ電源系の回路と３．３Ｖ電源系の回路との間
の信号の授受を行うためのインターフェース回路が提案
されている。
【０００７】図６２は、３．３Ｖ電源系プロセスを用い
て構成され、５Ｖ電源系の信号が入力可能な入力回路
（インターフェース回路）の一例を示している。この回
路は「D.T.Wong,et al.,"An 11-ns 8K×18 CMOS Static
RAM with 0.5 μm Device",Fi.15,IEEE J. Solid-stat
e circuits,vol.23,no.5, October 1988 」に記載され
ているものである。入力端子91に印加される５Ｖ電源系
の信号は、ＮＭＯＳ92のソース・ドレイン間を介してＰ
ＭＯＳ93及びＮＭＯＳ94の共通ゲートに供給される。上
記ＮＭＯＳ92のゲートには３．３Ｖ系の電源電圧ＶCCが
供給されている。また、上記電源電圧ＶCCと上記ＰＭＯ
Ｓ93のソースとの間にはＰＭＯＳ95のソース・ドレイン
間の電流通路が接続され、このＰＭＯＳ95のゲートは入
力端子91に接続されている。上記ＰＭＯＳ93とＮＭＯＳ
94のドレインは互いに接続され、この共通ドレインの信
号が集積回路内部に供給されるようになっている。ま
た、上記ＮＭＯＳ94のソースは基準電源電圧ＶSSに接続
されている。
【０００８】このような構成の回路において、入力端子
91に５Ｖの信号が印加されたとき、ＮＭＯＳ92のゲート
には３．３Ｖの電源電圧ＶCCが供給されているのでその
しきい値電圧をＶTNとすると、このＮＭＯＳ92のソー
ス、ドレインのうちＰＭＯＳ93とＮＭＯＳ94の共通ゲー
ト側に接続されたノードａの電圧はＶCC−ＶTN以上には
ならない。従って、ＮＭＯＳ92のゲートとソース、ドレ
インとの間には５Ｖの電圧は加わらず、さらにＰＭＯＳ
93とＮＭＯＳ94それぞれのゲートとソース、ドレインと
の間にも５Ｖの電圧は加わらない。このため、全てのＭ
ＯＳトランジスタのゲート酸化膜破壊は起こらない。な
お、ゲートが入力端子91に接続されたＰＭＯＳ95は、何
等かの原因によって上記ノードａの電圧が中間レベルと
なり、ＰＭＯＳ93とＮＭＯＳ94が同時にオン状態にな
り、電源電圧ＶCCとＶSSとの間に大きな値の貫通電流が
流れることを防止するために設けられている。すなわ
ち、ＰＭＯＳ93をオフさせなければならないのは入力信
号が５Ｖのときであり、このときＰＭＯＳ95がオフ状態
になるので、上記の貫通電流は発生しなくなる。
【０００９】図６３は図６２とは異なる入力回路の例を
示している。この回路は図６２中のＰＭＯＳ95を省略し
たたものであり、基本的な動作は図６２と同様である。
【００１０】図６４は、３．３Ｖ電源系プロセスを用い
て構成された出力回路の一例を示している。この回路は
「M.Ueda,et al.,"A 3.3V ASIC for Mixed Voltage App
lications with Shut Wown Mode",Fig.1,IEEE 1993 CIC
C,25.5.1」に記載されているものである。この回路は
３．３Ｖ電源系の信号INPUT を出力イネーブル信号ENAB
LEに基づいて出力端子 101から出力するための回路であ
り、出力端子 101からＨレベルの信号を出力する際には
信号INPUT と信号ENABLEに基づいて出力段のＰＭＯＳ 1
02がオン状態にされ、Ｌレベルの信号を出力する際には
出力段のＮＭＯＳ103がオン状態にされる。そして、こ
の出力回路では、出力端子 101に５Ｖ電源系の信号が印
加されてもゲート酸化膜破壊が起こらないようにするた
めに、出力端子 101とＮＭＯＳ 103のドレインとの間に
ＮＭＯＳ 104のソース・ドレイン間からなる電流通路が
接続されている。このＮＭＯＳ 104のゲートは３．３Ｖ
系の電源電圧ＶCCに接続されている。そして、この図６
４の出力回路から、出力端子101をＬレベルに設定する
ための回路の要部を抜き出して示したのが図６５の回路
である。
【００１１】上記図６５の回路において、信号ENABLEが
Ｈレベルにされているディセーブル状態のときに、出力
端子 101に５Ｖの電圧が印加された場合、ＮＭＯＳ 104
のゲートには３．３Ｖの電源電圧ＶCCが供給されている
ので、そのしきい値電圧をＶTNとすると、このＮＭＯＳ
104のソース、ドレインのうちＮＭＯＳ 103のドレイン
側に接続されたノードｂの電圧はＶCC−ＶTN以上にはな
らない。従って、ＮＭＯＳ 103のゲートとドレインとの
間には５Ｖの電圧は加わらず、ゲート酸化膜破壊を防止
することができる。
【００１２】ところで、上記図６２、図６３、図６４等
のインターフェース回路においてもＥＳＤに対する何等
かの保護回路が必要になるが、上記図６０、図６１に示
したような従来の手法は使えない。以下にその理由を説
明する。
【００１３】図６６は上記図６２の入力回路に図６０の
保護回路を使用した場合の例を示し、同様に図６７は上
記図６２の入力回路に図６１の保護回路を使用した場合
の例を示している。なお、図６６及び図６７において、
図６０、図６１、図６２とそれぞれ対応する箇所には同
じ符号を付してその説明は省略する。
【００１４】いま、図６６の回路において、入力端子91
に５Ｖの電圧を印加したとき、ＰＭＯＳ85のドレインと
バックゲートとの間に寄生的に存在するＰＮダイオード
が順バイアスとなり、５Ｖ電源系からこのＰＮダイオー
ドを介して３．３Ｖ電源系へ大きな電流が流れる。そし
て、この大電流は場合によってはデバイス破壊を引き起
こす。さらに、入力端子91に５Ｖの電圧を印加したと
き、ＮＭＯＳ86ではゲートとドレインとの間にこの５Ｖ
の電圧が印加されることになるので、ゲート酸化膜破壊
を引き起こす。
【００１５】また、図６７の回路では、入力端子91に５
Ｖの電圧を印加したとき、ＮＭＯＳ88ではゲートとドレ
インとの間に５Ｖが印加されることになるので、ゲート
酸化膜破壊を引き起こす。同様にＮＭＯＳ86でもゲート
とドレインとの間に５Ｖが印加され、ゲート酸化膜破壊
を引き起こす。
【００１６】次に出力回路の場合を説明する。図６８は
前記図６４の出力回路に前記図６０の保護回路を使用し
た場合であり、図６９は前記図６４の出力回路に前記図
６１の保護回路を使用した場合である。また、図６８、
図６９の出力回路から出力端子 101をＬレベルに設定す
るための回路の要部をそれぞれ抜き出して示したのが図
７０、図７１である。
【００１７】図７０、図７１の回路でも、図６６、図６
７の入力回路の場合と同様の理由で、出力端子 101に５
Ｖが印加されることによって保護回路内のＭＯＳトラン
ジスタそのものにゲート酸化膜破壊が起こる。
【００１８】
【発明が解決しようとする課題】このように従来、外部
端子に印加されるサージ電圧に対して内部保護が図られ
た集積回路のインターフェース回路では、内部電源電圧
よりも高い信号電圧が外部端子に印加された際に保護回
路そのものに大きな電流が流れたり、ゲート酸化膜破壊
が起こり、保護回路が破壊されるという欠点があった。
【００１９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、外部端子に印加される
サージ電圧から内部保護を図ることができると共に内部
電源電圧よりも高い信号電圧が外部端子に印加された場
合でも保護回路が破壊されることがない半導体集積回路
のインターフェース回路を提供することである。
【００２０】
【課題を解決するための手段】請求項１の発明の半導体
集積回路のインターフェース回路は、外部端子と、ソー
ス・ドレイン間の電流通路の一端が上記外部端子に接続
され、ゲートが内部電源電圧に接続された電圧緩和用の
Ｎチャネルの第１のＭＯＳトランジスタと、上記第１の
ＭＯＳトランジスタの電流通路の他端に接続されたサー
ジ電圧保護回路とを具備したことを特徴とする。
【００２１】この発明は請求項１のインターフェース回
路において、前記サージ電圧保護回路が、ソース及びゲ
ートが前記内部電源電圧に接続され、ドレインが前記第
１のＭＯＳトランジスタの電流通路の他端に接続された
Ｐチャネルの第２のＭＯＳトランジスタと、ソース及び
ゲートが基準電源電圧に接続され、ドレインが前記第１
のＭＯＳトランジスタの電流通路の他端に接続されたＮ
チャネルの第３のＭＯＳトランジスタとから構成されて
いることを特徴とする。
【００２２】この発明は請求項１のインターフェース回
路において、前記サージ電圧保護回路が、ドレインが前
記内部電源電圧に接続され、ゲートが基準電源電圧に接
続され、ソースが前記第１のＭＯＳトランジスタの電流
通路の他端に接続されたＮチャネルの第２のＭＯＳトラ
ンジスタと、ソース及びゲートが基準電源電圧に接続さ
れ、ドレインが前記第１のＭＯＳトランジスタの電流通
路の他端に接続された第２のＮチャネルの第３のＭＯＳ
トランジスタとから構成されていることを特徴とする。
【００２３】この発明は請求項１のインターフェース回
路において、前記外部端子が信号入力端子であることを
特徴とする。
【００２４】この発明は請求項１のインターフェース回
路において、前記外部端子が信号出力端子であることを
特徴とする。
【００２５】この発明は請求項１のインターフェース回
路において、前記外部端子が信号入出力兼用端子である
ことを特徴とする。
【００２６】請求項７の発明の半導体集積回路のインタ
ーフェース回路は、外部端子と、ソース・ドレイン間の
電流通路の一端が上記外部端子に接続され、ゲートに内
部電源電圧が供給される電圧緩和用のＮチャネルの第１
のＭＯＳトランジスタと、ソース・ドレイン間の電流通
路が上記第１のＭＯＳトランジスタの電流通路の他端と
基準電源電圧との間に接続されたサージ電圧保護用のＮ
チャネルの第２のＭＯＳトランジスタと、ソース・ドレ
イン間の電流通路が上記内部電源電圧と上記外部端子の
間に接続され、ゲートが上記第１のＭＯＳトランジスタ
の電流通路の他端に接続されたサージ電圧保護用のＮチ
ャネルの第３のＭＯＳトランジスタとを具備したことを
特徴とする。
【００２７】請求項８の発明の半導体集積回路のインタ
ーフェース回路は、外部端子と、ソース・ドレイン間の
電流通路の一端が上記外部端子に接続され、ゲートに内
部電源電圧が供給される電圧緩和用のＮチャネルの第１
のＭＯＳトランジスタと、上記第１のＭＯＳトランジス
タの電流通路の他端と内部回路との間に接続されたサー
ジ電圧保護回路とを具備したことを特徴とする。
【００２８】この発明は請求項８のインターフェース回
路において、前記サージ電圧保護回路が、ソース及びゲ
ートが前記内部電源電圧に接続され、ドレインが前記第
１のＭＯＳトランジスタの電流通路の他端に接続された
Ｐチャネルの第２のＭＯＳトランジスタと、ソース及び
ゲートが基準電源電圧に接続され、ドレインが前記第１
のＭＯＳトランジスタの電流通路の他端に接続されたＮ
チャネルの第３のＭＯＳトランジスタとから構成されて
いることを特徴とする。
【００２９】この発明は請求項８のインターフェース回
路において、前記サージ電圧保護回路が、ドレインが前
記内部電源電圧に接続され、ゲートが基準電源電圧に接
続され、ソースが前記第１のＭＯＳトランジスタの電流
通路の他端に接続されたＮチャネルの第２のＭＯＳトラ
ンジスタと、ソース及びゲートが基準電源電圧に接続さ
れ、ドレインが前記第１のＭＯＳトランジスタの電流通
路の他端に接続されたＮチャネルの第３のＭＯＳトラン
ジスタとから構成されていることを特徴とする。
【００３０】この発明は請求項８のインターフェース回
路において、前記外部端子が信号入力端子であることを
特徴とする。
【００３１】この発明は請求項８のインターフェース回
路において、前記外部端子が信号出力端子であることを
特徴とする。
【００３２】この発明は請求項８のインターフェース回
路において、前記外部端子が信号入出力兼用端子である
ことを特徴とする。
【００３３】請求項１４の発明の半導体集積回路のイン
ターフェース回路は、外部端子と、ソース・ドレイン間
の電流通路の一端が上記外部端子に接続され、電流通路
の他端が内部回路に接続され、ゲートに内部電源電圧が
供給される電圧緩和用のＮチャネルの第１のＭＯＳトラ
ンジスタと、ソース・ドレイン間の電流通路の一端が上
記外部端子に接続され、ゲートに内部電源電圧が供給さ
れる電圧緩和用のＮチャネルの第２のＭＯＳトランジス
タと、上記第２のＭＯＳトランジスタの他端に接続され
たサージ電圧保護回路とを具備したことを特徴とする。
【００３４】この発明は請求項１４のインターフェース
回路において、前記サージ電圧保護回路が、ソース及び
ゲートが前記内部電源電圧に接続され、ドレインが前記
第２のＭＯＳトランジスタの電流通路の他端に接続され
たＰチャネルの第３のＭＯＳトランジスタと、ソース及
びゲートが基準電源電圧に接続され、ドレインが前記第
２のＭＯＳトランジスタの電流通路の他端に接続された
Ｎチャネルの第４のＭＯＳトランジスタとから構成され
ていることを特徴とする。
【００３５】この発明は請求項１４のインターフェース
回路において、前記サージ電圧保護回路が、ドレインが
前記内部電源電圧に接続され、ゲートが基準電源電圧に
接続され、ソースが前記第２のＭＯＳトランジスタの電
流通路の他端に接続されたＮチャネルの第３のＭＯＳト
ランジスタと、ソース及びゲートが基準電源電圧に接続
され、ドレインが前記第２のＭＯＳトランジスタの電流
通路の他端に接続されたＮチャネルの第４のＭＯＳトラ
ンジスタとから構成されていることを特徴とする。
【００３６】この発明は請求項１４のインターフェース
回路において、前記外部端子が信号入力端子であること
を特徴とする。
【００３７】この発明は請求項１４のインターフェース
回路において、前記外部端子が信号出力端子であること
を特徴とする。
【００３８】この発明は請求項１４のインターフェース
回路において、前記外部端子が信号入出力兼用端子であ
ることを特徴とする。
【００３９】請求項２０の発明の半導体集積回路のイン
ターフェース回路は、信号入力端子と、ソース・ドレイ
ン間の電流通路の一端が上記信号入力端子に接続され、
ゲートが内部電源電圧に接続された電圧緩和用のＮチャ
ネルの第１のＭＯＳトランジスタと、上記第１のＭＯＳ
トランジスタの電流通路の他端と内部回路との間に接続
された第１のサージ電圧保護回路と、ソース・ドレイン
間の電流通路の一端が上記信号入力端子に接続され、ゲ
ートが内部電源電圧に接続された電圧緩和用のＮチャネ
ルの第２のＭＯＳトランジスタと、上記第２のＭＯＳト
ランジスタの電流通路の他端に接続された第２のサージ
電圧保護回路とを具備したことを特徴とする。
【００４０】この発明は請求項２０のインターフェース
回路において、前記第１のサージ電圧保護回路が、ソー
ス及びゲートが前記内部電源電圧に接続され、ドレイン
が前記第１のＭＯＳトランジスタの電流通路の他端に接
続されたＰチャネルの第３のＭＯＳトランジスタと、ソ
ース及びゲートが基準電源電圧に接続され、ドレインが
前記第１のＭＯＳトランジスタの電流通路の他端に接続
されたＮチャネルの第４のＭＯＳトランジスタとから構
成され、かつ前記第２のサージ電圧保護回路が、ソース
及びゲートが前記内部電源電圧に接続され、ドレインが
前記第２のＭＯＳトランジスタの電流通路の他端に接続
されたＰチャネルの第５のＭＯＳトランジスタと、ソー
ス及びゲートが基準電源電圧に接続され、ドレインが前
記第２のＭＯＳトランジスタの電流通路の他端に接続さ
れたＮチャネルの第６のＭＯＳトランジスタとから構成
されていることを特徴とする。
【００４１】この発明は請求項２０のインターフェース
回路において、前記第１のサージ電圧保護回路が、ドレ
インが前記内部電源電圧に接続され、ゲートが基準電源
電圧に接続され、ソースが前記第２のＭＯＳトランジス
タの電流通路の他端に接続されたＮチャネルの第３のＭ
ＯＳトランジスタと、ソース及びゲートが基準電源電圧
に接続され、ドレインが前記第１のＭＯＳトランジスタ
の電流通路の他端に接続されたＮチャネルの第４のＭＯ
Ｓトランジスタとから構成され、かつ前記第２のサージ
電圧保護回路が、ソース及びゲートが前記内部電源電圧
に接続され、ドレインが前記第２のＭＯＳトランジスタ
の電流通路の他端に接続されたＰチャネルの第５のＭＯ
Ｓトランジスタと、ソース及びゲートが基準電源電圧に
接続され、ドレインが前記第２のＭＯＳトランジスタの
電流通路の他端に接続されたＮチャネルの第６のＭＯＳ
トランジスタとから構成されているていることを特徴と
する。
【００４２】この発明は請求項２０のインターフェース
回路において、前記外部端子が信号入力端子であること
を特徴とする。
【００４３】この発明は請求項２０のインターフェース
回路において、前記外部端子が信号出力端子であること
を特徴とする。
【００４４】この発明は請求項２０のインターフェース
回路において、前記外部端子が信号入出力兼用端子であ
ることを特徴とする。
【００４５】
【作用】請求項１の発明の半導体集積回路のインターフ
ェース回路では、外部端子に内部電源電圧によりも高い
電圧が印加されたとき、電圧緩和用のＮチャネルの第１
のＭＯＳトランジスタはゲートが内部電源電圧に接続さ
れているので、外部端子とは反対側の電圧は内部電源電
圧からこの第１のＭＯＳトランジスタのしきい値電圧を
引いた値に低下する。また、外部端子にサージ電圧が印
加されたときは第１のＭＯＳトランジスタを経由してサ
ージ電圧保護回路から逃がされる。
【００４６】請求項８の発明の半導体集積回路のインタ
ーフェース回路では、外部端子に内部電源電圧によりも
高い電圧が印加されたとき、電圧緩和用のＮチャネルの
第１のＭＯＳトランジスタはゲートが内部電源電圧に接
続されているので、外部端子とは反対側の電圧は内部電
源電圧からこの第１のＭＯＳトランジスタのしきい値電
圧を引いた値に低下し、この低下した電圧が内部回路に
供給される。また、外部端子にサージ電圧が印加された
ときは第１のＭＯＳトランジスタを経由してサージ電圧
保護回路から逃がされる。
【００４７】請求項１４の発明の半導体集積回路のイン
ターフェース回路では、外部端子に内部電源電圧よりも
高い電圧が印加されたとき、電圧緩和用のＮチャネルの
第１のＭＯＳトランジスタはゲートが内部電源電圧に接
続されているので、外部端子とは反対側の電圧は内部電
源電圧からこの第１のＭＯＳトランジスタのしきい値電
圧を引いた値に低下し、この低下した電圧が内部回路に
供給される。また、外部端子にサージ電圧が印加された
ときは第２のＭＯＳトランジスタを経由してサージ電圧
保護回路から逃がされる。
【００４８】請求項２０の発明の半導体集積回路のイン
ターフェース回路では、外部端子に内部電源電圧よりも
高い電圧が印加されたとき、電圧緩和用のＮチャネルの
第１及び第２のＭＯＳトランジスタはそれそれゲートが
内部電源電圧に接続されているので、外部端子とは反対
側の電圧は内部電源電圧からこの第１及び第２のＭＯＳ
トランジスタのしきい値電圧を引いた値に低下し、この
低下した電圧が内部回路に供給される。また、外部端子
にサージ電圧が印加されたときは第１及び第２のＭＯＳ
トランジスタを経由して第１及び第２のサージ電圧保護
回路から逃がされる。
【００４９】
【実施例】以下図面を参照してこの発明を実施例により
説明する。図１はこの発明の半導体集積回路のインター
フェース回路を、前記図６２に示したような、３．３Ｖ
電源系プロセスを用いて構成され、５Ｖ電源系の信号が
入力可能な入力回路に適用した第１の実施例の回路であ
る。入力端子11には電圧緩和用のＮＭＯＳ12のソース・
ドレイン間の電流通路の一端が接続されている。このＮ
ＭＯＳ12のゲートには３．３Ｖ系の電源電圧ＶCCが供給
されている。また、上記ＮＭＯＳ12の電流通路の他端
は、保護回路13を介して内部回路の入力段のＰＭＯＳ14
及びＮＭＯＳ15の共通ゲートに接続されている。上記保
護回路13はＰＭＯＳ16とＮＭＯＳ17からなり、ＰＭＯＳ
16のソース及びゲートは電源電圧ＶCCに接続され、ドレ
インは上記ＰＭＯＳ14及びＮＭＯＳ15の共通ゲートに接
続され、ＮＭＯＳ17のソース及びゲートは基準電源電圧
ＶSSに接続され、ドレインは上記ＰＭＯＳ14及びＮＭＯ
Ｓ15の共通ゲートに接続されている。さらに、上記入力
段のＰＭＯＳ14及びＮＭＯＳ15のドレインは共通に接続
され、この共通ドレインの信号が集積回路内部に与えら
れるようになっており、ＮＭＯＳ15のソースは基準電源
電圧ＶSSに接続されている。また、電源電圧ＶCCと上記
ＰＭＯＳ14のソースとの間にはＰＭＯＳ18のソース・ド
レイン間の電流通路が接続され、このＰＭＯＳ18のゲー
トは入力端子11に接続されている。
【００５０】すなわち、この実施例回路の特徴は、電圧
緩和用のＮＭＯＳ12のソース・ドレイン間の電流通路が
入力端子11と保護回路13との間に配置されていることで
ある。なお、今後、図示していないＭＯＳトランジスタ
のバックゲートの接続は、ＰＭＯＳ及びＮＭＯＳ共それ
ぞれのソースに接続されているものとする。
【００５１】このような構成の入力回路において、入力
端子11に５Ｖの信号が印加されたとき、ＮＭＯＳ12のゲ
ートには３．３Ｖの電源電圧ＶCCが供給されているの
で、そのしきい値電圧をＶTNとすると、このＮＭＯＳ12
のソース、ドレインのうち保護回路13側に接続された方
の電圧はＶCC−ＶTN以上にはならない。従って、このＮ
ＭＯＳ12のゲートとソース、ドレインとの間には５Ｖの
電圧は加わらず、さらにＰＭＯＳ14、16とＮＭＯＳ15、
17それぞれのゲートとソース、ドレインとの間にも５Ｖ
の電圧は加わらない。このため、保護回路13内のものを
含む全てのＭＯＳトランジスタのゲート酸化膜破壊は起
こらない。なお、この場合にも、ＰＭＯＳ14とＶCCとの
間にはゲートが入力端子11の信号で制御されるＰＭＯＳ
18が接続されているので、電源電圧ＶCCとＶSSとの間に
は貫通電流は流れることがない。
【００５２】一方、入力端子11にサージ電圧が印加され
た場合、ＮＭＯＳ12及びこのＮＭＯＳ12のソース、バッ
クゲート及びドレインからなる寄生ＮＰＮ型のバイポー
ラトランジスタを経由してＮＭＯＳ12の電流の通路の他
端側に伝わり、さらに保護回路13内でＰＭＯＳ16のドレ
インとバックゲートとの間に寄生的に存在しているＰＮ
ダイオード又はＮＭＯＳ17のドレインとバックゲートと
の間に寄生的に存在しているＰＮダイオードを介してサ
ージ電圧が電源電圧ＶCC又は基準電源電圧ＶSSに逃がさ
れる。この結果、内部回路をＥＳＤ破壊から防ぐことが
できる。
【００５３】図２及び図３はそれぞれこの発明の半導体
集積回路のインターフェース回路を入力回路に適用した
図１とは異なる第２及び第３の実施例を示す回路であ
る。図２の実施例の入力回路では、図１の実施例回路に
おいて、入力端子11と、ＮＭＯＳ12の電流通路の一端及
びＰＭＯＳ18のゲートとの共通接続点との間に、前記図
６０、図６１で設けられているような保護用の抵抗87と
同様の抵抗19を接続するようにしたものである。また、
図３の実施例の入力回路では、上記図２の実施例回路中
の保護用の抵抗19を19Ａと19Ｂの２つに分け、一方の抵
抗19Ａは入力端子11とＮＭＯＳ12との間に接続し、他方
の抵抗19Ｂは入力端子11とＰＭＯＳ18のゲートとの間に
接続するようにしたものである。
【００５４】上記図２及び図３に示した第２及び第３の
実施例回路では、各抵抗とＭＯＳトランジスタのゲート
容量からなるＣＲ型のローパス・フィルタにより、入力
端子11にサージ電圧が印加されたときにその電圧が直ち
に保護回路13等に加わらないようにすることができ、Ｅ
ＳＤ破壊に対してより強固とすることができる。
【００５５】図４はこの発明の半導体集積回路のインタ
ーフェース回路を、３．３Ｖ電源系プロセスを用いて構
成され、５Ｖ電源系の信号が入力可能な入力回路に適用
した第４の実施例を示す回路である。この実施例回路が
前記図１のものと異なっている点は、保護回路13内のＰ
ＭＯＳ16に替えてＮＭＯＳ20を設けたところである。こ
のＮＭＯＳ20のドレインは電源電圧ＶCCに接続され、ソ
ースはＰＭＯＳ14及びＮＭＯＳ15の共通ゲートに接続さ
れ、ゲートは基準電源電圧ＶSSに接続されている。
【００５６】このような構成でなる回路では、入力端子
11に正極性のサージ電圧が印加されたときに、保護回路
13内のＮＭＯＳ20のソース、バックゲート及びドレイン
から構成されるＮＰＮ型の寄生バイポーラトランジスタ
によるトランジスタ動作により、ＶCCに逃がされること
が図１の場合と異なる。
【００５７】図５及び図６はそれぞれこの発明の半導体
集積回路のインターフェース回路を入力回路に適用した
図４とは異なる第５及び第６の実施例を示す回路であ
る。図５の実施例の入力回路では、入力端子11と、ＮＭ
ＯＳ12の電流通路の一端及びＰＭＯＳ18のゲートとの共
通接続点との間に、前記図６０、図６１で設けられてい
るものと同様の保護用の抵抗19を接続するようにしたも
のである。また、図６の実施例の入力回路では、上記図
５の実施例回路中の保護用の抵抗19を19Ａと19Ｂの２つ
に分け、一方の抵抗19Ａは入力端子11とＮＭＯＳ12との
間に接続し、他方の抵抗19Ｂは入力端子11とＰＭＯＳ18
のゲートとの間に接続するようにしたものである。
【００５８】上記図５及び図６に示した第５及び第６の
実施例回路では、前記同様の理由により、入力端子11に
サージ電圧が印加されたときにその電圧が直ちに保護回
路13等に加わらないようにすることができ、ＥＳＤ破壊
に対してより強固とすることができる。
【００５９】図７はこの発明の半導体集積回路のインタ
ーフェース回路を、前記図６３に示したような、３．３
Ｖ電源系プロセスを用いて構成され、５Ｖ電源系の信号
が入力可能な入力回路に適用した第７の実施例を示す回
路である。
【００６０】すなわち、この実施例回路は、前記図１の
実施例回路に比べて、ＰＭＯＳ18が省略されている点が
異なっている。従って、その実質的な効果は図１の実施
例回路の場合と同様である。
【００６１】図８はこの発明の半導体集積回路のインタ
ーフェース回路を入力回路に適用した図７とは異なる第
８の実施例を示す回路である。この図８の実施例の入力
回路では、図７の実施例回路において、入力端子11とＮ
ＭＯＳ12の電流通路の一端との間に、前記図６０、図６
１で設けられているものと同様の保護用の抵抗19を接続
するようにしたものである。この図８の実施例も、前記
図２、図３や図５、図６の実施例の場合と同様の理由に
より、入力端子11にサージ電圧が印加されたときにその
電圧が直ちに保護回路13等に加わらないようにすること
ができ、ＥＳＤ破壊に対してより強固とすることができ
る。
【００６２】図９はこの発明の半導体集積回路のインタ
ーフェース回路を、前記図６３に示したような、３．３
Ｖ電源系プロセスを用いて構成され、５Ｖ電源系の信号
が入力可能な入力回路に適用した第９の実施例を示す回
路である。この実施例回路は、前記図４の実施例回路に
比べてＰＭＯＳ18が省略されている点が異なっている。
従って、その実質的な効果は図４の実施例回路の場合と
同様である。
【００６３】図１０はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した図９とは異なる
第１０の実施例を示す回路である。この図１０の実施例
の入力回路では、図９の実施例回路において、入力端子
11とＮＭＯＳ12の電流通路の一端との間に、前記図６
０、図６１で設けられているものと同様の保護用の抵抗
19を接続するようにしたものである。この図１０の実施
例も、前記図２、図３や図５、図６の実施例の場合と同
様の理由により、入力端子11にサージ電圧が印加された
ときにその電圧が直ちに保護回路13等に加わらないよう
にすることができ、ＥＳＤ破壊に対してより強固とする
ことができる。
【００６４】図１１はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成され、５Ｖ電源系の信号が入力可能な入力回路に適
用した第１１の実施例を示す回路である。入力端子11に
は電圧緩和用の第１のＮＭＯＳ12Ａのソース・ドレイン
間の電流通路の一端が接続されている。このＮＭＯＳ12
Ａのゲートには３．３Ｖ系の電源電圧ＶCCが供給されて
いる。また、上記ＮＭＯＳ12Ａの電流通路の他端は、第
１の保護回路13Ａを介して内部回路の入力段のＰＭＯＳ
14及びＮＭＯＳ15の共通ゲートに接続されている。上記
第１の保護回路13ＡはＰＭＯＳ16ＡとＮＭＯＳ17Ａから
なり、ＰＭＯＳ16Ａのソース及びゲートは電源電圧ＶCC
に接続され、ドレインは上記ＰＭＯＳ14及びＮＭＯＳ15
の共通ゲートに接続され、ＮＭＯＳ17Ａのソース及びゲ
ートは基準電源電圧ＶSSに接続され、ドレインは上記Ｐ
ＭＯＳ14及びＮＭＯＳ15の共通ゲートに接続されてい
る。さらに、上記入力段のＰＭＯＳ14及びＮＭＯＳ15の
ドレインは共通に接続され、この共通ドレインの信号が
集積回路内部に与えられるようになっており、ＮＭＯＳ
15のソースは基準電源電圧ＶSSに接続されている。ま
た、電源電圧ＶCCと上記ＰＭＯＳ14のソースとの間には
ＰＭＯＳ18のソース・ドレイン間の電流通路が接続さ
れ、このＰＭＯＳ18のゲートは入力端子11に接続されて
いる。
【００６５】また、入力端子11には電圧緩和用の第２の
ＮＭＯＳ12Ｂのソース・ドレイン間の電流通路の一端が
接続されている。このＮＭＯＳ12Ｂのゲートには３．３
Ｖ系の電源電圧ＶCCが供給されている。また、上記ＮＭ
ＯＳ12Ｂの電流通路の他端には、第１の保護回路13Ａと
同様にＰＭＯＳ16ＢとＮＭＯＳ17Ｂからなる第２の保護
回路13Ｂが接続されている。この第２の保護回路13Ｂに
おいて、ＰＭＯＳ16Ｂのソース及びゲートは電源電圧Ｖ
CCに接続され、ドレインはＮＭＯＳ12Ｂの電流通路の他
端に接続され、ＮＭＯＳ17Ｂのソース及びゲートは基準
電源電圧ＶSSに接続され、ドレインはＮＭＯＳ12Ｂの電
流通路の他端に接続されている。
【００６６】すなわち、この実施例回路の特徴は、電圧
緩和用のＮＭＯＳとして第１のＮＭＯＳ12Ａと第２のＮ
ＭＯＳ12Ｂが設けられている点と、第１のＮＭＯＳ12Ａ
のソース・ドレイン間の電流通路が入力端子11と第１の
保護回路13Ａとの間に配置されている点と、第２のＮＭ
ＯＳ12Ｂのソース・ドレイン間の電流通路が入力端子11
と第２の保護回路13Ｂとの間に配置されている点であ
る。
【００６７】この実施例回路では、入力端子11に５Ｖの
信号が印加されたとき、第１、第２のＮＭＯＳ12Ａ、12
Ｂの各ゲートには３．３Ｖの電源電圧ＶCCが供給されて
いるので、そのしきい値電圧をＶTNとすると、このＮＭ
ＯＳ12Ａ、12Ｂのソース、ドレインのうち第１、第２の
保護回路13Ａ、13Ｂ側に接続された方の電圧はＶCC−Ｖ
TN以上にはならない。従って、第１、第２のＮＭＯＳ12
Ａ、12Ｂのゲートとソース、ドレインとの間には５Ｖの
電圧は加わらず、さらにＰＭＯＳ16Ａ、16Ｂ、14とＮＭ
ＯＳ17Ａ、17Ｂ、15それぞれのゲートとソース、ドレイ
ンとの間にも５Ｖの電圧は加わらない。このため、第
１、第２の保護回路13Ａ、13Ｂ内のものを含む全てのＭ
ＯＳトランジスタのゲート酸化膜破壊は起こらない。
【００６８】一方、入力端子11にサージ電圧が印加され
た場合には、第２のＮＭＯＳ12Ｂを経由して、第２の保
護回路13Ｂ内でＰＭＯＳ16Ｂのドレインとバックゲート
との間に寄生的に存在しているＰＮダイオード又はＮＭ
ＯＳ17Ｂのドレインとバックゲートとの間に寄生的に存
在しているＰＮダイオードを介してサージ電圧が電源電
圧ＶCC又は基準電源電圧ＶSSに逃がされ、内部回路をＥ
ＳＤ破壊から防ぐことができる。
【００６９】なお、この実施例回路の場合、第２の保護
回路13Ｂによって内部回路をＥＳＤ破壊から防ぐため、
第１の保護回路13Ａは補助的なものである。従って、第
１の保護回路13Ａ内のＭＯＳトランジスタとして第２の
保護回路13Ｂ内のものに比べて十分に小さなサイズのも
のを用いることができ、あるいは図１４に示す第１４の
実施例回路のように第１の保護回路13Ａを省略すること
もできる。
【００７０】図１２及び図１３はそれぞれこの発明の半
導体集積回路のインターフェース回路を入力回路に適用
した図１１とは異なる第１２及び第１３の実施例を示す
回路である。図１２の実施例の入力回路は、図１１の実
施例回路において、入力端子11と、第１、第２のＮＭＯ
Ｓ12Ａ、12Ｂそれぞれの電流通路の一端及びＰＭＯＳ18
のゲートとの共通接続点との間に、前記図６０、図６１
で設けられているものと同様の保護用の抵抗19を接続す
るようにしたものである。また、図１３の実施例の入力
回路では、上記図１２の実施例回路中の保護用の抵抗19
を19Ａと19Ｂの２つに分け、一方の抵抗19Ａは入力端子
11と第１のＮＭＯＳ12Ａとの間に接続し、他方の抵抗19
Ｂは入力端子11とＰＭＯＳ18のゲートとの間に接続する
ようにしたものである。
【００７１】この図１２、図１３の実施例も、前記図
２、図３の実施例の場合と同様の理由により、入力端子
11にサージ電圧が印加されたときにその電圧が直ちに保
護回路13Ａ等に加わらないようにすることができ、ＥＳ
Ｄ破壊に対してより強固とすることができる。
【００７２】さらに、上記第１２及び第１３の実施例回
路の場合、第１１の実施例回路と同様に、第２の保護回
路13Ｂによって内部回路をＥＳＤ破壊から防ぐため、第
１の保護回路13Ａは補助的なものである。従って、第１
の保護回路13Ａ内のＭＯＳトランジスタとして第２の保
護回路13Ｂ内のものに比べて十分に小さなサイズのもの
を用いることができ、あるいは図１５に示す第１５の実
施例回路、図１６に示す第１６の実施例回路のようにそ
れぞれ第１の保護回路13Ａを省略することもできる。
【００７３】図１７はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成され、５Ｖ電源系の信号が入力可能な入力回路に適
用した第１７の実施例を示す回路である。この実施例回
路が前記図１１のものと異なっている点は、第１、第２
の保護回路13Ａ、13Ｂ内のＰＭＯＳ16Ａ、16Ｂに替えて
ＮＭＯＳ20Ａ、20Ｂを設けたところである。上記一方の
ＮＭＯＳ20Ａのドレインは電源電圧ＶCCに接続され、ソ
ースはＰＭＯＳ14及びＮＭＯＳ15の共通ゲートに接続さ
れ、ゲートは基準電源電圧ＶSSに接続されている。ま
た、他方のＮＭＯＳ20Ｂのドレインは電源電圧ＶCCに接
続され、ソースはＮＭＯＳ12Ｂと17Ｂの接続点に接続さ
れ、ゲートは基準電源電圧ＶSSに接続されている。
【００７４】このような構成でなる回路では、入力端子
11に正極性のサージ電圧が印加されたときに、保護回路
13Ａ、13Ｂ内のＮＭＯＳ20Ａ、20Ｂのソース、バックゲ
ート及びドレインから構成されるＮＰＮ型の寄生バイポ
ーラトランジスタのトランジスタ動作によりＶCCに逃が
されることが図１１の場合と異なる。
【００７５】なお、この実施例回路の場合、第２の保護
回路13Ｂによって内部回路をＥＳＤ破壊から防ぐため、
第１の保護回路13Ａは補助的なものである。従って、第
１の保護回路13Ａ内のＭＯＳトランジスタとして第２の
保護回路13Ｂ内のものに比べて十分に小さなサイズのも
のを用いることができ、あるいは図２０に示す第２０の
実施例回路のように第１の保護回路13Ａを省略すること
もできる。
【００７６】図１８及び図１９はそれぞれこの発明の半
導体集積回路のインターフェース回路を入力回路に適用
した図１７とは異なる第１８及び第１９の実施例を示す
回路である。図１８の実施例の入力回路では、入力端子
11と、ＮＭＯＳ12Ａ及び12Ｂの電流通路の各一端及びＰ
ＭＯＳ18のゲートとの共通接続点との間に、前記図６
０、図６１で設けられているものと同様の保護用の抵抗
19を接続するようにしたものである。また、図１９の実
施例の入力回路では、上記図１８の実施例回路中の保護
用の抵抗19を19Ａと19Ｂの２つに分け、一方の抵抗19Ａ
は入力端子11とＮＭＯＳ12Ａとの間に接続し、他方の抵
抗19Ｂは入力端子11とＰＭＯＳ18のゲートとの間に接続
するようにしたものである。
【００７７】さらに、上記第１８及び第１９の実施例回
路の場合、第１７の実施例回路と同様に、第２の保護回
路13Ｂによって内部回路をＥＳＤ破壊から防ぐため、第
１の保護回路13Ａは補助的なものである。従って、第１
の保護回路13Ａ内のＭＯＳトランジスタとして第２の保
護回路13Ｂ内のものに比べて十分に小さなサイズのもの
を用いることができ、あるいは図２１に示す第２１の実
施例回路、図２２に示す第２２の実施例回路のようにそ
れぞれ第１の保護回路13Ａを省略することもできる。
【００７８】図２３はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成され、５Ｖ電源系の信号が入力可能な入力回路に適
用した第２３の実施例を示す回路である。この実施例回
路が前記図１１のものと異なっている点は、ＰＭＯＳ18
を省略した点と、第１の保護回路13Ａ内のＰＭＯＳ16Ａ
に替えてＮＭＯＳ20Ａを設けた点にある。上記ＮＭＯＳ
20Ａのドレインは電源電圧ＶCCに接続され、ソースはＰ
ＭＯＳ14及びＮＭＯＳ15の共通ゲートに接続され、ゲー
トは基準電源電圧ＶSSに接続されている。このように第
１の保護回路13Ａと第２の保護回路13Ｂとで内部構成を
変えることもできる。
【００７９】なお、この実施例回路の場合、第２の保護
回路13Ｂによって内部回路をＥＳＤ破壊から防ぐため、
第１の保護回路13Ａは補助的なものである。従って、第
１の保護回路13Ａ内のＭＯＳトランジスタとして第２の
保護回路13Ｂ内のものに比べて十分に小さなサイズのも
のを用いることができ、あるいは図２５に示す第２５の
実施例回路のように第１の保護回路13Ａを省略すること
もできる。
【００８０】図２４はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した図２３とは異な
る第２４の実施例を示す回路である。図２４の実施例の
入力回路は、図２３の実施例回路において、入力端子11
と、第１、第２のＮＭＯＳ12Ａ、12Ｂの電流通路の各一
端との間に、前記図６０、図６１で設けられているもの
と同様の保護用の抵抗19を接続するようにしたものであ
る。この図２４の実施例も、前記図２の実施例の場合と
同様の理由により、入力端子11にサージ電圧が印加され
たときにその電圧が直ちに保護回路13Ａ等に加わらない
ようにすることができ、ＥＳＤ破壊に対してより強固と
することができる。
【００８１】さらに、上記第２４の実施例回路の場合、
第２３の実施例回路と同様に、第２の保護回路13Ｂによ
って内部回路をＥＳＤ破壊から防ぐため、第１の保護回
路13Ａは補助的なものである。従って、第１の保護回路
13Ａ内のＭＯＳトランジスタとして第２の保護回路13Ｂ
内のものに比べて十分に小さなサイズのものを用いるこ
とができ、あるいは図２６に示す第２６の実施例回路の
ように第１の保護回路13Ａを省略することもできる。
【００８２】図２７はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した第２７の実施例
を示す回路である。この実施例回路が前記図２３のもの
と異なっている点は、第２の保護回路13Ｂ内のＰＭＯＳ
16Ｂに替えてＮＭＯＳ20Ｂを設けた点にある。上記ＮＭ
ＯＳ20Ｂのドレインは電源電圧ＶCCに接続され、ソース
はＮＭＯＳ12Ｂと17Ｂとの接続点に接続され、ゲートは
基準電源電圧ＶSSに接続されている。
【００８３】この実施例回路の場合も、第２の保護回路
13Ｂによって内部回路をＥＳＤ破壊から防ぐため、第１
の保護回路13Ａは補助的なものである。従って、第１の
保護回路13Ａ内のＭＯＳトランジスタとして第２の保護
回路13Ｂ内のものに比べて十分に小さなサイズのものを
用いることができ、あるいは図２９に示す第２９の実施
例回路のように第１の保護回路13Ａを省略することもで
きる。
【００８４】図２８はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した図２７とは異な
る第２８の実施例を示す回路である。図２８の実施例の
入力回路は、図２７の実施例回路において、入力端子11
と、第１のＮＭＯＳ12Ａの電流通路の一端との間に、前
記図６０、図６１で設けられているものと同様の保護用
の抵抗19を接続するようにしたものである。この図２８
の実施例も、前記図２の実施例の場合と同様の理由によ
り、入力端子11にサージ電圧が印加されたときにその電
圧が直ちに保護回路13Ａ等に加わらないようにすること
ができ、ＥＳＤ破壊に対してより強固とすることができ
る。
【００８５】さらに、上記第２８の実施例回路の場合、
第２７の実施例回路と同様に、第２の保護回路13Ｂによ
って内部回路をＥＳＤ破壊から防ぐため、第１の保護回
路13Ａは補助的なものである。従って、第１の保護回路
13Ａ内のＭＯＳトランジスタとして第２の保護回路13Ｂ
内のものに比べて十分に小さなサイズのものを用いるこ
とができ、あるいは図３０に示す第３０の実施例回路の
ように第１の保護回路13Ａを省略することもできる。
【００８６】図３１はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６２に示したような、３．
３Ｖ電源系プロセスを用いて構成され、５Ｖ電源系の信
号が入力可能な入力回路に適用した第３１の実施例の回
路である。入力端子11には電圧緩和用のＮＭＯＳ12のソ
ース・ドレイン間の電流通路の一端が接続されている。
このＮＭＯＳ12のゲートには３．３Ｖ系の電源電圧ＶCC
が供給されている。また、上記ＮＭＯＳ12の電流通路の
他端は内部回路の入力段のＰＭＯＳ14及びＮＭＯＳ15の
共通ゲートに接続されている。上記入力段のＰＭＯＳ14
及びＮＭＯＳ15のドレインは共通に接続され、この共通
ドレインの信号が集積回路内部に与えられるようになっ
ており、ＮＭＯＳ15のソースは基準電源電圧ＶSSに接続
されている。また、電源電圧ＶCCと上記ＰＭＯＳ14のソ
ースとの間にはＰＭＯＳ18のソース・ドレイン間の電流
通路が接続され、このＰＭＯＳ18のゲートは入力端子11
に接続されている。
【００８７】上記ＮＭＯＳ12の電流通路の他端にはＮＭ
ＯＳ21のドレインが接続されている。このＮＭＯＳ21の
ソース及びゲートは基準電源電圧ＶSSに接続されてい
る。さらに上記入力端子11にはＮＭＯＳ22のソースが接
続されている。このＮＭＯＳ22のドレインは電源電圧Ｖ
CCに接続され、ゲートは上記ＮＭＯＳ12と21の接続点で
あるノードａに接続されている。
【００８８】すなわち、この実施例回路の特徴は、電圧
緩和用のＮＭＯＳ12のソース・ドレイン間の電流通路が
入力端子11と内部回路の入力段との間に配置されている
点と、電圧緩和用のＮＭＯＳ12の電流通路の他端とＶSS
との間にＮＭＯＳ21が接続されている点と、入力端子11
とＶCCとの間にＮＭＯＳ22が接続され、このＮＭＯＳ22
のゲートには電圧緩和用のＮＭＯＳ12を通過した信号が
供給される点である。
【００８９】このような構成の入力回路において、入力
端子11に負極性のサージ電圧か印加された場合には、Ｎ
ＭＯＳ12を経由して、ＮＭＯＳ21のドレインとバックゲ
ートとの間に寄生的に存在しているＰＮダイオードを介
してサージ電圧が基準電源電圧ＶSSに逃がされる。
【００９０】一方、入力端子11に印加される信号が０Ｖ
の基準電源電圧ＶSSと電源電圧ＶCCの間にある限り、Ｎ
ＭＯＳ22はオンすることがない。なぜならば、電圧緩和
用のＮＭＯＳ12のゲートはＶCCに固定されているので、
このＮＭＯＳ12の電流通路の他端とＮＭＯＳ21、22が接
続されているノードａの電圧Ｖａは、０≦Ｖａ≦ＶCC−
ＶTN（ＶTNはＮＭＯＳ12のしきい値電圧）である。そし
て、入力端子11に印加される信号の電圧がＶCC（Ｈレベ
ル）のとき、ＮＭＯＳ22に関してはゲート・ソース間電
圧ＶGS＝０Ｖなので、このＮＭＯＳ22はオフ状態にな
る。従って、５Ｖの電圧が内部回路の入力段に加わるこ
とはない。
【００９１】また、入力端子11に電源電圧以上の正極性
のサージ電圧が加わった場合、このサージ電圧はＮＭＯ
Ｓ22及びこのＮＭＯＳ22のドレイン、バックゲート及び
ソースによるＮＰＮ型の寄生バイポーラトランジスタを
経由してＶCCに逃がされる。従って、入力端子11にＮＭ
ＯＳ22のソースを接続しているにもかかわらず、サージ
電圧が印加された場合でもゲート酸化膜破壊は起こらな
い。
【００９２】図３２及び図３３はそれぞれこの発明の半
導体集積回路のインターフェース回路を入力回路に適用
した図３１とは異なる第３２及び第３３の実施例を示す
回路である。図３２の実施例の入力回路では、図３１の
実施例回路において、入力端子11とＮＭＯＳ12の電流通
路の一端との間に、前記図６０、図６１で設けられてい
るものと同様の保護用の抵抗19を接続するようにしたも
のである。また、図３３の実施例の入力回路では、上記
図３２の実施例回路中の保護用の抵抗19を19Ａと19Ｂの
２つに分け、一方の抵抗19Ａは入力端子11とＮＭＯＳ12
との間に接続し、他方の抵抗19Ｂは入力端子11とＰＭＯ
Ｓ18のゲートとの間に接続するようにしたものである。
【００９３】上記図３２及び図３３に示した第３２及び
第３３の実施例回路では、入力端子11にサージ電圧が印
加されたときにその電圧が直ちに電圧緩和用のＮＭＯＳ
12や内部回路に加わらないようにすることができ、ＥＳ
Ｄ破壊に対してより強固とすることができる。
【００９４】図３４はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６２に示したような、３．
３Ｖ電源系プロセスを用いて構成され、５Ｖ電源系の信
号が入力可能な入力回路に適用した第３４の実施例の回
路である。この実施例回路において、入力端子11には電
圧緩和用の第１のＮＭＯＳ12Ａのソース・ドレイン間の
電流通路の一端が接続されている。このＮＭＯＳ12Ａの
ゲートには３．３Ｖ系の電源電圧ＶCCが供給されてい
る。また、上記ＮＭＯＳ12Ａの電流通路の他端にはＥＳ
Ｄ保護用のＮＭＯＳ21Ａのドレインが接続されている。
このＮＭＯＳ21Ａのソース及びゲートは基準電源電圧Ｖ
SSに接続されている。また、上記ＮＭＯＳ12Ａの電流通
路の他端には内部回路の入力段のＰＭＯＳ14及びＮＭＯ
Ｓ15の共通ゲートが接続されている。上記入力段のＰＭ
ＯＳ14及びＮＭＯＳ15のドレインは共通に接続され、こ
の共通ドレインの信号が集積回路内部に与えられるよう
になっており、ＮＭＯＳ15のソースは基準電源電圧ＶSS
に接続されている。また、電源電圧ＶCCと上記ＰＭＯＳ
14のソースとの間にはＰＭＯＳ18のソース・ドレイン間
の電流通路が接続され、このＰＭＯＳ18のゲートは入力
端子11に接続されている。
【００９５】また、入力端子11には電圧緩和用の第２の
ＮＭＯＳ12Ｂのソース・ドレイン間の電流通路の一端が
接続されている。このＮＭＯＳ12Ｂのゲートには３．３
Ｖ系の電源電圧ＶCCが供給されている。また、上記ＮＭ
ＯＳ12Ｂの電流通路の他端にはＮＭＯＳ21Ｂのドレイン
が接続されている。このＮＭＯＳ21Ｂのソース及びゲー
トは基準電源電圧ＶSSに接続されている。そして、ソー
スが入力端子11に、ドレインがＶCCに接続されたＮＭＯ
Ｓ22のゲートは電圧緩和用の第２のＮＭＯＳ12Ｂの電流
通路の他端、すなわち、ＮＭＯＳ12ＢとＮＭＯＳ21Ｂの
接続点に接続さている。
【００９６】すなわち、この実施例回路の特徴は、図３
１の実施例回路に対してＮＭＯＳ12ＢとＮＭＯＳ21Ｂが
追加されている点である。
【００９７】この実施例回路では、入力端子11に５Ｖの
信号が印加されたとき、ＮＭＯＳ12Ａのゲートには３．
３Ｖの電源電圧ＶCCが供給されているので、そのしきい
値電圧をＶTNとすると、このＮＭＯＳ12Ａの電流通路の
他端側の電圧はＶCC−ＶTN以上にはならない。従って、
このＮＭＯＳ12Ａのゲートとソース、ドレインとの間に
は５Ｖの電圧は加わらず、さらにＰＭＯＳ14、15それぞ
れのゲートとソース、ドレインとの間にも５Ｖの電圧は
加わらない。このため、これらＭＯＳトランジスタのゲ
ート酸化膜破壊は起こらない。
【００９８】一方、入力端子11にサージ電圧が印加され
た場合には、ＮＭＯＳ12Ｂを経由して、ＮＭＯＳ21Ｂも
しくはＮＭＯＳ22を介してサージ電圧が基準電源電圧Ｖ
SS又は電源電圧ＶCCに逃がされ、これにより内部回路を
ＥＳＤ破壊から防ぐことができる。
【００９９】図３５及び図３６はそれぞれこの発明の半
導体集積回路のインターフェース回路を入力回路に適用
した図３４とは異なる第３５及び第３６の実施例を示す
回路である。図３５の実施例の入力回路では、図３４の
実施例回路において、入力端子11とＮＭＯＳ12Ａ、12Ｂ
の電流通路の各一端との間に、前記図６０、図６１で設
けられているものと同様の保護用の抵抗19を接続するよ
うにしたものである。また、図３６の実施例の入力回路
では、上記図３５の実施例回路中の保護用の抵抗19を19
Ａと19Ｂの２つに分け、一方の抵抗19Ａは入力端子11と
ＮＭＯＳ12Ａとの間に接続し、他方の抵抗19Ｂは入力端
子11とＰＭＯＳ18のゲートとの間に接続するようにした
ものである。
【０１００】上記図３５及び図３６に示した第３５及び
第３５の実施例回路では、入力端子11にサージ電圧が印
加されたときにその電圧が直ちに電圧緩和用のＮＭＯＳ
12Ａや内部回路に加わらないようにすることができ、Ｅ
ＳＤ破壊に対してより強固とすることができる。
【０１０１】図３７はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６３に示したような、３．
３Ｖ電源系プロセスを用いて構成され、５Ｖ電源系の信
号が入力可能な入力回路に適用した第３７の実施例を示
す回路である。
【０１０２】すなわち、この実施例回路は、前記図３１
の実施例回路に比べて、ＰＭＯＳ18が省略されている点
が異なっている。従って、その実施的な効果は図３１の
実施例回路の場合と同様である。
【０１０３】図３８はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した図３７とは異な
る第３８の実施例を示す回路である。この図３８の実施
例の入力回路では、図３７の実施例回路において、入力
端子11とＮＭＯＳ12の電流通路の一端でかつ入力端子11
とＮＭＯＳ22の電流通路の一端との間に、前記図６０、
図６１で設けられているものと同様の保護用の抵抗19を
接続するようにしたものである。この図３８の実施例
も、前記図２、図３や図５、図６の実施例の場合と同様
の理由により、入力端子11にサージ電圧が印加されたと
きにその電圧が直ちに保護回路13等に加わらないように
することができ、ＥＳＤ破壊に対してより強固とするこ
とができる。
【０１０４】図３９はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した図３７とは異な
る第３９の実施例を示す回路である。この図３９の実施
例の入力回路では、図３７の実施例回路において、入力
端子11とＮＭＯＳ12の電流通路の一端とのでかつＮＭＯ
Ｓ22の電流通路の一端とＮＭＯＳ12の電流通路の一端と
間に保護用の抵抗19を接続するようにしたものである。
【０１０５】図４０はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６３に示したような、３．
３Ｖ電源系プロセスを用いて構成され、５Ｖ電源系の信
号が入力可能な入力回路に適用した第４０の実施例を示
す回路である。
【０１０６】すなわち、この実施例回路は、前記図３４
の実施例回路に比べて、ＰＭＯＳ18が省略されている点
が異なっている。従って、その実質的な効果は図３４の
実施例回路の場合と同様である。
【０１０７】図４１はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した図４０とは異な
る第４１の実施例を示す回路である。この図４１の実施
例の入力回路では、図４０の実施例回路において、入力
端子11とＮＭＯＳ12Ａ、12Ｂの電流通路の各一端との間
に、前記図６０、図６１で設けられているものと同様の
保護用の抵抗19を接続するようにしたものである。この
図４１の実施例も、前記図２、図３や図５、図６の実施
例の場合と同様の理由により、入力端子11にサージ電圧
が印加されたときにその電圧が直ちに保護回路13等に加
わらないようにすることができ、ＥＳＤ破壊に対してよ
り強固とすることができる。
【０１０８】図４２はこの発明の半導体集積回路のイン
ターフェース回路を入力回路に適用した図４０とは異な
る第４２の実施例を示す回路である。この図４２の実施
例の入力回路では、上記図４１の実施例回路中の保護用
の抵抗19を19Ａと19Ｂの２つに分け、一方の抵抗19Ａは
入力端子11とＮＭＯＳ12Ａとの間に接続し、他方の抵抗
19ＢはＮＭＯＳ12Ｂの電流通路の他端とＮＭＯＳ22のゲ
ートとの間に接続するようにしたものである。
【０１０９】図４３はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６４に示したような、３．
３Ｖ電源系プロセスを用いて構成された出力回路に適用
した第４３の実施例の回路である。この図４３に示した
出力回路は基本的には、３．３Ｖ電源系の入力信号INPU
T と出力イネーブル信号ENABLEとが供給されるＮＡＮＤ
ゲート31の出力に応じて出力段のＰＭＯＳ32のゲート制
御を行うことにより、出力端子33からＨレベル３．３Ｖ
（ＶCC）の信号電圧を出力し、他方、入力信号INPUT と
出力イネーブル信号ENABLEとが供給されるＮＯＲゲート
34の出力に応じて出力段のＮＭＯＳ35のゲート制御を行
うことにより、出力端子33からＬレベル０Ｖ（ＶSS）の
信号電圧を出力するようにしたものである。
【０１１０】そして、上記出力端子33には電圧緩和用の
ＮＭＯＳ36のソース・ドレイン間の電流通路の一端が接
続されており、このＮＭＯＳ36の電流通路の他端は保護
回路37を介して上記ＮＭＯＳ35のドレインに接続されて
いる。上記ＮＭＯＳ36のゲートはＶCCに接続されてい
る。上記保護回路37はＰＭＯＳ38とＮＭＯＳ39とから構
成されており、ＰＭＯＳ38のソース及びゲートはＶCCに
接続され、ドレインはＮＭＯＳ36と35の接続点に接続さ
れ、さらにＮＭＯＳ39のソース及びゲートはＶSSに接続
され、ドレインはＮＭＯＳ36と35の接続点に接続されて
いる。
【０１１１】このような構成でなる出力回路において、
出力端子33は図示しないバスラインに接続される。従っ
て、このバスラインに接続された他の出力回路から５Ｖ
の電圧が出力される可能性があり、そのとき出力端子33
にはこの５Ｖの電圧が印加される。このとき、ＮＭＯＳ
36のゲートには３．３Ｖの電源電圧ＶCCが供給されてい
るので、そのしきい値電圧をＶTNとすると、このＮＭＯ
Ｓ36のソース、ドレインのうち保護回路37側に接続され
た方の電圧はＶCC−ＶTN以上にはならない。従って、こ
のＮＭＯＳ36のゲートとソース、ドレインとの間には５
Ｖの電圧は加わらず、さらにＮＭＯＳ35のゲートとソー
ス、ドレインとの間にも５Ｖの電圧は加わらない。この
ため、保護回路37内のものを含む全てのＭＯＳトランジ
スタのゲート酸化膜破壊は起こらない。
【０１１２】一方、出力端子33にサージ電圧が印加され
た場合、ＮＭＯＳ36を経由して、保護回路37内でＰＭＯ
Ｓ38のドレインとバックゲートとの間に寄生的に存在し
ているＰＮダイオード又はＮＭＯＳ39のドレインとバッ
クゲートとの間に寄生的に存在しているＰＮダイオード
を介してサージ電圧が電源電圧ＶCC又は基準電源電圧Ｖ
SSに逃がされ、内部回路をＥＳＤ破壊から防ぐことがで
きる。
【０１１３】なお、上記以外のＭＯＳトランジスタは出
力端子33をＨレベルもしくはＬレベルに設定する以外の
目的で補足的に設けられているものであるが、簡単にそ
の機能を説明すると、例えば、ＭＯＳトランジスタ40、
41、42、43は、出力端子33にＶCC以上の電圧、例えば５
Ｖが印加された場合に回路が破壊されることを防ぐため
に設けられたものである。すなわち、いま、この出力回
路がトライステード状態にあるとする。このときＮＡＮ
Ｄゲート31はＨレベルを出力している。出力端子33がＶ
CC以上にバイアスされた場合、ＰＭＯＳ43はオフ状態に
なり、ＭＯＳトランジスタ32、41、42、43の共通バック
ゲートはＶCCから分離される。そして、この共通バック
ゲートは、ＰＭＯＳ32、42のドレインとバックゲートと
の間のＰＮ接合を通じて、出力端子33の５ＶよりもＶＦ
（ＰＮ接合の順方向降下電圧）だけ低い電圧まで引き上
げられて安定する。これで、通常の場合に起こる共通バ
ックゲートへのリークは押さえられる。一方、出力端子
33の５Ｖの電圧はＰＭＯＳ42を介してＰＭＯＳ32のゲー
トへ伝達される。このため、出力端子33がＶCCよりも高
い電圧にバイアスされてもＰＭＯＳ32はオンすることは
なく、ＶCCへのリークも生じない。またこのとき、ＰＭ
ＯＳ41はそのゲートが出力端子33と同じ５Ｖにされ、完
全にオフしており、ＮＭＯＳ40はそのゲートがＶCCにさ
れているので、ＰＭＯＳ32のゲートに伝えられたＶCC以
上の電圧がＮＡＮＤゲート31の出力端子に現れることは
ない。以上が出力端子33にＶCC以上の電圧が印加された
ときのＭＯＳトランジスタ40、41、42、43の働きであ
る。
【０１１４】次に出力端子33がＬレベルに変化したとき
の動作を説明する。ＰＭＯＳ43のゲート電圧が下がるこ
とによってこのＰＭＯＳ43がオンし、ＭＯＳトランジス
タ32、41、42、43の共通バックゲートはＶCCレベルにバ
イアスされる。なお、ＰＭＯＳ41は、出力端子33がＶCC
よりも十分に低い電圧であり、ＮＡＮＤゲート31がＨレ
ベルを出力しているときに、このＮＡＮＤゲート31が出
力するＨレベルをＰＭＯＳ32のゲートに電圧低下を伴わ
ずに伝達する機能を持つ。
【０１１５】上記ＭＯＳトランジスタ44〜54はスイッチ
ング時の電源ノイズを低減するために設けられている。
いま、出力端子33がＬレベル、すなわち入力信号INPUT
がＬであるとする。このとき、ＮＭＯＳ47、48、54はオ
ンしており、ＮＭＯＳ35と36との接続点はＬレベルであ
る。ＮＭＯＳ50は入力信号がＬレベルなのでオフしてお
り、ＰＭＯＳ45のドレインはＨレベルであり、ＰＭＯＳ
44はオフしている。この状態から入力信号がＨレベルに
変化した場合を考える。ＰＭＯＳ47はオフ状態になり、
ＮＭＯＳ50がオンする。これで、ＶCCからＭＯＳトラン
ジスタ45、46、50、51を通じて上記ＮＭＯＳ35と36との
接続点までの電流パスができる。このとき、ＰＭＯＳ45
のドレイン（ＰＭＯＳ44のゲート）は初期のＶCCからレ
ベルが低下し、その結果、ＰＭＯＳ44がオンする。ＮＭ
ＯＳ49は元々オンしているため、ＰＭＯＳ44及びＮＭＯ
Ｓ49を通じてＶCCからＮＡＮＤゲート31の出力端子に向
かって電流が流れる。入力信号はＨレベルに変化してい
るので、本来、ＮＡＮＤゲート31はＬレベルを出力しよ
うとするが、ＶCCに通じているＭＯＳトランジスタ44、
49のために、ＮＡＮＤゲート31の出力信号はゆっくりと
Ｌレベルになる。この結果、最終段のＰＭＯＳ32がゆっ
くりとオンすることになり、電源ノイズの発生が低減さ
れる。この後は、出力端子33の電圧がゆっくりと上がる
につれてＮＭＯＳ35と36との接続点の電圧が順次上が
り、その結果、ＰＭＯＳ45のドレインの電圧も順次上が
ることで、ＰＭＯＳ44がオフし、ＮＡＮＤゲート31の出
力信号が完全なＨレベルになって安定する。また、出力
端子33がＨレベルのときに、入力信号がＬレベルに変化
するスイッチング時の場合も、同様に電源ノイズの発生
が低減される。そして、この図４３の出力回路から、出
力端子33をＬレベルに設定するための回路の要部を抜き
出して示したのが図４７の回路である。
【０１１６】図４４はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６４に示したような、３．
３Ｖ電源系プロセスを用いて構成された出力回路に適用
した第４４の実施例の回路である。この図４４の実施例
回路は、上記図４３の実施例回路において、保護回路37
内のＰＯＳ38に替えてゲートがＶSSに接続されたＮＭＯ
Ｓ55を用いるようにしたものである。この実施例回路の
場合、出力端子33に正極性のサージ電圧が印加されたと
き、保護回路37ではＮＭＯＳ55の寄生バイポーラトラン
ジスタによるトランジスタ動作によりサージ電圧がＶCC
に逃がされる。なお、負極性のサージ電圧が印加された
場合は図４３と同様である。そして、この図４４の出力
回路から、出力端子33をＬレベルに設定するための回路
の要部を抜き出して示したのが図４８の回路である。
【０１１７】図４５はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６４に示したような、３．
３Ｖ電源系プロセスを用いて構成された出力回路に適用
した第４５の実施例の回路である。この図４５の実施例
回路は、上記図４３の実施例回路において、保護回路37
内のＮＭＯＳ38に替えて、ソース・ドレイン間の電流通
路がＶCCと出力端子33との間に接続され、ゲートが前記
ＮＭＯＳ36と35の接続点に接続されたＮＭＯＳ56を用い
るようにしたものである。上記ＮＭＯＳ56は、前記図３
１を用いて説明した入力回路におけるＮＭＯＳ22に対応
しており、出力端子33に正極性のサージ電圧が印加され
たときに、ＮＭＯＳ36を通過しないで出力端子33から直
接、このＮＭＯＳ56を介してサージ電圧をＶCCに逃がす
ことができる。そして、この図４５の出力回路から、出
力端子33をＬレベルに設定するための回路の要部を抜き
出して示したのが図４９の回路である。
【０１１８】図４６はこの発明の半導体集積回路のイン
ターフェース回路を、前記図６４に示したような、３．
３Ｖ電源系プロセスを用いて構成された出力回路に適用
した第４６の実施例の回路である。この実施例回路にお
いて、出力端子33には電圧緩和用の第１のＮＭＯＳ36Ａ
のソース・ドレイン間の電流通路の一端が接続されてい
る。このＮＭＯＳ36Ａのゲートには３．３Ｖ系の電源電
圧ＶCCが供給されている。また、上記ＮＭＯＳ36Ａの電
流通路の他端にはＥＳＤ保護用のＮＭＯＳ39Ａのドレイ
ンが接続されている。このＮＭＯＳ39のソース及びゲー
トは基準電源電圧ＶSSに接続されている。また、上記Ｎ
ＭＯＳ36Ａの電流通路の他端には出力段のＮＭＯＳ35の
ドレインが接続されている。
【０１１９】また、出力端子36には電圧緩和用の第２の
ＮＭＯＳ36Ｂのソース・ドレイン間の電流通路の一端が
接続されている。このＮＭＯＳ36Ｂのゲートには３．３
Ｖ系の電源電圧ＶCCが供給されている。また、上記ＮＭ
ＯＳ36Ｂの電流通路の他端は上記ＮＭＯＳ39のドレイン
に接続されている。そして、ゲートがＮＭＯＳ36Ａと35
の接続点に接続されたＮＭＯＳ56のソース・ドレイン間
の電流通路がＶCCと出力端子33との間に接続されてい
る。
【０１２０】すなわち、この実施例回路の特徴は、図４
５の実施例回路に対して電圧緩和用の第２のＮＭＯＳ36
Ｂが追加されている点である。
【０１２１】この実施例回路では、出力端子33に５Ｖの
信号が印加されたとき、ＮＭＯＳ36Ａのゲートには３．
３Ｖの電源電圧ＶCCが供給されているので、そのしきい
値電圧をＶTNとすると、このＮＭＯＳ36Ａの電流通路の
他端側の電圧はＶCC−ＶTN以上にはならない。従って、
このＮＭＯＳ36Ａのゲートとソース、ドレインとの間に
は５Ｖの電圧は加わらず、さらにＮＭＯＳ35のゲートと
ソース、ドレインとの間にも５Ｖの電圧は加わらない。
このため、これらＭＯＳトランジスタのゲート酸化膜破
壊は起こらない。
【０１２２】一方、出力端子33にサージ電圧が印加され
た場合には、ＮＭＯＳ36Ｂを経由して、ＮＭＯＳ39もし
くは56を介してサージ電圧が基準電源電圧ＶSS又は電源
電圧ＶCCに逃がされ、これにより内部回路をＥＳＤ破壊
から防ぐことができる。そして、この図４６の出力回路
から、出力端子33をＬレベルに設定するための回路の要
部を抜き出して示したのが図５０の回路である。
【０１２３】図５１は上記図４５及び図４９に示した実
施例回路とは異なる第４７の実施例の回路である。この
実施例回路は、ＮＭＯＳ56のゲートをＮＭＯＳ36と35の
接続点に直接に接続する代わりに、前記図６０、図６１
で設けられているものと同様の保護用の抵抗19を介して
接続するように構成を変えたものである。
【０１２４】図５２は上記図４５及び図４９に示した実
施例回路とは異なる第４８の実施例の回路である。この
実施例回路は、上記電圧緩和用の第１、第２のＮＭＯＳ
36Ａ、36Ｂを設けると共に、ＮＭＯＳ36Ａと35の接続点
にＥＳＤ保護用のＮＭＯＳ39Ａを接続し、ＮＭＯＳ36Ｂ
にＥＳＤ保護用のＮＭＯＳ39ＢとＮＭＯＳ56を接続する
ようにしたものである。
【０１２５】この実施例の場合、出力端子33にサージ電
圧が印加されたとき、電圧緩和用の第２のＮＭＯＳ36Ｂ
を経由し、ＮＭＯＳ39Ｂ又はＮＭＯＳ56を介してＶSS又
はＶCCにサージ電圧が逃がされるので、電圧緩和用の第
１のＮＭＯＳ36Ａに接続されたＮＭＯＳ36Ａは補助的な
ものである。
【０１２６】図５３はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成された入出力回路に適用した第４９の実施例の回路
である。この実施例回路では入出力端子61が設けられて
おり、この入出力端子61を出力端子として使用する際に
入出力端子61からＨレベルもしくはＬレベルの信号を出
力するために前記図４３ないし図４６に示すように出力
段にＰＭＯＳ32とＮＭＯＳ35が設けられるものである
が、ここでは入出力端子61をＬレベルに設定するための
回路の要部を抜き出して示している。すなわち、入出力
端子61には電圧緩和用のＮＭＯＳ36のソース・ドレイン
間の電流通路の一端が接続されており、このＮＭＯＳ36
の電流通路の他端は保護回路62を介して出力段のＮＭＯ
Ｓ35のドレインに接続されている。上記ＮＭＯＳ36のゲ
ートはＶCCに接続されている。また、上記ＮＭＯＳ36の
電流通路の他端には上記保護回路62を介して入力段のＰ
ＭＯＳ63及びＮＭＯＳ64の共通ゲートが接続されてい
る。上記ＰＭＯＳ63及びＮＭＯＳ64のドレインは共通に
接続され、この共通ドレインの信号が集積回路内部に与
えられるようになっている。また、上記ＮＭＯＳ64のソ
ースはＶSSに接続され、ＰＭＯＳ63のソースとＶCCとの
間には、前記図１等で示したものと同様の貫通電流防止
用のＰＭＯＳ65のソース・ドレイン間の電流通路が接続
されている。また、このＰＭＯＳ65のゲートは入出力端
子61に接続されている。
【０１２７】上記保護回路62はＰＭＯＳ66とＮＭＯＳ68
とから構成されており、ＰＭＯＳ66のソース及びゲート
はＶCCに接続され、ドレインはＮＭＯＳ36と35の接続点
に接続され、さらにＮＭＯＳ67のソース及びゲートはＶ
SSに接続され、ドレインはＮＭＯＳ36と35の接続点に接
続されている。
【０１２８】このような構成の入出力回路において、入
出力端子61に５Ｖの電圧が印加されたときは、前記のよ
うにＮＭＯＳ36によって３Ｖの電源電圧ＶCCからそのし
きい値電圧ＶTNだけ低下した電圧がＮＭＯＳ36と35の接
続点に現れるので、出力段及び入力段の各トランジスタ
のゲート酸化膜破壊は起こらない。
【０１２９】また、入出力端子61にサージ電圧が印加さ
れたときは、ＮＭＯＳ36を経由して保護回路62内でＰＭ
ＯＳ66又はＮＭＯＳ67を介してＶCC又はＶSSに逃がさ
れ、ＥＳＤ破壊が防止される。
【０１３０】図５４はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成された入出力回路に適用した第５０の実施例の回路
である。この実施例回路が上記図５３の実施例回路と異
なる点は、ＮＭＯＳ36の電流通路の他端と入力段のＰＭ
ＯＳ63及びＮＭＯＳ64の共通ゲートとの間に前記図３内
の抵抗19Ａと同様の機能を持つ抵抗68Ａを接続すると共
に、入出力端子61と入力段のＰＭＯＳ65のゲートとの間
に前記図３内の抵抗19Ｂと同様の機能を持つ抵抗68Ｂを
接続するようにしたものである。
【０１３１】図５５はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成された入出力回路に適用した第５１の実施例の回路
である。この実施例回路が上記図５３の実施例回路と異
なる点は、保護回路62内の前記ＰＭＯＳ66に替えてＮＭ
ＯＳ69を用いるようにしたものである。このＮＭＯＳ69
のドレインはＶCCに、ゲートはＶSSにそれぞれ接続さ
れ、ソースは前記ＮＭＯＳ36と35の接続点に接続されて
いる。
【０１３２】この実施例では、入出力端子61に正極性の
サージ電圧が印加されたとき、保護回路62内ではＮＭＯ
Ｓ69のソース、バックゲート及びドレインからなるＮＰ
Ｎ型の寄生バイポーラトランジスタによるトランジスタ
動作により、サージ電圧がＶCCに逃がされる点が図５３
の実施例回路の場合と異なる。
【０１３３】図５６はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成された入出力回路に適用した第５２の実施例の回路
である。この実施例回路は、上記図５５の実施例回路に
対し、前記図５４のような抵抗68Ａ、68Ｂを付加したも
のである。
【０１３４】図５７はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成された入出力回路に適用した第５３の実施例の回路
である。この実施例回路は、上記図５５の実施例回路の
保護回路62内のＰＭＯＳ66を設ける代わりに、前記図４
５及び図４９の実施例のＮＭＯＳ56と同様の機能を持つ
ＮＭＯＳ70を設けるようにしたものである。
【０１３５】図５８はこの発明の半導体集積回路のイン
ターフェース回路を、３．３Ｖ電源系プロセスを用いて
構成された入出力回路に適用した第５４の実施例の回路
である。この実施例回路は、上記図５７の実施例回路に
対し、前記図５４のような抵抗68Ａ、68Ｂを付加したも
のである。
【０１３６】ところで、上記各実施例において、電圧緩
和用のＮＭＯＳ12、36等と、保護回路内でＶSS側に接続
されたＮＭＯＳ17、21、39、67等とは集積回路内で互い
に近接した位置に配置されることが、本発明の効果をよ
り確実にする上で好ましい。また同様の理由で、電圧緩
和用のＮＭＯＳ12、36等と、保護回路内でＶCC側に接続
されたＰＭＯＳ16、38、66、ＮＭＯＳ20、55、69等とは
集積回路内で互いに近接した位置に配置されることが好
ましい。何故ならば、電圧緩和用のＮＭＯＳがトランジ
スタ動作してサージ電圧を保護回路側に伝えるとき、保
護回路内のＮＭＯＳもトランジスタ動作してサージ電圧
をＶCC側あるいはＶSS側へ逃がし易くなるからである。
【０１３７】また、上記各実施例において、図５９の
（ａ）に示すようにゲートが電源電圧ＶCCに接続されて
いるＭＯＳトランジスタについては、図５９の（ｂ）に
示すようにゲートと電源電圧ＶCCとの間にゲート保護用
の抵抗Ｒを接続するように変形することが、本発明の効
果をより確実にする上で好ましい。すなわち、電源に混
入したサージがゲートに印加される際に、この抵抗Ｒと
ゲート容量とからなるＣＲ型のローパス・フィルタ効果
が期待できるからである。
【０１３８】
【発明の効果】以上説明したようにこの発明によれば、
外部端子に印加されるサージ電圧から内部保護を図るこ
とができると共に内部電源電圧よりも高い信号電圧が外
部端子に印加された場合でも保護回路が破壊されること
がない半導体集積回路のインターフェース回路が提供で
きる。
【図面の簡単な説明】
【図１】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した第１の実施例の回路図。
【図２】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した図１とは異なる第２実施例を
示す回路図。
【図３】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した図１とは異なる第３実施例を
示す回路図。
【図４】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した第４の実施例を示す回路図。
【図５】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した図４とは異なる第５の実施例
を示す回路図。
【図６】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した図４とは異なる第６の実施例
を示す回路図。
【図７】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した第７の実施例を示す回路図。
【図８】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した図７とは異なる第８の実施例
を示す回路図。
【図９】この発明の半導体集積回路のインターフェース
回路を入力回路に適用した第９の実施例を示す回路図。
【図１０】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図９とは異なる第１０の実
施例を示す回路図。
【図１１】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第１１の実施例を示す回路
図。
【図１２】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１１とは異なる第１２の
実施例を示す回路図。
【図１３】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１１とは異なる第１３の
実施例を示す回路図。
【図１４】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１１とは異なる第１４の
実施例を示す回路図。
【図１５】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１１とは異なる第１５の
実施例を示す回路図。
【図１６】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１１とは異なる第１６の
実施例を示す回路図。
【図１７】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第１７の実施例を示す回路
図。
【図１８】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１７とは異なる第１８の
実施例を示す回路図。
【図１９】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１７とは異なる第１９の
実施例を示す回路図。
【図２０】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１７とは異なる第２０の
実施例を示す回路図。
【図２１】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１７とは異なる第２１の
実施例を示す回路図。
【図２２】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図１７とは異なる第２２の
実施例を示す回路図。
【図２３】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第２３の実施例を示す回路
図。
【図２４】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図２３とは異なる第２４の
実施例を示す回路図。
【図２５】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図２３とは異なる第２５の
実施例を示す回路図。
【図２６】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図２３とは異なる第２６の
実施例を示す回路図。
【図２７】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第２７の実施例を示す回路
図。
【図２８】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図２７とは異なる第２８の
実施例を示す回路図。
【図２９】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第２９の実施例を示す回路
図。
【図３０】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第３０の実施例を示す回路
図。
【図３１】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第３１の実施例の回路図。
【図３２】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図３１とは異なる第３２の
実施例を示す回路図。
【図３３】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図３１とは異なる第３３の
実施例を示す回路図。
【図３４】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第３４の実施例の回路図。
【図３５】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図３４とは異なる第３５の
実施例を示す回路図。
【図３６】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図３４とは異なる第３６の
実施例を示す回路図。
【図３７】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第３７の実施例を示す回路
図。
【図３８】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図３７とは異なる第３８の
実施例を示す回路図。
【図３９】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図３７とは異なる第３９の
実施例を示す回路図。
【図４０】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した第４０の実施例を示す回路
図。
【図４１】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図４０とは異なる第４１の
実施例を示す回路図。
【図４２】この発明の半導体集積回路のインターフェー
ス回路を入力回路に適用した図４０とは異なる第４２の
実施例を示す回路図。
【図４３】この発明の半導体集積回路のインターフェー
ス回路を出力回路に適用した第４３の実施例の回路図。
【図４４】この発明の半導体集積回路のインターフェー
ス回路を出力回路に適用した第４４の実施例の回路図。
【図４５】この発明の半導体集積回路のインターフェー
ス回路を出力回路に適用した第４５の実施例の回路図。
【図４６】この発明の半導体集積回路のインターフェー
ス回路を出力回路に適用した第４６の実施例の回路図。
【図４７】図４３の出力回路の要部を抜き出して示す回
路図。
【図４８】図４４の出力回路の要部を抜き出して示す回
路図。
【図４９】図４５の出力回路の要部を抜き出して示す回
路図。
【図５０】図４６の出力回路の要部を抜き出して示す回
路図。
【図５１】図４５及び図４９に示した実施例回路とは異
なる第４７の実施例の回路図。
【図５２】図４５及び図４９に示した実施例回路とは異
なる第４８の実施例の回路図。
【図５３】この発明の半導体集積回路のインターフェー
ス回路を入出力回路に適用した第４９の実施例の回路
図。
【図５４】この発明の半導体集積回路のインターフェー
ス回路を入出力回路に適用した第５０の実施例の回路
図。
【図５５】この発明の半導体集積回路のインターフェー
ス回路を入出力回路に適用した第５１の実施例の回路
図。
【図５６】この発明の半導体集積回路のインターフェー
ス回路を入出力回路に適用した第５２の実施例の回路
図。
【図５７】この発明の半導体集積回路のインターフェー
ス回路を入出力回路に適用した第５３の実施例の回路
図。
【図５８】この発明の半導体集積回路のインターフェー
ス回路を入出力回路に適用した第５４の実施例の回路
図。
【図５９】上記各実施例の変形例の回路図。
【図６０】従来の入力保護回路の一例を示す回路図。
【図６１】従来の入力保護回路の他の例を示す回路図。
【図６２】従来の入力回路の一例を示す回路図。
【図６３】図６２とは異なる従来の入力回路の例を示す
回路図。
【図６４】従来の出力回路の一例を示す回路図。
【図６５】図６４の出力回路から要部を抜き出して示す
図。
【図６６】図６２の入力回路に図６０の保護回路を使用
した場合の例を示す図。
【図６７】図６２の入力回路に図６１の保護回路を使用
した場合の例を示す図。
【図６８】図６４の出力回路に前記図６０の保護回路を
使用した場合の例を示す図。
【図６９】図６４の出力回路に前記図６１の保護回路を
使用した場合の例を示す図。
【図７０】図６８の出力回路から要部を抜き出して示す
図。
【図７１】図６９の出力回路から要部を抜き出して示す
図。
【符号の説明】
11…入力端子、12，36…電圧緩和用のＮＭＯＳ、13，3
7，62…保護回路、14，63…入力段のＰＭＯＳ、15，1
8，64，65…入力段のＮＭＯＳ、16，32，38，66…ＰＭ
ＯＳ、17，20，22，35，39，55，56，67，69，70…ＮＭ
ＯＳ、19，19Ａ，19Ｂ，68Ａ，68Ｂ…抵抗、33…出力端
子、61…入出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 (72)発明者 増見 純也 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 外部端子と、ソース・ドレイン間の電流
    通路の一端が上記外部端子に接続され、ゲートが内部電
    源電圧に接続された電圧緩和用のＮチャネルの第１のＭ
    ＯＳトランジスタと、上記第１のＭＯＳトランジスタの
    電流通路の他端に接続されたサージ電圧保護回路とを具
    備したことを特徴とする半導体集積回路のインターフェ
    ース回路。
  2. 【請求項２】 前記サージ電圧保護回路が、ソース及び
    ゲートが前記内部電源電圧に接続され、ドレインが前記
    第１のＭＯＳトランジスタの電流通路の他端に接続され
    たＰチャネルの第２のＭＯＳトランジスタと、ソース及
    びゲートが基準電源電圧に接続され、ドレインが前記第
    １のＭＯＳトランジスタの電流通路の他端に接続された
    Ｎチャネルの第３のＭＯＳトランジスタとから構成され
    ている請求項１に記載の半導体集積回路のインターフェ
    ース回路。
  3. 【請求項３】 前記サージ電圧保護回路が、ドレインが
    前記内部電源電圧に接続され、ゲートが基準電源電圧に
    接続され、ソースが前記第１のＭＯＳトランジスタの電
    流通路の他端に接続されたＮチャネルの第２のＭＯＳト
    ランジスタと、ソース及びゲートが基準電源電圧に接続
    され、ドレインが前記第１のＭＯＳトランジスタの電流
    通路の他端に接続された第２のＮチャネルの第３のＭＯ
    Ｓトランジスタとから構成されている請求項１に記載の
    半導体集積回路のインターフェース回路。
  4. 【請求項４】 前記外部端子が信号入力端子であること
    を特徴とする請求項１に記載の半導体集積回路のインタ
    ーフェース回路。
  5. 【請求項５】 前記外部端子が信号出力端子であること
    を特徴とする請求項１に記載の半導体集積回路のインタ
    ーフェース回路。
  6. 【請求項６】 前記外部端子が信号入出力兼用端子であ
    ることを特徴とする請求項１に記載の半導体集積回路の
    インターフェース回路。
  7. 【請求項７】 外部端子と、ソース・ドレイン間の電流
    通路の一端が上記外部端子に接続され、ゲートに内部電
    源電圧が供給される電圧緩和用のＮチャネルの第１のＭ
    ＯＳトランジスタと、ソース・ドレイン間の電流通路が
    上記第１のＭＯＳトランジスタの電流通路の他端と基準
    電源電圧との間に接続されたサージ電圧保護用のＮチャ
    ネルの第２のＭＯＳトランジスタと、ソース・ドレイン
    間の電流通路が上記内部電源電圧と上記外部端子の間に
    接続され、ゲートが上記第１のＭＯＳトランジスタの電
    流通路の他端に接続されたサージ電圧保護用のＮチャネ
    ルの第３のＭＯＳトランジスタとを具備したことを特徴
    とする半導体集積回路のインターフェース回路。
  8. 【請求項８】 外部端子と、ソース・ドレイン間の電流
    通路の一端が上記外部端子に接続され、ゲートに内部電
    源電圧が供給される電圧緩和用のＮチャネルの第１のＭ
    ＯＳトランジスタと、上記第１のＭＯＳトランジスタの
    電流通路の他端と内部回路との間に接続されたサージ電
    圧保護回路とを具備したことを特徴とする半導体集積回
    路のインターフェース回路。
  9. 【請求項９】 前記サージ電圧保護回路が、ソース及び
    ゲートが前記内部電源電圧に接続され、ドレインが前記
    第１のＭＯＳトランジスタの電流通路の他端に接続され
    たＰチャネルの第２のＭＯＳトランジスタと、ソース及
    びゲートが基準電源電圧に接続され、ドレインが前記第
    １のＭＯＳトランジスタの電流通路の他端に接続された
    Ｎチャネルの第３のＭＯＳトランジスタとから構成され
    ている請求項８に記載の半導体集積回路のインターフェ
    ース回路。
  10. 【請求項１０】 前記サージ電圧保護回路が、ドレイン
    が前記内部電源電圧に接続され、ゲートが基準電源電圧
    に接続され、ソースが前記第１のＭＯＳトランジスタの
    電流通路の他端に接続されたＮチャネルの第２のＭＯＳ
    トランジスタと、ソース及びゲートが基準電源電圧に接
    続され、ドレインが前記第１のＭＯＳトランジスタの電
    流通路の他端に接続されたＮチャネルの第３のＭＯＳト
    ランジスタとから構成されている請求項８に記載の半導
    体集積回路のインターフェース回路。
  11. 【請求項１１】 前記外部端子が信号入力端子であるこ
    とを特徴とする請求項８に記載の半導体集積回路のイン
    ターフェース回路。
  12. 【請求項１２】 前記外部端子が信号出力端子であるこ
    とを特徴とする請求項８に記載の半導体集積回路のイン
    ターフェース回路。
  13. 【請求項１３】 前記外部端子が信号入出力兼用端子で
    あることを特徴とする請求項８に記載の半導体集積回路
    のインターフェース回路。
  14. 【請求項１４】 外部端子と、ソース・ドレイン間の電
    流通路の一端が上記外部端子に接続され、電流通路の他
    端が内部回路に接続され、ゲートに内部電源電圧が供給
    される電圧緩和用のＮチャネルの第１のＭＯＳトランジ
    スタと、ソース・ドレイン間の電流通路の一端が上記外
    部端子に接続され、ゲートに内部電源電圧が供給される
    電圧緩和用のＮチャネルの第２のＭＯＳトランジスタ
    と、上記第２のＭＯＳトランジスタの他端に接続された
    サージ電圧保護回路とを具備したことを特徴とする半導
    体集積回路のインターフェース回路。
  15. 【請求項１５】 前記サージ電圧保護回路が、ソース及
    びゲートが前記内部電源電圧に接続され、ドレインが前
    記第２のＭＯＳトランジスタの電流通路の他端に接続さ
    れたＰチャネルの第３のＭＯＳトランジスタと、ソース
    及びゲートが基準電源電圧に接続され、ドレインが前記
    第２のＭＯＳトランジスタの電流通路の他端に接続され
    たＮチャネルの第４のＭＯＳトランジスタとから構成さ
    れている請求項１４に記載の半導体集積回路のインター
    フェース回路。
  16. 【請求項１６】 前記サージ電圧保護回路が、ドレイン
    が前記内部電源電圧に接続され、ゲートが基準電源電圧
    に接続され、ソースが前記第２のＭＯＳトランジスタの
    電流通路の他端に接続されたＮチャネルの第３のＭＯＳ
    トランジスタと、ソース及びゲートが基準電源電圧に接
    続され、ドレインが前記第２のＭＯＳトランジスタの電
    流通路の他端に接続されたＮチャネルの第４のＭＯＳト
    ランジスタとから構成されている請求項１４に記載の半
    導体集積回路のインターフェース回路。
  17. 【請求項１７】 前記外部端子が信号入力端子であるこ
    とを特徴とする請求項１４に記載の半導体集積回路のイ
    ンターフェース回路。
  18. 【請求項１８】 前記外部端子が信号出力端子であるこ
    とを特徴とする請求項１４に記載の半導体集積回路のイ
    ンターフェース回路。
  19. 【請求項１９】 前記外部端子が信号入出力兼用端子で
    あることを特徴とする請求項１４に記載の半導体集積回
    路のインターフェース回路。
  20. 【請求項２０】 信号入力端子と、ソース・ドレイン間
    の電流通路の一端が上記信号入力端子に接続され、ゲー
    トが内部電源電圧に接続された電圧緩和用のＮチャネル
    の第１のＭＯＳトランジスタと、上記第１のＭＯＳトラ
    ンジスタの電流通路の他端と内部回路との間に接続され
    た第１のサージ電圧保護回路と、ソース・ドレイン間の
    電流通路の一端が上記信号入力端子に接続され、ゲート
    が内部電源電圧に接続された電圧緩和用のＮチャネルの
    第２のＭＯＳトランジスタと、上記第２のＭＯＳトラン
    ジスタの電流通路の他端に接続された第２のサージ電圧
    保護回路とを具備したことを特徴とする半導体集積回路
    のインターフェース回路。
  21. 【請求項２１】 前記第１のサージ電圧保護回路が、ソ
    ース及びゲートが前記内部電源電圧に接続され、ドレイ
    ンが前記第１のＭＯＳトランジスタの電流通路の他端に
    接続されたＰチャネルの第３のＭＯＳトランジスタと、
    ソース及びゲートが基準電源電圧に接続され、ドレイン
    が前記第１のＭＯＳトランジスタの電流通路の他端に接
    続されたＮチャネルの第４のＭＯＳトランジスタとから
    構成され、かつ前記第２のサージ電圧保護回路が、ソー
    ス及びゲートが前記内部電源電圧に接続され、ドレイン
    が前記第２のＭＯＳトランジスタの電流通路の他端に接
    続されたＰチャネルの第５のＭＯＳトランジスタと、ソ
    ース及びゲートが基準電源電圧に接続され、ドレインが
    前記第２のＭＯＳトランジスタの電流通路の他端に接続
    されたＮチャネルの第６のＭＯＳトランジスタとから構
    成されている請求項２０に記載の半導体集積回路のイン
    ターフェース回路。
  22. 【請求項２２】 前記第１のサージ電圧保護回路が、ド
    レインが前記内部電源電圧に接続され、ゲートが基準電
    源電圧に接続され、ソースが前記第２のＭＯＳトランジ
    スタの電流通路の他端に接続されたＮチャネルの第３の
    ＭＯＳトランジスタと、ソース及びゲートが基準電源電
    圧に接続され、ドレインが前記第１のＭＯＳトランジス
    タの電流通路の他端に接続されたＮチャネルの第４のＭ
    ＯＳトランジスタとから構成され、かつ前記第２のサー
    ジ電圧保護回路が、ソース及びゲートが前記内部電源電
    圧に接続され、ドレインが前記第２のＭＯＳトランジス
    タの電流通路の他端に接続されたＰチャネルの第５のＭ
    ＯＳトランジスタと、ソース及びゲートが基準電源電圧
    に接続され、ドレインが前記第２のＭＯＳトランジスタ
    の電流通路の他端に接続されたＮチャネルの第６のＭＯ
    Ｓトランジスタとから構成されている請求項２０に記載
    の半導体集積回路のインターフェース回路。
  23. 【請求項２３】 前記外部端子が信号入力端子であるこ
    とを特徴とする請求項２０に記載の半導体集積回路のイ
    ンターフェース回路。
  24. 【請求項２４】 前記外部端子が信号出力端子であるこ
    とを特徴とする請求項２０に記載の半導体集積回路のイ
    ンターフェース回路。
  25. 【請求項２５】 前記外部端子が信号入出力兼用端子で
    あることを特徴とする請求項２０に記載の半導体集積回
    路のインターフェース回路。
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