JP2000031811A - 線形的に制御される抵抗性要素の装置 - Google Patents
線形的に制御される抵抗性要素の装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 抵抗器およびトランジスタの装置が出力ドラ
イバの動作電圧範囲にわたって線形であり、外部要因に
は無関係である出力バッファ性能を提供する。 【解決手段】 プリドライブ段１２および出力ドライバ
段１４を備えている集積回路用出力バッファを提供す
る。出力ドライバ段１４は並列接続の複数の分岐部を持
つプルアップ抵抗器装置および、同様構成の少なくとも
１つのプルダウン抵抗器装置を含む。プルアップ・トラ
ンジスタはプルアップ制御トランジスタおよびプルアッ
プ・データ・トランジスタによって置き換えられる。同
様に、プルダウン・トランジスタはプルダウン制御トラ
ンジスタおよびプルダウン・データ・トランジスタによ
って置き換えられる。制御ビット端子２４から受信され
る制御情報によって、出力バッファの抵抗が、周囲温
度、動作電圧およびプロセスの変動を補正するように調
整される。
イバの動作電圧範囲にわたって線形であり、外部要因に
は無関係である出力バッファ性能を提供する。 【解決手段】 プリドライブ段１２および出力ドライバ
段１４を備えている集積回路用出力バッファを提供す
る。出力ドライバ段１４は並列接続の複数の分岐部を持
つプルアップ抵抗器装置および、同様構成の少なくとも
１つのプルダウン抵抗器装置を含む。プルアップ・トラ
ンジスタはプルアップ制御トランジスタおよびプルアッ
プ・データ・トランジスタによって置き換えられる。同
様に、プルダウン・トランジスタはプルダウン制御トラ
ンジスタおよびプルダウン・データ・トランジスタによ
って置き換えられる。制御ビット端子２４から受信され
る制御情報によって、出力バッファの抵抗が、周囲温
度、動作電圧およびプロセスの変動を補正するように調
整される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
の出力バッファ部分に関する。特に、本発明は、集積回
路デバイスの出力バッファのインピーダンスの制御に関
する。
の出力バッファ部分に関する。特に、本発明は、集積回
路デバイスの出力バッファのインピーダンスの制御に関
する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】集
積回路（ＩＣ）の動作速度が増加した結果、入力に応答
しての出力電圧の立ち上がり時間および立ち下がり時間
が速くなり、より多くのシステム・スイッチング・ノイ
ズが発生している。たとえば、高いレートでデータを送
信するときにこのノイズを最小化するために、出力のエ
ッジのレートおよび出力インピーダンスの制御が必要と
なる。出力電圧の特性は、たとえば、温度変動、プロセ
ス変動および電圧変動（すなわち、ＰＶＴ変動）の関数
である。もう１つの重要な要因は、出力端子に対して提
供される実際の負荷を含む。デバイスを伝送線路に追加
するような応用の場合、ＰＡＤから見た出力ドライバの
インピーダンスはその出力ドライバの出力波形にかかわ
らず一定であること、すなわち、出力ドライバの出力電
圧値が変わっても一定であることが望ましい。さらに、
出力ドライバのインピーダンスがその伝送線路の負荷イ
ンピーダンスにマッチすることが望ましい。たとえば、
ガバラ（Ｇａｂａｒａ）他の「高性能の応用のためのＣ
ＭＯＳにおけるディジタルに調整可能な抵抗器」（Ｄｉ
ｇｉｔａｌｌｙ Ａｄｊｕｓｔａｂｌｅ Ｒｅｓｉｓｔ
ｏｒｓ ｉｎ ＣＯＭＳ ｆｏｒ Ｈｉｇｈ‐Ｐｅｒｆ
ｏｒｍａｎｃｅ Ａｐｐｌｉｃａｔｉｏｎｓ）、ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ‐Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ、第２７巻、８号、１９９２年８月、１
１７６〜１１８５ページを参照されたい。
積回路（ＩＣ）の動作速度が増加した結果、入力に応答
しての出力電圧の立ち上がり時間および立ち下がり時間
が速くなり、より多くのシステム・スイッチング・ノイ
ズが発生している。たとえば、高いレートでデータを送
信するときにこのノイズを最小化するために、出力のエ
ッジのレートおよび出力インピーダンスの制御が必要と
なる。出力電圧の特性は、たとえば、温度変動、プロセ
ス変動および電圧変動（すなわち、ＰＶＴ変動）の関数
である。もう１つの重要な要因は、出力端子に対して提
供される実際の負荷を含む。デバイスを伝送線路に追加
するような応用の場合、ＰＡＤから見た出力ドライバの
インピーダンスはその出力ドライバの出力波形にかかわ
らず一定であること、すなわち、出力ドライバの出力電
圧値が変わっても一定であることが望ましい。さらに、
出力ドライバのインピーダンスがその伝送線路の負荷イ
ンピーダンスにマッチすることが望ましい。たとえば、
ガバラ（Ｇａｂａｒａ）他の「高性能の応用のためのＣ
ＭＯＳにおけるディジタルに調整可能な抵抗器」（Ｄｉ
ｇｉｔａｌｌｙ Ａｄｊｕｓｔａｂｌｅ Ｒｅｓｉｓｔ
ｏｒｓ ｉｎ ＣＯＭＳ ｆｏｒ Ｈｉｇｈ‐Ｐｅｒｆ
ｏｒｍａｎｃｅ Ａｐｐｌｉｃａｔｉｏｎｓ）、ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ‐Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ、第２７巻、８号、１９９２年８月、１
１７６〜１１８５ページを参照されたい。
【０００３】従来のシステムは、たとえば、負荷の関数
としての出力の特性の変動の問題に対処するために、定
電流源およびある種のアナログ回路を含む装置を使用す
る。しかし、そのような従来のシステムは、定電流源お
よびアナログ回路を集積回路上に作り込んで使うため
に、より大きな電力を必要とするのが普通である。ほと
んどの相補性金属酸化物半導体（ＣＭＯＳ）システムで
は、そのような装置は実装するのが比較的困難であり、
これらの機能を実現するためにはバイポーラＣＭＯＳ
（ＢｉＣＭＯＳ）の技術を使う必要があることが多い。
としての出力の特性の変動の問題に対処するために、定
電流源およびある種のアナログ回路を含む装置を使用す
る。しかし、そのような従来のシステムは、定電流源お
よびアナログ回路を集積回路上に作り込んで使うため
に、より大きな電力を必要とするのが普通である。ほと
んどの相補性金属酸化物半導体（ＣＭＯＳ）システムで
は、そのような装置は実装するのが比較的困難であり、
これらの機能を実現するためにはバイポーラＣＭＯＳ
（ＢｉＣＭＯＳ）の技術を使う必要があることが多い。
【０００４】代わりに、従来の集積回路（ＩＣ）の出力
バッファは、たとえば、プリドライバ段および出力ドラ
イバ段を含む。出力ドライバ段は、複数の制御ビット端
子およびそれに対して動作可能なように接続されるＰＡ
Ｄを含む。従来の出力ドライバは、出力ドライバ段の内
部にプルアップおよびプルダウンの抵抗器として単独の
トランジスタを使用する。しかし、これらのプルアップ
およびプルダウンの抵抗器装置の性能は、普通はＰＡＤ
における動作電圧振幅にわたって非線形である。また、
その非線形性能は前記のＰＶＴ変動などの外部要因によ
って変わる。そのような問題についての説明は、たとえ
ば、米国特許第５，１９４，７６５号および第５，２４
３，２２９号を参照されたい。
バッファは、たとえば、プリドライバ段および出力ドラ
イバ段を含む。出力ドライバ段は、複数の制御ビット端
子およびそれに対して動作可能なように接続されるＰＡ
Ｄを含む。従来の出力ドライバは、出力ドライバ段の内
部にプルアップおよびプルダウンの抵抗器として単独の
トランジスタを使用する。しかし、これらのプルアップ
およびプルダウンの抵抗器装置の性能は、普通はＰＡＤ
における動作電圧振幅にわたって非線形である。また、
その非線形性能は前記のＰＶＴ変動などの外部要因によ
って変わる。そのような問題についての説明は、たとえ
ば、米国特許第５，１９４，７６５号および第５，２４
３，２２９号を参照されたい。
【０００５】したがって、ＰＡＤにおける電圧振幅に無
関係で、ＰＶＴ変動に無関係な、許容限度内に出力イン
ピーダンスが維持できるように制御するための方法およ
び装置に対するニーズが存在する。
関係で、ＰＶＴ変動に無関係な、許容限度内に出力イン
ピーダンスが維持できるように制御するための方法およ
び装置に対するニーズが存在する。
【０００６】
【課題を解決するための手段】本発明は、特許請求の範
囲によって定義されている。本発明の実施形態は、電圧
振幅とは無関係な線形の性能を有する集積回路の出力バ
ッファを含む。本発明の実施形態は、プリドライブ段お
よび出力ドライバ段を備えている集積回路の出力バッフ
ァを提供する。出力ドライバ段は、並列に接続された複
数の分岐部を備えている１つのプルアップ抵抗器装置お
よび、代わりに並列に接続された複数の分岐部を備えて
いる少なくとも１つのプルダウン抵抗器装置を含む。本
発明の実施形態によれば、プルアップ抵抗器装置の分岐
部は、少なくとも１つの抵抗器および出力バッファに対
して外部にあるＰＡＤに接続可能な出力バッファの出力
端子と電源との間に直列に接続された少なくとも１つの
抵抗器を含む。プルアップ装置におけるトランジスタ
は、プリドライブ段からのデータ端子および制御ビット
端子の両方に接続されている。本発明のもう１つの実施
形態によれば、プルダウン抵抗器装置の分岐部は、１つ
の抵抗器と、その集積回路のグランド電位とＰＡＤに接
続されるべき出力バッファの出力端子との間に直列に接
続された少なくとも１つのトランジスタとを含む。プル
ダウン装置における抵抗器は、プリドライブ段および制
御ビット端子からの両方のデータ端子に接続されてい
る。代わりに、プルアップ抵抗器は一対のトランジス
タ、たとえば、プルアップ制御トランジスタおよびプル
アップ・データ・トランジスタによって置き換えられ
る。同様に、本発明のもう１つの代替実施形態によれ
ば、プルダウンのトランジスタは、プルダウン制御トラ
ンジスタおよびプルダウン・データ・トランジスタによ
って置き換えられる。制御ビット端子から受信される制
御情報によって出力バッファの抵抗値が調整され、周囲
温度、動作電圧における変動およびプロセスの変動（す
なわち、ＰＶＴ変動）を補正するように調整される。こ
の方法で、この新しい抵抗器およびトランジスタの装置
は、出力ドライバの動作電圧範囲（たとえば、０．７５
〜１．５０Ｖ）にわたって線形であり、ＰＶＴ変動など
の外部要因とは無関係な出力バッファ性能を提供する。
囲によって定義されている。本発明の実施形態は、電圧
振幅とは無関係な線形の性能を有する集積回路の出力バ
ッファを含む。本発明の実施形態は、プリドライブ段お
よび出力ドライバ段を備えている集積回路の出力バッフ
ァを提供する。出力ドライバ段は、並列に接続された複
数の分岐部を備えている１つのプルアップ抵抗器装置お
よび、代わりに並列に接続された複数の分岐部を備えて
いる少なくとも１つのプルダウン抵抗器装置を含む。本
発明の実施形態によれば、プルアップ抵抗器装置の分岐
部は、少なくとも１つの抵抗器および出力バッファに対
して外部にあるＰＡＤに接続可能な出力バッファの出力
端子と電源との間に直列に接続された少なくとも１つの
抵抗器を含む。プルアップ装置におけるトランジスタ
は、プリドライブ段からのデータ端子および制御ビット
端子の両方に接続されている。本発明のもう１つの実施
形態によれば、プルダウン抵抗器装置の分岐部は、１つ
の抵抗器と、その集積回路のグランド電位とＰＡＤに接
続されるべき出力バッファの出力端子との間に直列に接
続された少なくとも１つのトランジスタとを含む。プル
ダウン装置における抵抗器は、プリドライブ段および制
御ビット端子からの両方のデータ端子に接続されてい
る。代わりに、プルアップ抵抗器は一対のトランジス
タ、たとえば、プルアップ制御トランジスタおよびプル
アップ・データ・トランジスタによって置き換えられ
る。同様に、本発明のもう１つの代替実施形態によれ
ば、プルダウンのトランジスタは、プルダウン制御トラ
ンジスタおよびプルダウン・データ・トランジスタによ
って置き換えられる。制御ビット端子から受信される制
御情報によって出力バッファの抵抗値が調整され、周囲
温度、動作電圧における変動およびプロセスの変動（す
なわち、ＰＶＴ変動）を補正するように調整される。こ
の方法で、この新しい抵抗器およびトランジスタの装置
は、出力ドライバの動作電圧範囲（たとえば、０．７５
〜１．５０Ｖ）にわたって線形であり、ＰＶＴ変動など
の外部要因とは無関係な出力バッファ性能を提供する。
【０００７】
【発明の実施の形態】次の説明においては、図面の説明
を通じて本発明の理解を深めるために、同様の要素は同
じ参照番号によって参照される。特定の特徴、構成およ
び装置が以下に説明されるが、それは例を示す目的だけ
のために行われることを理解されたい。この分野の技術
に熟達した人であれば、本発明の精神および範囲から逸
脱することなしに、他のステップ、構成および装置が有
用であることが理解できるだろう。
を通じて本発明の理解を深めるために、同様の要素は同
じ参照番号によって参照される。特定の特徴、構成およ
び装置が以下に説明されるが、それは例を示す目的だけ
のために行われることを理解されたい。この分野の技術
に熟達した人であれば、本発明の精神および範囲から逸
脱することなしに、他のステップ、構成および装置が有
用であることが理解できるだろう。
【０００８】本発明の実施形態によれば、集積回路の出
力バッファの内部での本発明の抵抗器およびトランジス
タ装置は改善された性能を提供する。本発明の抵抗器お
よびトランジスタ装置が、従来のプルアップおよび／ま
たはプルダウン抵抗器装置の代わりに使用される。さら
に、ディジタル制御信号が制御ビット端子を経由して本
発明の装置に対して与えられ、周囲温度、動作電圧およ
びプロセスの変動（すなわち、ＰＶＴ変動）を補正する
ように出力バッファの抵抗値を調整する。この方法で、
新しい抵抗器およびトランジスタの装置が、出力ドライ
バの動作電圧範囲（たとえば、０．７５〜１５０Ｖ）に
わたって線形であり、ＰＶＴ変動などの外部要因とは無
関係である出力バッファ性能を提供する。
力バッファの内部での本発明の抵抗器およびトランジス
タ装置は改善された性能を提供する。本発明の抵抗器お
よびトランジスタ装置が、従来のプルアップおよび／ま
たはプルダウン抵抗器装置の代わりに使用される。さら
に、ディジタル制御信号が制御ビット端子を経由して本
発明の装置に対して与えられ、周囲温度、動作電圧およ
びプロセスの変動（すなわち、ＰＶＴ変動）を補正する
ように出力バッファの抵抗値を調整する。この方法で、
新しい抵抗器およびトランジスタの装置が、出力ドライ
バの動作電圧範囲（たとえば、０．７５〜１５０Ｖ）に
わたって線形であり、ＰＶＴ変動などの外部要因とは無
関係である出力バッファ性能を提供する。
【０００９】
【外１】
【００１０】出力ドライバ段１４は、たとえば、出力ド
ライバ段１４がデータ端子２１〜２３上の情報に応答す
ることができるディジタル制御ビット情報を提供するた
めに、１つまたはそれ以上の制御ビット端子、すなわ
ち、制御ビット入力端子２４を含む。ディジタル制御ビ
ット情報は、たとえば、出力ドライバ段１４の一部また
はすべてをディスクリートな基準抵抗器に対して比較す
る基準回路から発生される。
ライバ段１４がデータ端子２１〜２３上の情報に応答す
ることができるディジタル制御ビット情報を提供するた
めに、１つまたはそれ以上の制御ビット端子、すなわ
ち、制御ビット入力端子２４を含む。ディジタル制御ビ
ット情報は、たとえば、出力ドライバ段１４の一部また
はすべてをディスクリートな基準抵抗器に対して比較す
る基準回路から発生される。
【００１１】また、出力ドライバ段１４は、出力端子２
６、たとえば、ＰＡＤ ２８または他の適切な端子領域
を含む。ＰＡＤ ２８は通常は出力ドライバ段１４と、
たとえば、伝送ライン（図示せず）または、伝送ライン
としてモデル化することができるパッケージ化されたデ
バイス（図示せず）の間の配線による相互接続を提供す
るために使われる。
６、たとえば、ＰＡＤ ２８または他の適切な端子領域
を含む。ＰＡＤ ２８は通常は出力ドライバ段１４と、
たとえば、伝送ライン（図示せず）または、伝送ライン
としてモデル化することができるパッケージ化されたデ
バイス（図示せず）の間の配線による相互接続を提供す
るために使われる。
【００１２】ここで図２ａを参照すると、本発明の実施
形態による、集積回路（ＩＣ）の出力バッファ１０の出
力ドライバ段１４の回路図が示されている。出力ドライ
バ段１４は、プルアップおよびプルダウンの抵抗器装置
を含む。たとえば、図２ａにはプルアップ抵抗器装置５
２、第１のプルアップ抵抗器装置５４、および第２のプ
ルダウン抵抗器装置５６が示されている。プルアップ抵
抗器装置５２はｄａｔａ端子２１に接続され、出力ドラ
イバ段１４の１つまたはそれ以上の制御ビット入力端子
２４に接続されている。
形態による、集積回路（ＩＣ）の出力バッファ１０の出
力ドライバ段１４の回路図が示されている。出力ドライ
バ段１４は、プルアップおよびプルダウンの抵抗器装置
を含む。たとえば、図２ａにはプルアップ抵抗器装置５
２、第１のプルアップ抵抗器装置５４、および第２のプ
ルダウン抵抗器装置５６が示されている。プルアップ抵
抗器装置５２はｄａｔａ端子２１に接続され、出力ドラ
イバ段１４の１つまたはそれ以上の制御ビット入力端子
２４に接続されている。
【００１３】制御ビット入力端子２４は単独のソースか
ら発しているように示されているが、制御ビット入力端
子が別の（異なる）ソースから与えられるようにするこ
ともできる。たとえば、図２ｂを参照されたい。また、
プルアップ抵抗器装置５２は電源電圧、たとえば、約
１．５Ｖに接続されており、そしてＰＡＤの出力端子２
６に接続されている。
ら発しているように示されているが、制御ビット入力端
子が別の（異なる）ソースから与えられるようにするこ
ともできる。たとえば、図２ｂを参照されたい。また、
プルアップ抵抗器装置５２は電源電圧、たとえば、約
１．５Ｖに接続されており、そしてＰＡＤの出力端子２
６に接続されている。
【００１４】
【外２】
【００１５】
【外３】
【００１６】前に述べたように、ＰＡＤ ２８から見た
出力ドライバ段１４のインピーダンスが出力ドライバの
電圧値とは無関係に一定であることが望ましい。たとえ
ば、代表的な出力ドライバの出力波形が図３に示されて
いる。出力ドライバの出力波形の値は、たとえば、約
１．５Ｖ（一般的に６２として示されている）から約
０．７５Ｖ（一般的に６４として示されている）の範囲
で、所望の出力電圧状態に依存して変動する。
出力ドライバ段１４のインピーダンスが出力ドライバの
電圧値とは無関係に一定であることが望ましい。たとえ
ば、代表的な出力ドライバの出力波形が図３に示されて
いる。出力ドライバの出力波形の値は、たとえば、約
１．５Ｖ（一般的に６２として示されている）から約
０．７５Ｖ（一般的に６４として示されている）の範囲
で、所望の出力電圧状態に依存して変動する。
【００１７】
【外４】
【００１８】しかし、図５ａ−ｂのグラフの中で示され
ているように、従来のプルアップおよびプルダウンの抵
抗器装置を採用している出力バッファは、その出力ドラ
イバの出力電圧の動作電圧範囲にわたって非線形であ
る。図５ａにおいては、問題のトランジスタのドレイン
‐ソース間の電圧ＶDSが増加するにつれて、このトラン
ジスタを通じて流れる電流が増加し、そして各種のゲー
ト‐ソース間トランジスタ電圧に対してレベル・アウト
することが示されている。限定されたドレイン‐ソース
間の電圧範囲（すなわち、ＶDS＝０〜ＶDS＝Ｖ1）に対
しては、電流の応答は比較的線形であるように見える
が、図５ｂは、理論的な線形応答に対して比較されると
き、そのような電流応答が線形でないことを示してい
る。
ているように、従来のプルアップおよびプルダウンの抵
抗器装置を採用している出力バッファは、その出力ドラ
イバの出力電圧の動作電圧範囲にわたって非線形であ
る。図５ａにおいては、問題のトランジスタのドレイン
‐ソース間の電圧ＶDSが増加するにつれて、このトラン
ジスタを通じて流れる電流が増加し、そして各種のゲー
ト‐ソース間トランジスタ電圧に対してレベル・アウト
することが示されている。限定されたドレイン‐ソース
間の電圧範囲（すなわち、ＶDS＝０〜ＶDS＝Ｖ1）に対
しては、電流の応答は比較的線形であるように見える
が、図５ｂは、理論的な線形応答に対して比較されると
き、そのような電流応答が線形でないことを示してい
る。
【００１９】本発明の実施形態によれば、ディジタル制
御入力が本発明のプルアップおよびプルダウンの抵抗器
装置と直接接続されており、出力ドライバの動作電圧範
囲（たとえば、１．５０〜０．７５Ｖ）にわたって出力
バッファの性能の線形性を改善する。前に述べたよう
に、ディジタル制御ビット情報は、たとえば、プルアッ
プおよび／またはプルダウンの抵抗器装置をディスクリ
ートな基準抵抗値に対して比較する基準回路から発生さ
れる。ディジタル制御情報の制御は、その装置の両端の
電圧降下がＰＡＤ ２８とその基準抵抗器（図示せず）
の両端の電圧降下と同じであるように変えられる。この
方法で、出力バッファの線形性が周囲温度、動作電圧お
よびプロセスの変動（すなわち、ＰＶＴ変動）のような
外部要因とは無関係になる。
御入力が本発明のプルアップおよびプルダウンの抵抗器
装置と直接接続されており、出力ドライバの動作電圧範
囲（たとえば、１．５０〜０．７５Ｖ）にわたって出力
バッファの性能の線形性を改善する。前に述べたよう
に、ディジタル制御ビット情報は、たとえば、プルアッ
プおよび／またはプルダウンの抵抗器装置をディスクリ
ートな基準抵抗値に対して比較する基準回路から発生さ
れる。ディジタル制御情報の制御は、その装置の両端の
電圧降下がＰＡＤ ２８とその基準抵抗器（図示せず）
の両端の電圧降下と同じであるように変えられる。この
方法で、出力バッファの線形性が周囲温度、動作電圧お
よびプロセスの変動（すなわち、ＰＶＴ変動）のような
外部要因とは無関係になる。
【００２０】また、本発明の実施形態によれば、図６−
図７に示されているプルアップ抵抗器装置７０および図
８に示されているプルダウン抵抗器装置などの発明のプ
ルアップおよびプルダウン抵抗器装置が提供される。発
明のプルアップおよびプルダウン抵抗器装置は、並列に
接続されている複数の（トランジスタ）分岐部またはレ
グを含む。本発明の実施形態によれば、特定の装置の内
部の分岐部の数は変動するが、できるだけ多くの分岐部
を含むことが必要である。しかし、特定の装置における
分岐部の数は、その装置に対して必要となる集積回路の
対応する面積の増加を考慮すべきである。本発明の実施
形態による抵抗器装置は、通常は約１０個の分岐部を有
するが、４個程度の少ない分岐部であってもよい。
図７に示されているプルアップ抵抗器装置７０および図
８に示されているプルダウン抵抗器装置などの発明のプ
ルアップおよびプルダウン抵抗器装置が提供される。発
明のプルアップおよびプルダウン抵抗器装置は、並列に
接続されている複数の（トランジスタ）分岐部またはレ
グを含む。本発明の実施形態によれば、特定の装置の内
部の分岐部の数は変動するが、できるだけ多くの分岐部
を含むことが必要である。しかし、特定の装置における
分岐部の数は、その装置に対して必要となる集積回路の
対応する面積の増加を考慮すべきである。本発明の実施
形態による抵抗器装置は、通常は約１０個の分岐部を有
するが、４個程度の少ない分岐部であってもよい。
【００２１】ここで図６を参照すると、本発明の一実施
形態によるプルアップ抵抗器装置７０が示されており、
それはたとえば、電源電圧レール７５と出力レール７７
との間に並列に接続されている１１個の分岐部を含んで
いる。さらに詳しく言うと、プルアップ抵抗器装置７０
は７個の粗調整用分岐部、３つの微調整用分岐部、およ
び１個の単独の固定抵抗分岐部を備えている。また、代
わりに、静電気放電（ＥＳＤ）から保護するために、電
源電圧ＶDDと出力レール７７との間にダイオード７９が
接続されている。
形態によるプルアップ抵抗器装置７０が示されており、
それはたとえば、電源電圧レール７５と出力レール７７
との間に並列に接続されている１１個の分岐部を含んで
いる。さらに詳しく言うと、プルアップ抵抗器装置７０
は７個の粗調整用分岐部、３つの微調整用分岐部、およ
び１個の単独の固定抵抗分岐部を備えている。また、代
わりに、静電気放電（ＥＳＤ）から保護するために、電
源電圧ＶDDと出力レール７７との間にダイオード７９が
接続されている。
【００２２】単独の分岐部は、たとえば、図に示されて
いるように接続されている第１の制御トランジスタ７４
（たとえば、Ｎチャネル・デバイス）、第２のデータ・
トランジスタ７６、および抵抗器７８を含む。代わり
に、ＥＳＤ保護のために、追加の抵抗器７２が第１の制
御トランジスタ７４と電源レール７５および第１の制御
トランジスタ７４のドレインとの間に接続されている。
いるように接続されている第１の制御トランジスタ７４
（たとえば、Ｎチャネル・デバイス）、第２のデータ・
トランジスタ７６、および抵抗器７８を含む。代わり
に、ＥＳＤ保護のために、追加の抵抗器７２が第１の制
御トランジスタ７４と電源レール７５および第１の制御
トランジスタ７４のドレインとの間に接続されている。
【００２３】第１の制御トランジスタ７４のゲートには
制御ビット端子、たとえば、７個の粗調整用の制御ビッ
ト端子（ｃ0、ｃ1、ｃ2、ｃ3、ｃ4、ｃ5、ｃ6）のうち
の１つまたは、３つの微調整用の制御ビット端子
（ｆ0、ｆ1、ｆ2）のうちの１つが接続されている。単
独の固定の抵抗分岐部の中の第１の制御トランジスタ７
４のゲートは、たとえば、電源電圧ＶDDに接続されてい
る。
制御ビット端子、たとえば、７個の粗調整用の制御ビッ
ト端子（ｃ0、ｃ1、ｃ2、ｃ3、ｃ4、ｃ5、ｃ6）のうち
の１つまたは、３つの微調整用の制御ビット端子
（ｆ0、ｆ1、ｆ2）のうちの１つが接続されている。単
独の固定の抵抗分岐部の中の第１の制御トランジスタ７
４のゲートは、たとえば、電源電圧ＶDDに接続されてい
る。
【００２４】第１の制御トランジスタ７４のソースは、
たとえば、これもＮチャネル・デバイスである第２のデ
ータ・トランジスタ７６のドレインに接続されている。
第２のデータ・トランジスタ７６のゲートにはｄａｔａ
端子２１が接続されている。第２のデータ・トランジス
タ７６のソースは第２の抵抗器７８に接続され、第２の
抵抗器７８は図に示されているように、第２のデータ・
トランジスタ７６と出力レール７７との間に接続され、
出力レール７７は、たとえば、出力ドライバ段１４の外
部にあるＰＡＤ ２８に接続することができる。
たとえば、これもＮチャネル・デバイスである第２のデ
ータ・トランジスタ７６のドレインに接続されている。
第２のデータ・トランジスタ７６のゲートにはｄａｔａ
端子２１が接続されている。第２のデータ・トランジス
タ７６のソースは第２の抵抗器７８に接続され、第２の
抵抗器７８は図に示されているように、第２のデータ・
トランジスタ７６と出力レール７７との間に接続され、
出力レール７７は、たとえば、出力ドライバ段１４の外
部にあるＰＡＤ ２８に接続することができる。
【００２５】動作において、制御ビット（すなわち、制
御ビット端子）およびデータ・ビット（すなわち、デー
タ・ビット端子）が両方とも論理ハイ（「１」）に、た
とえば、ＶDDに設定されているときに分岐部がイネーブ
ルされる。ｄａｔａ端子２１が論理のロー（「０」）、
たとえば、ＶSSに設定されている場合、すべての分岐部
はディスエーブルされていることに留意されたい。した
がって、制御ビット端子はｄａｔａ端子２１の論理値に
依存して分岐部をイネーブルする。すべての制御ビット
が論理ローに設定されている場合、そしてｄａｔａ端子
２１が論理ハイに設定されている場合、イネーブルされ
ている唯一の径路は単独の固定の抵抗分岐部であり、そ
れはＶDDに接続されていることによってイネーブルされ
たままになっている。すべての制御ビットが論理ハイに
設定され、そしてｄａｔａ端子２１が論理ローに設定さ
れている場合、すべての分岐部がイネーブルされてい
る。
御ビット端子）およびデータ・ビット（すなわち、デー
タ・ビット端子）が両方とも論理ハイ（「１」）に、た
とえば、ＶDDに設定されているときに分岐部がイネーブ
ルされる。ｄａｔａ端子２１が論理のロー（「０」）、
たとえば、ＶSSに設定されている場合、すべての分岐部
はディスエーブルされていることに留意されたい。した
がって、制御ビット端子はｄａｔａ端子２１の論理値に
依存して分岐部をイネーブルする。すべての制御ビット
が論理ローに設定されている場合、そしてｄａｔａ端子
２１が論理ハイに設定されている場合、イネーブルされ
ている唯一の径路は単独の固定の抵抗分岐部であり、そ
れはＶDDに接続されていることによってイネーブルされ
たままになっている。すべての制御ビットが論理ハイに
設定され、そしてｄａｔａ端子２１が論理ローに設定さ
れている場合、すべての分岐部がイネーブルされてい
る。
【００２６】以下に示されている表は従来の０．３５μ
ｍのプロセスに対する圧力、電圧および温度（ＰＶＴ）
の関数としての制御ビットの挙動を特性付けている。３
文字のキャラクタリゼーションの第１の文字はプロセス
（ｆ＝高速、ｔ＝普通、ｓ＝低速）を定義し、第２の文
字は電源電圧（ｈ＝１．５Ｖ＋５％および．３．３Ｖ＋
５％、ｔ＝１．５Ｖおよび３．３Ｖ、ｌ＝１．５Ｖ−５
％および３．３Ｖ−５％）、そして第３の文字は温度
（ｈ＝１０５℃、ｔ＝９０℃、ｌ＝０℃を定義する。
ｍのプロセスに対する圧力、電圧および温度（ＰＶＴ）
の関数としての制御ビットの挙動を特性付けている。３
文字のキャラクタリゼーションの第１の文字はプロセス
（ｆ＝高速、ｔ＝普通、ｓ＝低速）を定義し、第２の文
字は電源電圧（ｈ＝１．５Ｖ＋５％および．３．３Ｖ＋
５％、ｔ＝１．５Ｖおよび３．３Ｖ、ｌ＝１．５Ｖ−５
％および３．３Ｖ−５％）、そして第３の文字は温度
（ｈ＝１０５℃、ｔ＝９０℃、ｌ＝０℃を定義する。
【００２７】
【表１】
【００２８】たとえば、「ｆｈｌ」の行は動作速度が高
速であり、電源電圧が１．５Ｖおよび３．３Ｖ、動作温
度が０℃である装置を示している。最高速のデバイスは
「ｆｈｌ」として特性付けられる。このキャラクタリゼ
ーションにおいて、粗調整用の分岐部のうちの２つ（ｃ
5およびｃ6）がイネーブルされていることに留意された
い。最低速のデバイスは「ｓｌｈ」として特性付けら
れ、その場合、５個の粗調整用の分岐部（ｃ2、ｃ3、ｃ
4、ｃ5、ｃ6）がイネーブルされ、２つの微調整用分岐
部（ｆ1およびｆ2）がイネーブルされる。使用されるコ
ンポーネントの値はフル・レンジの分岐部が使われない
ように、たとえば、将来の柔軟性および頑健性（すなわ
ち、温度および電源電圧の範囲の拡張）が可能となるよ
うに選択された。
速であり、電源電圧が１．５Ｖおよび３．３Ｖ、動作温
度が０℃である装置を示している。最高速のデバイスは
「ｆｈｌ」として特性付けられる。このキャラクタリゼ
ーションにおいて、粗調整用の分岐部のうちの２つ（ｃ
5およびｃ6）がイネーブルされていることに留意された
い。最低速のデバイスは「ｓｌｈ」として特性付けら
れ、その場合、５個の粗調整用の分岐部（ｃ2、ｃ3、ｃ
4、ｃ5、ｃ6）がイネーブルされ、２つの微調整用分岐
部（ｆ1およびｆ2）がイネーブルされる。使用されるコ
ンポーネントの値はフル・レンジの分岐部が使われない
ように、たとえば、将来の柔軟性および頑健性（すなわ
ち、温度および電源電圧の範囲の拡張）が可能となるよ
うに選択された。
【００２９】本発明の１つの実施形態によれば、分岐部
の中の抵抗器およびトランジスタの値は４個の微調整用
ビットが、１つの粗調整用ビットとして出力バッファの
総合抵抗に同じ効果を持つようになっている。
の中の抵抗器およびトランジスタの値は４個の微調整用
ビットが、１つの粗調整用ビットとして出力バッファの
総合抵抗に同じ効果を持つようになっている。
【００３０】ここで図７ａを参照すると、単独のプルア
ップ（またはプルダウン）の分岐部に対する代わりの装
置が示されている。この実施形態においては、単独の制
御およびデータ（Ｎチャネル）トランジスタ８０が、図
６の中に示されている装置の分岐部の中に２つのトラン
ジスタ（制御トランジスタ７４およびデータ・トランジ
スタ７６）によって実行されるＡＮＤの機能を実行する
ために、第１の抵抗器７２と第２の抵抗器７８との間に
接続されている。ふたたび図７ａを参照すると、制御ビ
ットの入力端子２４およびｄａｔａ端子２１は、たとえ
ば、ＮＡＮＤゲート８２およびインバータ８４を通して
トランジスタ８０に動作可能なように接続されている。
ップ（またはプルダウン）の分岐部に対する代わりの装
置が示されている。この実施形態においては、単独の制
御およびデータ（Ｎチャネル）トランジスタ８０が、図
６の中に示されている装置の分岐部の中に２つのトラン
ジスタ（制御トランジスタ７４およびデータ・トランジ
スタ７６）によって実行されるＡＮＤの機能を実行する
ために、第１の抵抗器７２と第２の抵抗器７８との間に
接続されている。ふたたび図７ａを参照すると、制御ビ
ットの入力端子２４およびｄａｔａ端子２１は、たとえ
ば、ＮＡＮＤゲート８２およびインバータ８４を通して
トランジスタ８０に動作可能なように接続されている。
【００３１】また、図７ａに示されている装置はＰチャ
ネルのデバイスでも有用である。そのような装置がたと
えば、図７ｂに示されている。この実施形態において
は、単独の制御およびデータ（Ｐチャネル）のトランジ
スタ８５が、ＡＮＤの機能を実行するために第１の抵抗
器７２と第２の抵抗器７８との間に接続されている。制
御ビットの入力端子２６およびｄａｔａ端子２１は、た
とえば、ＮＯＲゲート８７およびインバータ８４を通じ
てトランジスタ８５に対して動作可能なように接続され
ている。
ネルのデバイスでも有用である。そのような装置がたと
えば、図７ｂに示されている。この実施形態において
は、単独の制御およびデータ（Ｐチャネル）のトランジ
スタ８５が、ＡＮＤの機能を実行するために第１の抵抗
器７２と第２の抵抗器７８との間に接続されている。制
御ビットの入力端子２６およびｄａｔａ端子２１は、た
とえば、ＮＯＲゲート８７およびインバータ８４を通じ
てトランジスタ８５に対して動作可能なように接続され
ている。
【００３２】動作において、制御信号入力端子およびデ
ータ入力端子の両方がトランジスタ８０をイネーブルす
るために使われる。しかし、図７ａ−ｂに示されている
分岐部の装置の動作は図６に示されている分岐部の装置
の動作とは異なり、制御信号とデータ信号が論理的に組
み合わされ、単独のトランジスタに対して印加されてい
る。
ータ入力端子の両方がトランジスタ８０をイネーブルす
るために使われる。しかし、図７ａ−ｂに示されている
分岐部の装置の動作は図６に示されている分岐部の装置
の動作とは異なり、制御信号とデータ信号が論理的に組
み合わされ、単独のトランジスタに対して印加されてい
る。
【００３３】
【外５】
【００３４】ふたたび図８を参照すると、第３のデータ
・トランジスタ９４のソースが、たとえば、これもＮチ
ャネル・デバイスである第４の制御トランジスタ９６の
ドレインに接続されている。第４の制御トランジスタ９
６のゲートには制御ビット端子２４が接続されている。
第４の制御トランジスタ９６のソースは集積回路のグラ
ンド電位に接続されている。
・トランジスタ９４のソースが、たとえば、これもＮチ
ャネル・デバイスである第４の制御トランジスタ９６の
ドレインに接続されている。第４の制御トランジスタ９
６のゲートには制御ビット端子２４が接続されている。
第４の制御トランジスタ９６のソースは集積回路のグラ
ンド電位に接続されている。
【００３５】本発明の実施形態によるプルアップおよび
プルダウン装置の中で（たとえば、図６−図８に示され
ている装置）、分岐部は形式が似ている。しかし、抵抗
器およびトランジスタのサイズは変わっている。与えら
れた分岐部の中で、抵抗器はそれぞれの抵抗値が対応し
ているトランジスタの最大抵抗値に比較して大きくなる
ようなサイズになっている。また、デバイスの直線性の
動作可能な範囲およびその範囲の単独の固定抵抗の値
は、その装置の分岐部の内部の抵抗器およびトランジス
タのサイジングによって変わる。この方法で、分岐部の
数およびそれぞれの分岐部の内部のデバイスの値も最小
のレンジ以外にそのデバイスの動作可能な範囲の調整の
程度（すなわち、粗調整および／または微調整）に影響
する。
プルダウン装置の中で（たとえば、図６−図８に示され
ている装置）、分岐部は形式が似ている。しかし、抵抗
器およびトランジスタのサイズは変わっている。与えら
れた分岐部の中で、抵抗器はそれぞれの抵抗値が対応し
ているトランジスタの最大抵抗値に比較して大きくなる
ようなサイズになっている。また、デバイスの直線性の
動作可能な範囲およびその範囲の単独の固定抵抗の値
は、その装置の分岐部の内部の抵抗器およびトランジス
タのサイジングによって変わる。この方法で、分岐部の
数およびそれぞれの分岐部の内部のデバイスの値も最小
のレンジ以外にそのデバイスの動作可能な範囲の調整の
程度（すなわち、粗調整および／または微調整）に影響
する。
【００３６】たとえば、図６に示されている装置７０に
おいては、７個の粗調整用分岐部は４０μｍの幅のトラ
ンジスタを含み、粗調整の制御ビット（ｃ0、ｃ1、
ｃ3、ｃ4、ｃ5、ｃ6）によって制御される。３個の微調
整用分岐部は１０μｍの幅、すなわち、粗調整用分岐部
のトランジスタの幅の約４分の１のトランジスタを含ん
でいる。微調整用分岐部のトランジスタは微調整用の制
御ビット（ｆ0、ｆ1、ｆ2）によって制御される。単独
の固定された抵抗分岐部は、動作可能な範囲に対する固
定のベース・ポイントの抵抗値を設定し、ＶDDに接続さ
れていることによって永久的にイネーブルされている１
６０μｍの幅のトランジスタを備えている。
おいては、７個の粗調整用分岐部は４０μｍの幅のトラ
ンジスタを含み、粗調整の制御ビット（ｃ0、ｃ1、
ｃ3、ｃ4、ｃ5、ｃ6）によって制御される。３個の微調
整用分岐部は１０μｍの幅、すなわち、粗調整用分岐部
のトランジスタの幅の約４分の１のトランジスタを含ん
でいる。微調整用分岐部のトランジスタは微調整用の制
御ビット（ｆ0、ｆ1、ｆ2）によって制御される。単独
の固定された抵抗分岐部は、動作可能な範囲に対する固
定のベース・ポイントの抵抗値を設定し、ＶDDに接続さ
れていることによって永久的にイネーブルされている１
６０μｍの幅のトランジスタを備えている。
【００３７】この装置においては、粗調整の分岐部の中
の抵抗器はそれぞれ約８四方のサイズの抵抗を有し、そ
れはそれぞれ約２００Ωの抵抗値になる。微調整用分岐
部の中の各抵抗器は約２４四方の抵抗をそれぞれ有し、
それぞれ約８００Ωの抵抗値となる。単独の固定された
抵抗の分岐部はそれぞれ約１．７四方の抵抗サイズを有
し、それはそれぞれ約４３Ωの抵抗値になる。
の抵抗器はそれぞれ約８四方のサイズの抵抗を有し、そ
れはそれぞれ約２００Ωの抵抗値になる。微調整用分岐
部の中の各抵抗器は約２４四方の抵抗をそれぞれ有し、
それぞれ約８００Ωの抵抗値となる。単独の固定された
抵抗の分岐部はそれぞれ約１．７四方の抵抗サイズを有
し、それはそれぞれ約４３Ωの抵抗値になる。
【００３８】ここで開示されている本発明の抵抗器装置
は単独で有用であるか、あるいは他の本発明の抵抗器装
置と組み合わせて有用であることに留意されたい。たと
えば、図６に示されている発明のプルアップ抵抗器装置
７０は従来のプルダウン抵抗器装置でも有用であり、あ
るいは図８に示されているプルダウン抵抗器装置９０な
どの本発明のプルダウン抵抗器装置と組み合わせて有用
である。
は単独で有用であるか、あるいは他の本発明の抵抗器装
置と組み合わせて有用であることに留意されたい。たと
えば、図６に示されている発明のプルアップ抵抗器装置
７０は従来のプルダウン抵抗器装置でも有用であり、あ
るいは図８に示されているプルダウン抵抗器装置９０な
どの本発明のプルダウン抵抗器装置と組み合わせて有用
である。
【００３９】また、本発明の他の代替実施形態によれ
ば、ディジタル・データ入力に対する径路が１つだけの
代わりに、いくつかのディジタル・データ入力が提供さ
れている。そのような実施形態が、たとえば、図９に示
されている。この装置においては、複数の各プルダウン
装置は、たとえば、４Ｒの抵抗を有し、図に示されてい
るように並列に接続されている。また、複数のイネーブ
ル制御入力端子が図に示されているように接続されてい
る。
ば、ディジタル・データ入力に対する径路が１つだけの
代わりに、いくつかのディジタル・データ入力が提供さ
れている。そのような実施形態が、たとえば、図９に示
されている。この装置においては、複数の各プルダウン
装置は、たとえば、４Ｒの抵抗を有し、図に示されてい
るように並列に接続されている。また、複数のイネーブ
ル制御入力端子が図に示されているように接続されてい
る。
【００４０】動作において、制御入力端子Ａが論理ハイ
（「１」）に設定された場合、第４のプルダウン装置が
イネーブルされ、４Ｒの抵抗が提供される。制御入力端
子ＡおよびＢが論理ハイ（「１」）に設定された場合、
第３および第４のプルダウン装置がイネーブルされ、２
Ｒ（４Ｒと４Ｒが並列に接続された値）の抵抗値が提供
される。同様に、制御入力端子Ａ、ＢおよびＣが論理ハ
イ（「１」）に設定された場合、第１、第２、第３およ
び第４のプルダウン装置がイネーブルされ、Ｒ（４Ｒと
並列に接続された４Ｒが、並列に４Ｒと接続され、さら
に４Ｒと接続された値）が提供される。この方法で、バ
イナリ信号を送信する代わりに、Ｍ個の信号が送信さ
れ、その場合、各種の信号が異なる電圧信号である。
（「１」）に設定された場合、第４のプルダウン装置が
イネーブルされ、４Ｒの抵抗が提供される。制御入力端
子ＡおよびＢが論理ハイ（「１」）に設定された場合、
第３および第４のプルダウン装置がイネーブルされ、２
Ｒ（４Ｒと４Ｒが並列に接続された値）の抵抗値が提供
される。同様に、制御入力端子Ａ、ＢおよびＣが論理ハ
イ（「１」）に設定された場合、第１、第２、第３およ
び第４のプルダウン装置がイネーブルされ、Ｒ（４Ｒと
並列に接続された４Ｒが、並列に４Ｒと接続され、さら
に４Ｒと接続された値）が提供される。この方法で、バ
イナリ信号を送信する代わりに、Ｍ個の信号が送信さ
れ、その場合、各種の信号が異なる電圧信号である。
【００４１】この分野の技術に熟達した人にとっては、
付記された特許請求の範囲によって定義されている本発
明の精神および範囲およびそれと等価なもののそれぞれ
の全範囲から逸脱することなしに、ここで記述された抵
抗回路装置の実施形態に対して、多くの変更および置き
換えを加えることができることは明らかである。たとえ
ば、上記の開示された本発明の装置は通常は抵抗性であ
る伝送線路の負荷以外に、他のタイプの負荷（たとえ
ば、容量性および誘導性の負荷）についても有用であ
る。また、プルアップ装置が、たとえば、Ｐチャネルの
デバイスから構成されているとき、ｄａｔａ端子はイン
バートされる必要はない。しかし、そのような装置にお
いては、制御バスは異なった構成にする必要がある。
付記された特許請求の範囲によって定義されている本発
明の精神および範囲およびそれと等価なもののそれぞれ
の全範囲から逸脱することなしに、ここで記述された抵
抗回路装置の実施形態に対して、多くの変更および置き
換えを加えることができることは明らかである。たとえ
ば、上記の開示された本発明の装置は通常は抵抗性であ
る伝送線路の負荷以外に、他のタイプの負荷（たとえ
ば、容量性および誘導性の負荷）についても有用であ
る。また、プルアップ装置が、たとえば、Ｐチャネルの
デバイスから構成されているとき、ｄａｔａ端子はイン
バートされる必要はない。しかし、そのような装置にお
いては、制御バスは異なった構成にする必要がある。
【図１】集積回路（ＩＣ）の出力バッファの略ブロック
図である。
図である。
【図２ａ】本発明の一実施形態による、図１に示されて
いる集積回路（ＩＣ）の出力バッファの出力ドライバ部
分の略ブロック図である。
いる集積回路（ＩＣ）の出力バッファの出力ドライバ部
分の略ブロック図である。
【図２ｂ】本発明の他の実施形態による、図１に示され
ている集積回路（ＩＣ）の出力バッファの出力ドライバ
部分の略ブロック図である。
ている集積回路（ＩＣ）の出力バッファの出力ドライバ
部分の略ブロック図である。
【図３】各種の出力ドライバの出力値を示している代表
的な出力ドライバの出力波形の図である。
的な出力ドライバの出力波形の図である。
【図４】従来のプルアップおよびプルダウンの抵抗器装
置を示す回路図である。
置を示す回路図である。
【図５ａ】出力ドライバの出力電圧の動作電圧範囲にわ
たって非線形性能を示している従来のプルアップおよび
プルダウン抵抗器装置に対する電流対電圧の図である。
たって非線形性能を示している従来のプルアップおよび
プルダウン抵抗器装置に対する電流対電圧の図である。
【図５ｂ】出力ドライバの出力電圧の動作電圧範囲にわ
たって非線形性能を示している従来のプルアップおよび
プルダウン抵抗器装置に対する電流対電圧の図である。
たって非線形性能を示している従来のプルアップおよび
プルダウン抵抗器装置に対する電流対電圧の図である。
【図６】本発明の一実施形態による、プルアップ抵抗器
装置の回路図である。
装置の回路図である。
【図７ａ】本発明の代替実施形態による、抵抗器装置の
回路図である。
回路図である。
【図７ｂ】本発明の他の代替実施形態による、抵抗器装
置の回路図である。
置の回路図である。
【図８】本発明の一実施形態による、プルダウン抵抗器
装置の回路図である。
装置の回路図である。
【図９】本発明の代替実施形態による、プルダウン抵抗
器装置の回路図である。
器装置の回路図である。
Claims (9)
- 【請求項１】 集積回路の出力バッファ（１０）であっ
て、 少なくとも１つのデータ端子と接続するための少なくと
も１つの入力端子（２１）と、少なくとも１つの制御ビ
ット端子と接続するための少なくとも１つの入力端子
（２４）とを備えている出力ドライバ段（１４）を含
み、前記出力ドライバ段は出力のＰＡＤ（２８）と接続
するための少なくとも１つの出力端子（２６）を有し、
前記出力ドライバ段は並列に接続されている少なくとも
１つの分岐部を備えている抵抗器装置を含み、 前記分岐部は、 少なくとも１つの抵抗器（７２、７８）と、 前記抵抗器に直列に動作可能なように接続されている少
なくとも１つのトランジスタ（８０、８５）とを含み、
前記トランジスタは、前記少なくとも１つの制御ビット
端子および少なくとも１つの前記データ端子に対して動
作可能なように接続されているゲートを備えている集積
回路の出力バッファ。 - 【請求項２】 請求項１に記載の集積回路用出力バッフ
ァにおいて、前記抵抗器装置はプルダウン抵抗器装置で
あり、前記抵抗器および前記トランジスタは前記出力ド
ライバ段の前記出力端子と、前記集積回路のグランド電
位との間に直列に動作可能なように接続されている集積
回路用出力バッファ。 - 【請求項３】 請求項１に記載の集積回路用出力バッフ
ァにおいて、前記抵抗器装置はプルアップ抵抗器装置で
あり、前記抵抗器および前記トランジスタは電源と前記
出力段の前記出力端子との間に直列に動作可能なように
接続されている集積回路用出力バッファ。 - 【請求項４】 請求項３に記載の集積回路用出力バッフ
ァにおいて、前記トランジスタは第１のプルアップ制御
トランジスタおよび第２のプルアップ・データ・トラン
ジスタをさらに含み、 前記第１のプルアップ制御トランジスタは前記抵抗器に
直列に動作可能なように接続されていて、ゲートが前記
少なくとも１つの制御ビット端子に動作可能なように接
続されており、 前記第２のプルアップ・データ・トランジスタは前記第
１のプルアップ制御トランジスタに直列に動作可能なよ
うに接続されており、そして前記第２のプルアップ・デ
ータ・トランジスタはゲートが少なくとも１つのデータ
端子に動作可能なように接続されている集積回路用出力
バッファ。 - 【請求項５】 請求項３に記載の集積回路用出力バッフ
ァにおいて、前記トランジスタと前記出力ドライバ段の
前記出力端子との間に動作可能なように接続されている
第２の抵抗器をさらに含む集積回路用出力バッファ。 - 【請求項６】 請求項１に記載の集積回路用出力バッフ
ァにおいて、前記抵抗器装置はプルダウン抵抗器装置で
あり、前記トランジスタは第１のプルダウン・データ・
トランジスタと、第２のプルダウン制御トランジスタと
をさらに含み、 前記第１のプルダウン・データ・トランジスタは前記抵
抗器に動作可能なように接続され、ゲートが前記データ
端子の少なくとも１つに動作可能なように接続されてお
り、 前記第２のプルダウン制御トランジスタは前記第１のプ
ルダウン制御トランジスタおよび前記集積回路のグラン
ド電位に接続されており、そして前記第２のプルダウン
・データ・トランジスタのゲートは前記少なくとも１つ
の制御ビット端子に動作可能なように接続されている集
積回路用出力バッファ。 - 【請求項７】 請求項１に記載の集積回路用出力バッフ
ァにおいて、前記分岐部は並列に接続されている複数の
分岐部をさらに含む集積回路用出力バッファ。 - 【請求項８】 請求項１に記載の集積回路用出力バッフ
ァにおいて、前記少なくとも１つの抵抗器の抵抗値が前
記少なくとも１つのトランジスタの抵抗値に比較して大
きくなっている集積回路用出力バッファ。 - 【請求項９】 出力バッファ（１０）を備えている集積
回路であって、前記出力バッファは、 少なくとも１つの入力端子（１６）と複数のデータ端子
（２１、２２、２３）とを備えているプリドライブ段
（１２）と、 前記プリドライブ段の出力端子に動作可能なように接続
されている出力ドライバ段（１４）とを含み、前記出力
ドライバ段は少なくとも１つの制御ビット端子と接続す
るための少なくとも１つの入力端子（２４）を備え、そ
して出力のＰＡＤ（２８）と接続するための少なくとも
１つの出力端子（２６）を備え、前記出力ドライバ段
は、少なくとも１つの分岐部を備えている少なくとも１
つのプルアップ装置（７０）および、少なくとも１つの
分岐部を備えている少なくとも１つのプルダウン装置
（９０）を含み、 前記プルアップ装置の前記分岐部は、 少なくとも１つの制御ビット端子に動作可能なように接
続されているゲートを備えている少なくとも１つのプル
アップ制御トランジスタ（７４）と、 前記プルアップ制御トランジスタと直列に動作可能なよ
うに接続されていて、前記プリドライブ段のデータ端子
のうちの少なくとも１つに動作可能なように接続されて
いるゲートを備えている少なくとも１つのプルアップ・
データ・トランジスタ（７６）と、 前記プルアップ・データ・トランジスタと直列に動作可
能なように接続されていて、前記プルアップ・データ・
トランジスタと前記出力ドライバ段の前記出力端子との
間に接続されている少なくとも１つの抵抗器（７８）と
を含み、 前記プルダウン装置の前記分岐部は、 前記出力ドライバ段の前記出力端子に動作可能なように
接続されている少なくとも１つの第２の抵抗器（９２）
と、 前記第２の抵抗器に直列に動作可能なように接続されて
いて、前記プリドライブ段のデータ端子のうちの少なく
とも１つに動作可能なように接続されているゲートを備
えている少なくとも１つのプルダウン・データ・トラン
ジスタ（９４）と、 前記プルダウン・トランジスタと直列に動作可能なよう
に接続されていて、前記プルダウン・データ・トランジ
スタと前記集積回路のグランド電位との間に接続され、
少なくとも１つの制御ビット端子に動作可能なように接
続されているゲートを備えている少なくとも１つのプル
ダウン制御トランジスタ（９６）とを含む集積回路。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| FR2838888B1 (fr) * | 2002-04-22 | 2005-07-29 | St Microelectronics Sa | Procede de controle de l'impedance d'un dispositif semiconducteur d'amplification de sortie, et dispositif amplificateur de sortie correspondant |
| US6930506B2 (en) * | 2002-10-22 | 2005-08-16 | International Business Machines Corporation | Terminating resistor driver for high speed data communication |
| JP4086193B2 (ja) * | 2003-02-18 | 2008-05-14 | 三星電子株式会社 | オープンドレイン出力バッファ |
| US6894529B1 (en) | 2003-07-09 | 2005-05-17 | Integrated Device Technology, Inc. | Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control |
| US6909305B1 (en) | 2003-08-08 | 2005-06-21 | Ami Semiconductor, Inc. | Digitally controlled impedance driver matching for wide voltage swings at input/output node and having programmable step size |
| KR100543197B1 (ko) * | 2003-08-25 | 2006-01-20 | 주식회사 하이닉스반도체 | 데이터 출력드라이버 |
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| US7327167B2 (en) * | 2005-04-28 | 2008-02-05 | Silicon Graphics, Inc. | Anticipatory programmable interface pre-driver |
| US7586376B2 (en) * | 2005-12-01 | 2009-09-08 | Texas Instruments Incorporated | Pre-power amplifier of load, switch array, and impedance compensation |
| US7982499B2 (en) * | 2006-07-25 | 2011-07-19 | Atmel Corporation | Capacitive node isolation for electrostatic discharge circuit |
| KR100772533B1 (ko) * | 2006-09-27 | 2007-11-01 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 및 그의 구동 방법 |
| US7888968B2 (en) * | 2009-01-15 | 2011-02-15 | International Business Machines Corporation | Configurable pre-emphasis driver with selective constant and adjustable output impedance modes |
| US8436642B1 (en) * | 2011-08-23 | 2013-05-07 | Xilinx, Inc. | Control of termination capacitance for maximum transmitter bandwidth extension |
| US8847655B2 (en) * | 2012-05-22 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Binary control arrangement and method of making and using the same |
| US9553587B2 (en) * | 2014-03-27 | 2017-01-24 | SK Hynix Inc. | Data output circuit of a semiconductor apparatus |
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|---|---|---|---|---|
| EP0253914A1 (de) | 1986-07-23 | 1988-01-27 | Deutsche ITT Industries GmbH | Isolierschicht-Feldeffekttransistor-Gegentakttreiberstufe mit Kompensierung von Betriebsparameterschwankungen und Fertigungsstreuungen |
| US5001369A (en) * | 1990-07-02 | 1991-03-19 | Micron Technology, Inc. | Low noise output buffer circuit |
| JPH0469890A (ja) * | 1990-07-10 | 1992-03-05 | Nec Corp | 基準電圧発生回路 |
| US5243229A (en) | 1991-06-28 | 1993-09-07 | At&T Bell Laboratories | Digitally controlled element sizing |
| US5194765A (en) | 1991-06-28 | 1993-03-16 | At&T Bell Laboratories | Digitally controlled element sizing |
| US5220216A (en) | 1992-01-02 | 1993-06-15 | Woo Ann K | Programmable driving power of a CMOS gate |
| US5589789A (en) | 1993-10-16 | 1996-12-31 | Nec Corporation | Bus driver circuit for high-speed data transmission |
| US5621335A (en) | 1995-04-03 | 1997-04-15 | Texas Instruments Incorporated | Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading |
| US5729158A (en) | 1995-07-07 | 1998-03-17 | Sun Microsystems, Inc. | Parametric tuning of an integrated circuit after fabrication |
| US5917358A (en) * | 1997-12-09 | 1999-06-29 | Motorola, Inc. | Method and output buffer with programmable bias to accommodate multiple supply voltages |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100341152C (zh) * | 2003-12-04 | 2007-10-03 | 恩益禧电子股份有限公司 | 半导体集成电路器件 |
| US7538995B2 (en) | 2003-12-04 | 2009-05-26 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| US7495453B2 (en) | 2005-01-19 | 2009-02-24 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
| US7808270B2 (en) | 2005-01-19 | 2010-10-05 | Elpida Memory, Inc. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
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| US9047986B2 (en) | 2005-01-19 | 2015-06-02 | Ps4 Luxco S.A.R.L. | Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit |
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