JP3182035B2 - バッファ速度の自動制御 - Google Patents
バッファ速度の自動制御Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Description
【０００１】
【発明の分野】本発明は外部或は内部負荷を駆動するた
めのバッファを持つ集積回路に関する。
めのバッファを持つ集積回路に関する。
【０００２】
【従来技術の説明】集積回路は、製造プロセスの変動、
及び動作温度及び電源電圧の変動を含む様々な要因に起
因する動作速度の変動を持つ。ＣＭＯＳ集積回路は最悪
ケースの高速（worst-case fast 、ＷＣＦ）状態と最悪
ケースの低速（worst-case slow 、ＷＣＳ）状態との間
に速度において約３倍の変動を持つ。この変動の出力バ
ッファ、特に、トランジスタ・トランジスタ論理（tran
sistor-transistor logic 、ＴＴＬ）レベルバッファへ
の影響として、バッファがＷＣＳ状態におけるある最大
伝播遅延に適するよなサイズにされた場合、これはＷＣ
Ｆにおいては約３倍の速さとなる。このあまりにも速す
ぎる速度のために、それがパッケージインダクタンスＬ
を通じて流れる電流をスイッチする高速度はＬｘ（di/d
t ）に等しい大きな電圧を生成することとなる。バッフ
ァ出力が上げられると、この影響として、電源電圧（Ｖ
DD）がその正常の値以下に落ち込んでしまう。一方、出
力が落ちると、この影響として、ＶSSがその正常値より
も上昇し、“グラウンドバウンス（ground bounce ）”
と呼ばれる状態を与える。実用上は、ＴＴＬバッファ上
の多くの問題を起こすのは第二のケースである。１．５
ボルトのＴＴＬしきい値はＶDD／２よりも十分すぎるほ
ど低いために、Ｎ−チャネル出力デバイスは等しい上昇
及び下降伝播遅延を得るためにはＰ−チャネルよりもか
なり大きなことが要求される。また、この１．５ボルト
のしきい値はＴＴＬ入力バッファをＶDDバウンスよりも
ＶSSバウンスに対して一層弱くさせる。ＶSS（公称グラ
ウンド）が２ボルト（最小ＶＩＬ仕様）に保持されたＴ
ＴＬ入力の所で約１．５ボルトよりも上昇すると、入力
バッファはグリッチ（glitch）を起こす。さらに出力バ
ッファの過多に速い上昇及び／或は下降時間に起因する
他の問題が発生する恐れがある。
及び動作温度及び電源電圧の変動を含む様々な要因に起
因する動作速度の変動を持つ。ＣＭＯＳ集積回路は最悪
ケースの高速（worst-case fast 、ＷＣＦ）状態と最悪
ケースの低速（worst-case slow 、ＷＣＳ）状態との間
に速度において約３倍の変動を持つ。この変動の出力バ
ッファ、特に、トランジスタ・トランジスタ論理（tran
sistor-transistor logic 、ＴＴＬ）レベルバッファへ
の影響として、バッファがＷＣＳ状態におけるある最大
伝播遅延に適するよなサイズにされた場合、これはＷＣ
Ｆにおいては約３倍の速さとなる。このあまりにも速す
ぎる速度のために、それがパッケージインダクタンスＬ
を通じて流れる電流をスイッチする高速度はＬｘ（di/d
t ）に等しい大きな電圧を生成することとなる。バッフ
ァ出力が上げられると、この影響として、電源電圧（Ｖ
DD）がその正常の値以下に落ち込んでしまう。一方、出
力が落ちると、この影響として、ＶSSがその正常値より
も上昇し、“グラウンドバウンス（ground bounce ）”
と呼ばれる状態を与える。実用上は、ＴＴＬバッファ上
の多くの問題を起こすのは第二のケースである。１．５
ボルトのＴＴＬしきい値はＶDD／２よりも十分すぎるほ
ど低いために、Ｎ−チャネル出力デバイスは等しい上昇
及び下降伝播遅延を得るためにはＰ−チャネルよりもか
なり大きなことが要求される。また、この１．５ボルト
のしきい値はＴＴＬ入力バッファをＶDDバウンスよりも
ＶSSバウンスに対して一層弱くさせる。ＶSS（公称グラ
ウンド）が２ボルト（最小ＶＩＬ仕様）に保持されたＴ
ＴＬ入力の所で約１．５ボルトよりも上昇すると、入力
バッファはグリッチ（glitch）を起こす。さらに出力バ
ッファの過多に速い上昇及び／或は下降時間に起因する
他の問題が発生する恐れがある。
【０００３】グラウンドバウンスを自動的に制御する試
みは、典型的には、出力トランジスタのゲート上のドラ
イブ信号の規模を変動させるアナログ制御電圧を生成す
ることに依存する。例えば、このような技法の一つが合
衆国特許第４，８２３，０２９号に、もう一つが合衆国
特許第５，０１７，８０７号に示されるが、この両方と
も本発明と譲受人を同一とする。多くのアプリケーショ
ンにおいては問題ないが、これらアナログ制御電圧は典
型的にはそのモデルがプロセスファイルの精度に依存す
る回路によって生成される。多くのケースにおいてこの
モデルは特に製造プロセス内の変動が起こったときは信
頼できる制御電圧を生成するための十分な精度を持つと
は言えない。また、チップの回りをバスにて運ばれるア
ナログ制御電圧は、これらがこれらを運ぶ導体と交差す
るとき局所的な雑音信号の影響を受け易い。もう一つの
技法は追加の出力電流を沈める（或は供給する）ために
追加のプルダウン（或はプルアップ）出力トランジスタ
を挿入する方法である。この追加のトランジスタはバッ
ファ出力ノード上の電圧がある与えられたしきい値をパ
スすると起動される。これに関しては、例えば、本発明
と譲受人を同一とする合衆国特許第５，０９７，１４８
号を参照すること。
みは、典型的には、出力トランジスタのゲート上のドラ
イブ信号の規模を変動させるアナログ制御電圧を生成す
ることに依存する。例えば、このような技法の一つが合
衆国特許第４，８２３，０２９号に、もう一つが合衆国
特許第５，０１７，８０７号に示されるが、この両方と
も本発明と譲受人を同一とする。多くのアプリケーショ
ンにおいては問題ないが、これらアナログ制御電圧は典
型的にはそのモデルがプロセスファイルの精度に依存す
る回路によって生成される。多くのケースにおいてこの
モデルは特に製造プロセス内の変動が起こったときは信
頼できる制御電圧を生成するための十分な精度を持つと
は言えない。また、チップの回りをバスにて運ばれるア
ナログ制御電圧は、これらがこれらを運ぶ導体と交差す
るとき局所的な雑音信号の影響を受け易い。もう一つの
技法は追加の出力電流を沈める（或は供給する）ために
追加のプルダウン（或はプルアップ）出力トランジスタ
を挿入する方法である。この追加のトランジスタはバッ
ファ出力ノード上の電圧がある与えられたしきい値をパ
スすると起動される。これに関しては、例えば、本発明
と譲受人を同一とする合衆国特許第５，０９７，１４８
号を参照すること。
【０００４】
【本件発明の概要】本発明者は、独立して起動される能
力を持つ少なくとも二つのトランジスタを持つバッファ
内のスイッチングトランジスタを起動するためにデジタ
ル制御信号が使用されるバッファ制御技法を発明した。
このデジタル制御信号はバッファスイッチング速度に影
響を与える典型的には製造プロセス速度、動作温度、及
び電源電圧を含む要因に応答するアナログ基準信号を受
信するＡ／Ｄ変換器によって提供される。Ａ／Ｄ変換器
は好ましくはアナログ電圧レベルの数と対応する数の比
較器を持つ。一つの好ましい実施例においては、このア
ナログ基準信号は、バッファ出力トランジスタと同一の
導電タイプ（例えば、Ｎ−タイプ）を持ち、飽和された
“オン”状態において同一のゲート・ソース（gate-to-
source）電圧を持つ基準トランジスタによって生成され
る。こうして制御されるバッファトランジスタは別個の
ゲート及び共通のソースを持つ複数ドレイントランジス
タによって好都合に実現される。
力を持つ少なくとも二つのトランジスタを持つバッファ
内のスイッチングトランジスタを起動するためにデジタ
ル制御信号が使用されるバッファ制御技法を発明した。
このデジタル制御信号はバッファスイッチング速度に影
響を与える典型的には製造プロセス速度、動作温度、及
び電源電圧を含む要因に応答するアナログ基準信号を受
信するＡ／Ｄ変換器によって提供される。Ａ／Ｄ変換器
は好ましくはアナログ電圧レベルの数と対応する数の比
較器を持つ。一つの好ましい実施例においては、このア
ナログ基準信号は、バッファ出力トランジスタと同一の
導電タイプ（例えば、Ｎ−タイプ）を持ち、飽和された
“オン”状態において同一のゲート・ソース（gate-to-
source）電圧を持つ基準トランジスタによって生成され
る。こうして制御されるバッファトランジスタは別個の
ゲート及び共通のソースを持つ複数ドレイントランジス
タによって好都合に実現される。
【０００５】
【詳細な記述】以下の詳細な説明はデジタル制御信号に
よってバッテリのスイッチング速度を制御するための技
法に関する。本発明の一つの好ましい実施例において
は、一例としてのケースにおいてＮ−チャネルプルダウ
ントランジスタ（pull-down transistor）である制御さ
れたバッファ出力トランジスタの強さに正比例するアナ
ログ基準信号が生成される。このアナログ基準電圧はＡ
／Ｄ変換器の入力に提供されるが、これはデジタル制御
信号を生成する。このデジタル制御信号は次に、典型的
には、多重ドレイン出力トランジスタの独立的に制御可
能なセグメントである一つ或は複数のバッファ出力トラ
ンジスタを起動する。つまり、ソース電極が第一の共通
ノードに接続され、同様にしてドレイン領域が第二の共
通ノードに接続される。但し、ゲート電極は、これらセ
グメントの独立した制御が可能になるように電気的に隔
離される。
よってバッテリのスイッチング速度を制御するための技
法に関する。本発明の一つの好ましい実施例において
は、一例としてのケースにおいてＮ−チャネルプルダウ
ントランジスタ（pull-down transistor）である制御さ
れたバッファ出力トランジスタの強さに正比例するアナ
ログ基準信号が生成される。このアナログ基準電圧はＡ
／Ｄ変換器の入力に提供されるが、これはデジタル制御
信号を生成する。このデジタル制御信号は次に、典型的
には、多重ドレイン出力トランジスタの独立的に制御可
能なセグメントである一つ或は複数のバッファ出力トラ
ンジスタを起動する。つまり、ソース電極が第一の共通
ノードに接続され、同様にしてドレイン領域が第二の共
通ノードに接続される。但し、ゲート電極は、これらセ
グメントの独立した制御が可能になるように電気的に隔
離される。
【０００６】図１にはアナログ信号からデジタル制御信
号を生成するために適当な回路の一例としての実施例が
示される。アナログ基準信号を生成するためには、基準
トランジスタＮ１０が飽和状態にバイアスされる。Ｎ１
０はＮ−チャネルであるために、これは正確にプロセス
速度、動作温度、及び電源電圧の変動に起因するＮ−チ
ャネルプルダウントランジスタの変化を追跡する。Ｎ１
０の飽和電流（Ｉon）が電流ミラートランジスタＰ１０
及びＰ１１によって抵抗体１０１内にミラーされる。十
分に制御された抵抗体（例えば、±５％或はそれ以上の
精度）が入手できる場合は、抵抗体１０１はオンチップ
（on-chip ）に製造することもできる。ただし、典型的
には外部抵抗体が使用され、要求される公差を得るため
にボンドパッド１００に接続される。抵抗体１０１の典
型的な値は１００オームから１０キロオームの範囲であ
る。
号を生成するために適当な回路の一例としての実施例が
示される。アナログ基準信号を生成するためには、基準
トランジスタＮ１０が飽和状態にバイアスされる。Ｎ１
０はＮ−チャネルであるために、これは正確にプロセス
速度、動作温度、及び電源電圧の変動に起因するＮ−チ
ャネルプルダウントランジスタの変化を追跡する。Ｎ１
０の飽和電流（Ｉon）が電流ミラートランジスタＰ１０
及びＰ１１によって抵抗体１０１内にミラーされる。十
分に制御された抵抗体（例えば、±５％或はそれ以上の
精度）が入手できる場合は、抵抗体１０１はオンチップ
（on-chip ）に製造することもできる。ただし、典型的
には外部抵抗体が使用され、要求される公差を得るため
にボンドパッド１００に接続される。抵抗体１０１の典
型的な値は１００オームから１０キロオームの範囲であ
る。
【０００７】生成されたアナログ基準電圧ＶrefnはＡ／
Ｄ変換器に加えられるが、これはこの一例としてのケー
スにおいては、４つのデジタル出力信号（Ｂ０−Ｂ３）
を提供する４レベル設計である。このＡ／Ｄ変換器は比
較器１０７、１０８、１０９及び１１０を含むが、これ
らの全ては簡単にオンチップに製造できる。このＡ／Ｄ
変換器は各比較器に加えられる基準電圧を生成するため
の手段を含む。一つの典型的なケースにおいては、この
基準電圧は、一例として、抵抗体１０２、１０３、１０
４、１０５及び１０６から構成される抵抗体デバイダ網
（resistor divider network）から得られる。これら
は、この一例としてのケースにおいては、ＶDDに接続さ
れる。別の方法として、これらは一つが入手できる場合
は基準電圧に接続することもできる。この抵抗体網のノ
ードＤ０、Ｄ１、Ｄ２及びＤ３はそれぞれ比較器１０
７、１０８、１０９及び１１０の非反転（＋）入力に接
続される。これら抵抗体デバイダは、全ての４つの比較
器が高値の出力を持つようにＷＣＳ状態（最小ＩON）に
おいて、ＶrefnがノードＤ３以下になるように選択され
る。プロセス／温度／電圧が変化してＩonが増加する
と、電圧Ｖrefnもまた増加する。これは、これら比較器
の反転（−）入力の所の電圧を増加させ、これは一方、
Ｂ３からＢ０がこの順番で低電圧状態（例えば、ＶSS）
になるようにする。多くのケースにおいて、温度或は電
源電圧の小さな変化に起因する“ハンティング（huntin
g ）”を最小にするためにＡ／Ｄ変換器内のこれら比較
器に対するある量のヒステリシスを挿入することが要求
される。これは当分野において周知の方法で達成するこ
とができる。
Ｄ変換器に加えられるが、これはこの一例としてのケー
スにおいては、４つのデジタル出力信号（Ｂ０−Ｂ３）
を提供する４レベル設計である。このＡ／Ｄ変換器は比
較器１０７、１０８、１０９及び１１０を含むが、これ
らの全ては簡単にオンチップに製造できる。このＡ／Ｄ
変換器は各比較器に加えられる基準電圧を生成するため
の手段を含む。一つの典型的なケースにおいては、この
基準電圧は、一例として、抵抗体１０２、１０３、１０
４、１０５及び１０６から構成される抵抗体デバイダ網
（resistor divider network）から得られる。これら
は、この一例としてのケースにおいては、ＶDDに接続さ
れる。別の方法として、これらは一つが入手できる場合
は基準電圧に接続することもできる。この抵抗体網のノ
ードＤ０、Ｄ１、Ｄ２及びＤ３はそれぞれ比較器１０
７、１０８、１０９及び１１０の非反転（＋）入力に接
続される。これら抵抗体デバイダは、全ての４つの比較
器が高値の出力を持つようにＷＣＳ状態（最小ＩON）に
おいて、ＶrefnがノードＤ３以下になるように選択され
る。プロセス／温度／電圧が変化してＩonが増加する
と、電圧Ｖrefnもまた増加する。これは、これら比較器
の反転（−）入力の所の電圧を増加させ、これは一方、
Ｂ３からＢ０がこの順番で低電圧状態（例えば、ＶSS）
になるようにする。多くのケースにおいて、温度或は電
源電圧の小さな変化に起因する“ハンティング（huntin
g ）”を最小にするためにＡ／Ｄ変換器内のこれら比較
器に対するある量のヒステリシスを挿入することが要求
される。これは当分野において周知の方法で達成するこ
とができる。
【０００８】制御電圧Ｂ０−Ｂ３は図３の一つの実施例
に示されるようにバッファ内のアクティブトランジスタ
の数を制御するために使用される。示される設計におい
ては、出力バッファは３状態をとることが可能である
が、ただし、これは本発明に関する限り任意的である。
この一例としての出力バッファはＰ−チャネルプルアッ
プデバイス（Ｐ３０）を持つ。プルダウンデバイスはそ
のゲート電極が全て論理的にノード３０７に結合された
６つの並列のＮ−チャネルソース／ドレイン“指（fing
er）”を持つ。ただし、示される実施例においては、こ
れらＮ−チャネルゲートの二つのみがノード３０７に直
接に接続される。その他はＡＮＤゲート３０２、３０
３、３０４及び３０５を介してノード３０７に接続され
る。これらＡＮＤゲートはデジタル制御信号Ｂ０−Ｂ３
によって制御される。この方法によって接続されたバッ
ファは、ＷＣＳ状態においては、このケースにおいては
Ｂ０、Ｂ１、Ｂ２及びＢ３の全てが高値であるために、
４つの全てのＡＮＤゲートがアクティブとなる。従っ
て、トランジスタＮ３０−Ｎ３５の６つの全てがアクテ
ィブとなり、バッファ（Ａ）への入力が低値となったと
き、出力ノード（ボンドパッド３０６）を引き下げる機
能を持つ。ただし、バッファはＷＣＦ状態においては、
このケースにおいてはＢ０からＢ３が全て低値であるた
めにたった二つのアクティブのＮ−チャネルプルダウン
トランジスタ（Ｎ３４、Ｎ３５）のみを持つ。プロセス
速度及び動作状態がＷＣＳとＷＣＦとの間にあるとき
は、従って、Ｎ３４とＮ３５に加えて、中間数のプルダ
ウントランジスタ（Ｎ３０、Ｎ３１、Ｎ３２、Ｎ３３）
がアクティブになる。ＮＡＮＤゲート３００の入力の所
の信号ＢＴ及びＮＯＲゲート３０１への入力の所のその
補数信号ＢＴＮはＢＴが低値（従ってＢＴＮが高値）の
ときバッファを３状態状態におく。逆に、ＢＴが高値
（従ってＢＴＮが低値）のときは、バッファはアクティ
ブになる。
に示されるようにバッファ内のアクティブトランジスタ
の数を制御するために使用される。示される設計におい
ては、出力バッファは３状態をとることが可能である
が、ただし、これは本発明に関する限り任意的である。
この一例としての出力バッファはＰ−チャネルプルアッ
プデバイス（Ｐ３０）を持つ。プルダウンデバイスはそ
のゲート電極が全て論理的にノード３０７に結合された
６つの並列のＮ−チャネルソース／ドレイン“指（fing
er）”を持つ。ただし、示される実施例においては、こ
れらＮ−チャネルゲートの二つのみがノード３０７に直
接に接続される。その他はＡＮＤゲート３０２、３０
３、３０４及び３０５を介してノード３０７に接続され
る。これらＡＮＤゲートはデジタル制御信号Ｂ０−Ｂ３
によって制御される。この方法によって接続されたバッ
ファは、ＷＣＳ状態においては、このケースにおいては
Ｂ０、Ｂ１、Ｂ２及びＢ３の全てが高値であるために、
４つの全てのＡＮＤゲートがアクティブとなる。従っ
て、トランジスタＮ３０−Ｎ３５の６つの全てがアクテ
ィブとなり、バッファ（Ａ）への入力が低値となったと
き、出力ノード（ボンドパッド３０６）を引き下げる機
能を持つ。ただし、バッファはＷＣＦ状態においては、
このケースにおいてはＢ０からＢ３が全て低値であるた
めにたった二つのアクティブのＮ−チャネルプルダウン
トランジスタ（Ｎ３４、Ｎ３５）のみを持つ。プロセス
速度及び動作状態がＷＣＳとＷＣＦとの間にあるとき
は、従って、Ｎ３４とＮ３５に加えて、中間数のプルダ
ウントランジスタ（Ｎ３０、Ｎ３１、Ｎ３２、Ｎ３３）
がアクティブになる。ＮＡＮＤゲート３００の入力の所
の信号ＢＴ及びＮＯＲゲート３０１への入力の所のその
補数信号ＢＴＮはＢＴが低値（従ってＢＴＮが高値）の
ときバッファを３状態状態におく。逆に、ＢＴが高値
（従ってＢＴＮが低値）のときは、バッファはアクティ
ブになる。
【０００９】本発明の技法の一つの長所は制御リードが
デジタルであり、従って、アナログ制御信号を運ぶリー
ドと比較してノイズに対して弱くないことである。従っ
て、本発明は、複数のバッファ（例えば、図３）を制御
するために、ノイズ信号でいっぱいのチップの回りをル
ートされるデジタル信号（例えば、Ｂ０−Ｂ３）を提供
するために単一の制御回路（例えば、１）を使用するこ
とをよりたやすくする。これらデジタル信号はオプショ
ンとしてラッチすることができ、制御回路はパワーに敏
感なアプリケーションに対してはゼロにパワーダウン
（powered down）することもできる。そして、これらラ
ッチ及び制御回路を温度及び／或は電源電圧の変化を追
跡するための制御信号を更新するために定期的に（例え
ば、数ミリ秒ごとに）クロックすることができる。図１
に示される制御回路のもう一つの長所はこれがプロセス
変動及び／或はプロセスモデルの不正確さに適度に依存
しないことである。これは、この一例としての制御回路
内の唯一のパラメータ（Ｉon）がバッファが容量性負荷
を引き下げる速度を支配するのと同一のパラメータであ
り、このために、これらが互いに追跡しあうようにされ
るためである。
デジタルであり、従って、アナログ制御信号を運ぶリー
ドと比較してノイズに対して弱くないことである。従っ
て、本発明は、複数のバッファ（例えば、図３）を制御
するために、ノイズ信号でいっぱいのチップの回りをル
ートされるデジタル信号（例えば、Ｂ０−Ｂ３）を提供
するために単一の制御回路（例えば、１）を使用するこ
とをよりたやすくする。これらデジタル信号はオプショ
ンとしてラッチすることができ、制御回路はパワーに敏
感なアプリケーションに対してはゼロにパワーダウン
（powered down）することもできる。そして、これらラ
ッチ及び制御回路を温度及び／或は電源電圧の変化を追
跡するための制御信号を更新するために定期的に（例え
ば、数ミリ秒ごとに）クロックすることができる。図１
に示される制御回路のもう一つの長所はこれがプロセス
変動及び／或はプロセスモデルの不正確さに適度に依存
しないことである。これは、この一例としての制御回路
内の唯一のパラメータ（Ｉon）がバッファが容量性負荷
を引き下げる速度を支配するのと同一のパラメータであ
り、このために、これらが互いに追跡しあうようにされ
るためである。
【００１０】図１に示される回路の代わりにＡ／Ｄ変換
器に提供されるアナログ基準信号を生成するために他の
回路を使用することもできる。例えば、図２の回路は電
流ミラー、及びＮ２０を通じての電流Ｉonを排除し、こ
うして、直接基準抵抗体２０１を通じて制御電圧Ｖrefn
が生成できるようにする。基準抵抗体Ｎ２０のドレイン
は比較器２０７、２０８、２０９及び２１０の非反転
（＋）入力に直接に接続される。電圧デバイダ抵抗体２
０２から２０６は前述に匹敵する機能を持つ。図１及び
図２においては基準トランジスタ（Ｎ１０、Ｎ２０）の
ゲートはＶDDに接続され、ソースはＶSSに接続されるこ
とに注意する。従って、この性能は、制御されているバ
ッファ出力トランジスタ（Ｎ３０−Ｎ３５）を直接に追
跡する。つまり、電流ＩONはバッファ出力トランジスタ
を流れるドレイン電流にゲート電圧が高値であり、これ
ら出力トランジスタが飽和状態で動作している場合正比
例する。この比例定数はアナログ基準トランジスタに対
する出力トランジスタの相対的なサイズに依存する。
器に提供されるアナログ基準信号を生成するために他の
回路を使用することもできる。例えば、図２の回路は電
流ミラー、及びＮ２０を通じての電流Ｉonを排除し、こ
うして、直接基準抵抗体２０１を通じて制御電圧Ｖrefn
が生成できるようにする。基準抵抗体Ｎ２０のドレイン
は比較器２０７、２０８、２０９及び２１０の非反転
（＋）入力に直接に接続される。電圧デバイダ抵抗体２
０２から２０６は前述に匹敵する機能を持つ。図１及び
図２においては基準トランジスタ（Ｎ１０、Ｎ２０）の
ゲートはＶDDに接続され、ソースはＶSSに接続されるこ
とに注意する。従って、この性能は、制御されているバ
ッファ出力トランジスタ（Ｎ３０−Ｎ３５）を直接に追
跡する。つまり、電流ＩONはバッファ出力トランジスタ
を流れるドレイン電流にゲート電圧が高値であり、これ
ら出力トランジスタが飽和状態で動作している場合正比
例する。この比例定数はアナログ基準トランジスタに対
する出力トランジスタの相対的なサイズに依存する。
【００１１】これとは対比的に、従来の技術による回路
は一つの導伝タイプ（例えば、Ｐ−タイプ）のトランジ
スタを少なくとも部分的に反対の導伝タイプ（例えば、
Ｎ−タイプ）のバッファ出力トランジスタへのアナログ
制御信号を生成するために使用する。これは、幾つかの
ケースにおいては、プロセス速度、温度、及び電源電圧
の変化の十分な追跡を提供する。但し、本発明の技法に
よる好ましい実施例は、ある与えられた導電タイプのト
ランジスタを同一の導電タイプのバッファ出力トランジ
スタを制御するためのアナログ基準信号を生成するため
に使用し、こうして精度を向上させる。
は一つの導伝タイプ（例えば、Ｐ−タイプ）のトランジ
スタを少なくとも部分的に反対の導伝タイプ（例えば、
Ｎ−タイプ）のバッファ出力トランジスタへのアナログ
制御信号を生成するために使用する。これは、幾つかの
ケースにおいては、プロセス速度、温度、及び電源電圧
の変化の十分な追跡を提供する。但し、本発明の技法に
よる好ましい実施例は、ある与えられた導電タイプのト
ランジスタを同一の導電タイプのバッファ出力トランジ
スタを制御するためのアナログ基準信号を生成するため
に使用し、こうして精度を向上させる。
【００１２】上の実施例に示されるＡ／Ｄ変換器は別個
の比較器が、一例としてのケースにおいては４つのレベ
ルの各レベルに対して使用される“フラッシュ（flash
）”タイプに類似するように見える。但し、当分野に
おいて周知のフラッシュＡ／Ｄ変換器は典型的には高速
動作を提供するために使用される。これとは対比的に、
本発明においては、比較器（１０７−１１０，２０７−
２１０）は典型的には非常に低速になるように設計さ
れ、小さな空間節約設計を可能にする。４レベルＡ／Ｄ
変換器が示されるが、要求される任意の数のレベル（つ
まり、２つ或はそれ以上）のレベルを使用し、対応する
数のデジタル出力信号を提供することができる。本発明
者は、２から約１２の出力レベル（及び対応する数の比
較器）を提供した場合に、上の設計が他の設計よりも実
現するために少しの空間を必要とすることを確認した。
さらに、本発明者は、バッファスイッチング速度の良好
な精度が２から１２のレベル、従って、２から１２の制
御されたスイッチングトランジスタ要素を含む設計にて
得られることを確認した。さらに多くのスイッチングト
ランジスタ要素を制御するためのさらに多くのレベルも
可能であるが、論理ゲート及びこれらトランジスタ要素
のゲートへの導線のために要求される空間があるポイン
トにおいて実際的なサイズを超えて増加するという問題
が起こる。
の比較器が、一例としてのケースにおいては４つのレベ
ルの各レベルに対して使用される“フラッシュ（flash
）”タイプに類似するように見える。但し、当分野に
おいて周知のフラッシュＡ／Ｄ変換器は典型的には高速
動作を提供するために使用される。これとは対比的に、
本発明においては、比較器（１０７−１１０，２０７−
２１０）は典型的には非常に低速になるように設計さ
れ、小さな空間節約設計を可能にする。４レベルＡ／Ｄ
変換器が示されるが、要求される任意の数のレベル（つ
まり、２つ或はそれ以上）のレベルを使用し、対応する
数のデジタル出力信号を提供することができる。本発明
者は、２から約１２の出力レベル（及び対応する数の比
較器）を提供した場合に、上の設計が他の設計よりも実
現するために少しの空間を必要とすることを確認した。
さらに、本発明者は、バッファスイッチング速度の良好
な精度が２から１２のレベル、従って、２から１２の制
御されたスイッチングトランジスタ要素を含む設計にて
得られることを確認した。さらに多くのスイッチングト
ランジスタ要素を制御するためのさらに多くのレベルも
可能であるが、論理ゲート及びこれらトランジスタ要素
のゲートへの導線のために要求される空間があるポイン
トにおいて実際的なサイズを超えて増加するという問題
が起こる。
【００１３】本発明によるバッファは、典型的には、外
部負荷に接続されたボンドパッド３０６を駆動する。但
し、これは別の方法としてその上にバッファが形成され
るのと同一の集積回路内の負荷をドライブすることも可
能である。例えば、クロック駆動回路は本発明の技法の
使用から恩恵を受け、ここでは、“バッファ”として見
なされる。本発明はまたこれが簡単な典型的なバッファ
のレイアウトに適応できるという長所を持つ。つまり、
バッファ出力トランジスタは、通常、それらのドライブ
能力を向上させるために複数のソース／ドレイン指を持
つ。本発明による技法は従って各指のゲート電極を別個
に制御することによって簡単に実現することができる。
このようなケースにおいては、出力トランジスタのサイ
ズは本発明を採用する際に大きく増加することを必要と
しない。さらに、図３に示される追加のＡＮＤゲートは
比較的小さい。上の実施例においてはＮ−チャネルプル
ダウントランジスタの制御が示されるが、Ｐ−チャネル
プルアップトランジスタも同様にプルダウンデバイスに
加えて、或はこの代わりに制御することができる。この
場合、制御回路は図１（或は別の方法として図２）に示
される回路と類似するが、これらトランジスタの導電タ
イプが示されるのとは反対であり、電源の接続が示され
るのとは反対の電圧を持つ点が異なる。これら論理ゲー
トは従って図３に示されるＡＮＤゲート（３０２−３０
５）ではなくＮＡＮＤゲートの方がより便利である。
部負荷に接続されたボンドパッド３０６を駆動する。但
し、これは別の方法としてその上にバッファが形成され
るのと同一の集積回路内の負荷をドライブすることも可
能である。例えば、クロック駆動回路は本発明の技法の
使用から恩恵を受け、ここでは、“バッファ”として見
なされる。本発明はまたこれが簡単な典型的なバッファ
のレイアウトに適応できるという長所を持つ。つまり、
バッファ出力トランジスタは、通常、それらのドライブ
能力を向上させるために複数のソース／ドレイン指を持
つ。本発明による技法は従って各指のゲート電極を別個
に制御することによって簡単に実現することができる。
このようなケースにおいては、出力トランジスタのサイ
ズは本発明を採用する際に大きく増加することを必要と
しない。さらに、図３に示される追加のＡＮＤゲートは
比較的小さい。上の実施例においてはＮ−チャネルプル
ダウントランジスタの制御が示されるが、Ｐ−チャネル
プルアップトランジスタも同様にプルダウンデバイスに
加えて、或はこの代わりに制御することができる。この
場合、制御回路は図１（或は別の方法として図２）に示
される回路と類似するが、これらトランジスタの導電タ
イプが示されるのとは反対であり、電源の接続が示され
るのとは反対の電圧を持つ点が異なる。これら論理ゲー
トは従って図３に示されるＡＮＤゲート（３０２−３０
５）ではなくＮＡＮＤゲートの方がより便利である。
【００１４】幾つかのケースにおいては、プルアップト
ランジスタがＮ−チャネルであり、本発明による技法に
よって制御される。本発明の技法はまたプルダウントラ
ンジスタのみ（或はプルアップトランジスタのみ）がバ
ッファ内に使用され、抵抗体或は他の能動デバイスが高
電圧レベルに向かっての引き上げ（或は低電圧レベルに
向かっての引き下げ）を提供するために使用されるよう
な場合にも使用できる。最後に、上の実施例はＣＭＯＳ
回路に対して示されたが、ＮＭＯＳ、ＰＭＯＳ、及び双
極回路に対する応用例も明らかであり、ここに含まれる
ものである。
ランジスタがＮ−チャネルであり、本発明による技法に
よって制御される。本発明の技法はまたプルダウントラ
ンジスタのみ（或はプルアップトランジスタのみ）がバ
ッファ内に使用され、抵抗体或は他の能動デバイスが高
電圧レベルに向かっての引き上げ（或は低電圧レベルに
向かっての引き下げ）を提供するために使用されるよう
な場合にも使用できる。最後に、上の実施例はＣＭＯＳ
回路に対して示されたが、ＮＭＯＳ、ＰＭＯＳ、及び双
極回路に対する応用例も明らかであり、ここに含まれる
ものである。
【図１】本発明を実現するために使用できるアナログ基
準電圧生成器及びＡ／Ｄ変換器を含む一例としての制御
回路を示す図である。
準電圧生成器及びＡ／Ｄ変換器を含む一例としての制御
回路を示す図である。
【図２】本発明を実現するために使用できるもう一つの
制御回路を示す図である。
制御回路を示す図である。
【図３】本発明の一つの実施例を示す図である。
１００ ボンドパッド １０１−１０６ 抵抗体 １０７−１１０ 比較器 Ｐ１０、Ｐ１１ 電流ミラートランジスタ Ｎ１０ 基準トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−51712（ＪＰ，Ａ) 特開 昭63−110810（ＪＰ，Ａ) 米国特許5017807（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (15)
- 【請求項１】 ノード（例えば、３０６）を所与の電圧
レベル（例えば、ＶSS）に向かって引き上げるための所
与の導電タイプ（例えば、ｎ−タイプ）のバッファ出力
デバイス、並びに製造プロセス速度、動作温度、及び電
源電圧などの要因の少なくとも一つの変動を補償するた
めに前記デバイスのスイッチング速度を制御するための
手段を含む集積回路であって、 前記速度を制御するための手段は、 前記スイッチング速度への前記要因の少なくとも一つの
影響を追跡するアナログ基準信号（例えば、Ｖrefn）を
発生するための前記所与の導電タイプの基準デバイス、
及び前記アナログ基準信号を受信し、前記アナログ基準
信号を固定された基準電圧と比較し、これによってデジ
タル制御信号（例えば、Ｂ０−Ｂ３）を生成する少なく
とも二つの比較器（例えば、１０７−１１０）を含むＡ
／Ｄ変換器を含み、 前記バッファ出力デバイスが前記デジタル制御信号によ
ってアクティブに、あるいは代わりにインアクティブに
される独立に制御可能なスイッチング要素（例えば、Ｎ
３０−Ｎ３５）を含むことを特徴とする集積回路。 - 【請求項２】 請求項１の集積回路において、前記固定
された基準電圧が抵抗体デバイダ網（例えば、１０２−
１０６）によって提供される集積回路。 - 【請求項３】 請求項１の集積回路において、前記バッ
ファ出力デバイスが、前記ノード上の電圧を引き下げる
ために使用されるＮ−チャンネル電界効果型トランジス
タであり、前記基準デバイスがＮ−チャンネル電界効果
型トランジスタである集積回路。 - 【請求項４】 請求項１の集積回路において、前記バッ
ファ出力デバイスが、多重ゲート電極によって独立的に
制御が可能な複数のソース／ドレイン領域を持つ電界効
果型トランジスタである集積回路。 - 【請求項５】 請求項１の集積回路において、前記基準
デバイスが、 ソースが第一の電源電圧（例えば、ＶSS）導体に接続さ
れ、ゲートが第二の電源電圧（例えば、ＶDD）導体に接
続され、ドレインが反対の導電タイプの第一のミラート
ランジスタ（例えば、Ｐ１０）のドレイン及びゲートに
接続された前記所与の導電タイプの基準トランジスタ
（例えば、Ｎ１０）であって、前記第一のミラートラン
ジスタのソースが前記第二の電源電圧導体に接続されて
いるような基準トランジスタ（例えば、１０）、及びソ
ースが前記の第二の電源電圧導体に接続され、ゲートが
前記第一のミラートランジスタのゲートに接続され、ド
レインが前記第一の電源電圧導体に接続された基準抵抗
体（例えば、１０１）に接続された前記反対の導電タイ
プの第二のミラートランジスタ（例えば、Ｐ１１）から
成り、 前記アナログ基準信号（例えば、Ｖrefn）が前記第二の
ミラートランジスタと前記基準抵抗体との接続の所で生
成されるようになっている集積回路。 - 【請求項６】 請求項１の集積回路において、前記基準
デバイスが、 ソースが第一の電源電圧（例えば、ＶSS）に接続され、
ゲートが第二の電源電圧（例えば、ＶDD）に接続され、
ドレインが前記第二の電源電圧導体に接続された基準抵
抗体（例えば、２０１）に接続された前記所与の導電タ
イプの基準トランジスタ（例えば、Ｎ２０）であり、 前記アナログ基準信号（例えば、Ｖrefn）が前記基準ト
ランジスタのドレインと前記基準抵抗体との接続の所で
生成されるような集積回路。 - 【請求項７】 バッファ出力ノードを第１の電源導体に
向かって引き上げるための所与の導電タイプのバッファ
出力電界効果型トランジスタと、製造プロセス速度、動
作温度、及び電源電圧などの要因の少なくとも一つの変
動を補償するために前記デバイスのスイッチング速度を
制御するための手段とを含む集積回路であって、 前記スイッチング速度を制御するための手段は、 前記スイッチング速度に対する前記要因の少なくとも一
つの影響を追跡するアナログ基準信号を発生するため
の、前記所与の導電タイプの基準電界効果型トランジス
タ、及び前記基準信号を受信し、そこからデジタル制御
信号を生成するアナログ−デジタル変換器を含み、 前記所与の導電タイプの基準電界効果型トランジスタ
は、前記バッファ出力電界効果型トランジスタを通して
の飽和ドレイン電流に比例する飽和電流を流すための電
源電圧導体に接続されるゲートを有しており、及び前記
バッファ出力電界効果型トランジスタは、マルチ ゲー
ト電極により独立に制御可能なマルチ ソース／ドレイ
ン領域を含み、これにより前記トランジスタの部分が前
記制御信号によりアクティブにされ、 もしくは代わりにインアクティブにされるようになって
いることを特徴とする集積回路。 - 【請求項８】 請求項７の集積回路において、 前記基準電界効果型トランジスタが、前記第１の電源電
圧導体に接続されたそのソースと、第２の電源電圧導体
に接続されたそのゲートとを有している集積回路。 - 【請求項９】 請求項８の集積回路において、 該基準電界効果型トランジスタが、反対の導電タイプの
第１のミラートランジスタのドレイン及びゲートに接続
されたドレインを有し、前記第１のミラートランジスタ
が、前記第２の電源電圧導体に接続されたソースと、前
記反対の導電タイプの第２のミラートランジスタのゲー
トに接続されたドレイン及びゲートとを有し、前記第２
のミラートランジスタが、前記第２の電源電圧導体に接
続されたソースと、前記第１の電源電圧導体に接続され
た基準抵抗体に接続されたドレインとを有し、そして前
記基準信号が、前記第２のミラートランジスタのドレイ
ンと、前記基準抵抗体の接続のところで生成されるよう
になっている集積回路。 - 【請求項１０】 請求項８に記載の集積回路において、 前記基準電界効果型トランジスタが、前記第２の電源電
圧導体に接続された基準抵抗体に接続されたドレインを
有しており、 前記アナログ基準信号が、前記基準トランジスタのドレ
インと、前記基準抵抗体の接続のところで生成されるよ
うになっている集積回路。 - 【請求項１１】 請求項７に記載の集積回路において、 前記所与の導電タイプがＮ−形であり、前記電源電圧導
体が接地電圧（ＶSS）導体であり、及び前記第２の電源
電圧導体が正電圧（ＶDD）導体である集積回路。 - 【請求項１２】 請求項７に記載の集積回路において、 前記所与の導電タイプがＰ−形であり、前記第１の電源
電圧導体が正電圧（ＶDD）導体であり、及び前記第２の
電源電圧導体が接地電圧（ＶSS）導体である集積回路。 - 【請求項１３】 バッファ出力ノードを接地電圧レベル
（ＶSS）の方に引き上げるためのＮ−チャンネルバッフ
ァ出力電界効果型トランジスタ、並びに製造プロセス速
度、動作温度、及び電源電圧などの要因の少なくとも一
つの変動を補償するために前記トランジスタのスイッチ
ング速度を制御するための手段を含む集積回路であっ
て、 前記スイッチング速度を制御するための手段は、 前記スイッチング速度についての前記要因のうちの少な
くとも一つの影響を追跡するアナログ基準電圧を発生す
るための基準Ｎ−チャンネル電界効果型トランジスタで
あって、接地電源電圧導体（ＶSS）に接続されたソース
と正電源電圧導体（ＶDD）に接続されたゲートとを有す
るような基準Ｎ−チャンネル電界効果型トランジスタ
と、さらに前記アナログ基準信号を受信してそこからデ
ジタル制御信号を生成するアナログ−デジタル変換器で
あって、第１の比較器入力にて前記アナログ基準信号
を、また第２の比較器入力にて基準電圧を受信する少な
くとも２つの比較器を含むようなアナログ−デジタル変
換器とを含み、 前記バッファ出力電界効果型トランジスタは、マルチ
ゲート電極により独立制御可能なマルチ ソース／ドレ
イン領域を含み、これによって、前記デジタル制御信号
により、前記トランジスタの部分をアクティブにしある
いはインアクティブにするようになっている集積回路。 - 【請求項１４】 請求項１３に記載の集積回路におい
て、 前記基準Ｎ−チャンネル電界効果型トランジスタが、第
１のＰ−チャンネルミラートランジスタのドレイン及び
ゲートに接続されたドレインを有し、 前記第１のＰ−チャンネルトランジスタが、前記正電源
電圧導体に接続されたソースと、第２のＰ−チャンネル
ミラートランジスタのゲートに接続されたドレイン及び
ゲートとを有しており、 前記第２のＰ−チャンネルミラートランジスタが、前記
正電源電圧に接続されたソースと、前記接地電源電圧に
接続された基準抵抗体に接続されたドレインとを有して
おり、 前記アナログ基準信号が、前記Ｐ−チャンネルミラート
ランジスタのドレインと基準抵抗体の接続のところで生
成されるようになっている集積回路。 - 【請求項１５】 請求項１３に記載の集積回路におい
て、 前記Ｎ−チャンネル電界効果型トランジスタが、前記正
電源電圧導体に接続された基準抵抗体に接続されたドレ
インを有し、該アナログ基準信号が、該基準Ｎ−チャン
ネルトランジスタのドレイン及び前記基準抵抗体の接続
のところで生成されるようになっている集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/003,751 US5334885A (en) | 1993-01-13 | 1993-01-13 | Automatic control of buffer speed |
| US003751 | 1993-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06284010A JPH06284010A (ja) | 1994-10-07 |
| JP3182035B2 true JP3182035B2 (ja) | 2001-07-03 |
Family
ID=21707408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00181094A Expired - Lifetime JP3182035B2 (ja) | 1993-01-13 | 1994-01-13 | バッファ速度の自動制御 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5334885A (ja) |
| EP (1) | EP0606727B1 (ja) |
| JP (1) | JP3182035B2 (ja) |
| KR (1) | KR0136849B1 (ja) |
| DE (1) | DE69317249T2 (ja) |
| HK (1) | HK1003350A1 (ja) |
| TW (1) | TW280970B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436578A (en) * | 1993-07-14 | 1995-07-25 | Hewlett-Packard Corporation | CMOS output pad driver with variable drive currents ESD protection and improved leakage current behavior |
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| US5959481A (en) | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
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| KR100811413B1 (ko) * | 2001-09-28 | 2008-03-07 | 주식회사 케이티 | 가변용량 버퍼를 가진 재생 중계기 |
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| DE10339047B4 (de) * | 2003-08-25 | 2006-10-26 | Infineon Technologies Ag | Treiber-Einrichtung, insbesondere für ein Halbleiter-Bauelement, sowie Verfahren zum Betreiben einer Treiber-Einrichtung |
| KR100866146B1 (ko) * | 2007-10-11 | 2008-10-31 | 주식회사 하이닉스반도체 | 센스 앰프 제어 회로 |
| US8032778B2 (en) * | 2008-03-19 | 2011-10-04 | Micron Technology, Inc. | Clock distribution apparatus, systems, and methods |
| JP2019075760A (ja) * | 2017-10-19 | 2019-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| ES2021268B3 (es) * | 1986-10-21 | 1991-11-01 | Ibm | Procedimiento para la regulacion digital del declive de flancos de las señales de salida de amplificadores de rendimiento de los chips semiconductores de ordenadores, con conexiones altamente integradas. |
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| US4975598A (en) * | 1988-12-21 | 1990-12-04 | Intel Corporation | Temperature, voltage, and process compensated output driver |
| IT1232421B (it) * | 1989-07-26 | 1992-02-17 | Cselt Centro Studi Lab Telecom | Sistema automatico per l adattamento dell impedenza d uscita di cir cuiti di pilotaggio veloci in tecnologia cmos |
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-
1993
- 1993-01-13 US US08/003,751 patent/US5334885A/en not_active Expired - Lifetime
- 1993-08-31 TW TW082107097A patent/TW280970B/zh not_active IP Right Cessation
- 1993-10-28 KR KR93022553A patent/KR0136849B1/ko not_active IP Right Cessation
- 1993-12-08 DE DE69317249T patent/DE69317249T2/de not_active Expired - Lifetime
- 1993-12-08 EP EP93309850A patent/EP0606727B1/en not_active Expired - Lifetime
-
1994
- 1994-01-13 JP JP00181094A patent/JP3182035B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-20 HK HK98102390A patent/HK1003350A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0136849B1 (en) | 1998-05-15 |
| TW280970B (ja) | 1996-07-11 |
| EP0606727A1 (en) | 1994-07-20 |
| HK1003350A1 (en) | 1998-10-23 |
| DE69317249D1 (de) | 1998-04-09 |
| EP0606727B1 (en) | 1998-03-04 |
| US5334885A (en) | 1994-08-02 |
| DE69317249T2 (de) | 1998-06-25 |
| JPH06284010A (ja) | 1994-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R250 | Receipt of annual fees |
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