JPH0685653A - バスキーパ特徴を有するレシーバ回路 - Google Patents

バスキーパ特徴を有するレシーバ回路

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JPH0685653A
JPH0685653A JP5105563A JP10556393A JPH0685653A JP H0685653 A JPH0685653 A JP H0685653A JP 5105563 A JP5105563 A JP 5105563A JP 10556393 A JP10556393 A JP 10556393A JP H0685653 A JPH0685653 A JP H0685653A
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transistor
bus line
transistors
inverter
output
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Application number
JP5105563A
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Inventor
Charles Waggoner
ワゴナー チャールズ
Richard Blumberg
ブルンバーグ リチャード
Gary Kotzur
コルツァー ゲイリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/026—Shaping pulses by amplifying with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Abstract

(57)【要約】 本発明は双方向入力／出力バッファを提供しており、そ
のレシーバは双方向バスキーパトランジスタを有してい
る。該キーパトランジスタは反対の導電型であり且つそ
れらのゲートはレシーバインバータの出力へ結合されて
いる。従って、キーパトランジスタは、ＣＭＯＳラッチ
態様においてレシーバの入力において駆動されるデータ
状態を補強し、且つ駆動用出力ドライバがトライステー
ト状態となった後にその上の以前のデータ状態を保持す
る。キーパトランジスタはその他のレシーバトランジス
タ及び典型的な出力ドライバよりも著しく弱い駆動特性
を有しており、従ってキーパトランジスタは次のデータ
状態が異なる場合にはそれにより容易に打ち負かされる
ことが可能なものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子回路技術分野に関
するものであって、更に詳細には、デジタルドライバ／
レシーバ回路及びその制御方法に関するものである。
【０００２】
【従来の技術】例えばコンピュータ、制御システム、通
信システムなどのデータ処理システムなどのシステムの
ようなデジタル電子システム用の従来のアーキテクチャ
は、集積回路部品の間において「バス」によって情報を
通信している。バスは通常プリント回路基板上に金属線
として構成される複数個の伝送線であるが、それは集積
回路チップにおける導電性（例えば、金属又はドープし
た半導体）からなる線として構成される場合もあり、そ
れに対して種々の回路機能部が接続される。これらの回
路機能部はデジタル情報で該バスを駆動し、該バスから
デジタル情報を受取り、又はそれらの両方を行なうこと
が可能であり、この場合のデジタル情報は、例えば、デ
ータ、アドレス値、制御信号などに対応している。
【０００３】複数個のドライバ回路が同一のバスへ接続
されている場合には、二つ以上のドライバがかなりの時
間に亘って相補的なデータ状態で同時的にバスを駆動す
ることを防止するような態様で制御されねばならない。
バス上の対立するデータ状態は過剰な電力散逸を発生
し、且つ電子システム内のドライバ回路に損傷を与える
場合がある。従って、従来の電子回路では、通常、その
出力において高インピーダンスを与えることの可能なド
ライバが設けられており、従ってそれに接続されている
バスを解放し、別の回路からその上にデータを駆動する
ことが可能である。公知の如く、この様なドライバは、
通常、「トライステート」ドライバと呼ばれており、そ
の意味においてバスのことを「トライステート」バスと
呼んでいる。
【０００４】図１を参照すると、従来の電子システム乃
至は装置の一部が単一のバスラインＢＵＳn に関連して
示されている。ラインＢＵＳn は単にバスの１本のデー
タ線に過ぎず、データ処理システムにおける最近のバス
では３２ビットのデジタルワードを同時的に通信するた
めにたかだか３２本のこの様なラインを有している。バ
スラインＢＵＳn に対して集積回路部品２0 乃至２3 が
接続されており、各部品は各々が接続されているバスラ
インＢＵＳn と通信することにより電子的機能を実施す
ることが可能である。通常、各集積回路２はバス内の複
数本のラインの各々へ接続された端子を有しており、例
えば、１６ビットバスの場合には、集積回路２0 は１６
個の端子を有しており、各端子はバスラインの異なった
一つに接続されている。この様な並列接続は図面の簡単
化のために図示していない。
【０００５】集積回路２は異なった電子機能に対応して
おり、従って、異なった態様でバスラインＢＵＳn へ接
続することが可能である。例えば、集積回路２0 はマイ
クロプロセサ又はカスタム集積回路（例えば、特定適用
集積回路即ちＡＳＩＣ）などのデータ処理装置とするこ
とが可能であり、それはバスラインＢＵＳn からデータ
を受取り、そのデータをアルゴリズム又はプログラムに
従って処理し、且つその結果をバスラインＢＵＳn へ供
給する。そうであるから、集積回路２0 は双方向入力／
出力回路Ｉ／Ｏを有しており、それはバスラインＢＵＳ
n 上のデータを受取ると共にデータを供給する。これと
対照的に、集積回路２1 は例えばＲＡＭなどの読取り／
書込みメモリとすることが可能でありそれはバスライン
ＢＵＳn上のデータにより書込まれ、且つ、読取り動作
においては、バスラインＢＵＳn上へデータを供給す
る。従って、集積回路２1 も、双方向入力／出力回路Ｉ
／ＯによってバスラインＢＵＳn へ結合された入力及び
出力の両方を有しており、一方、集積回路２1 内に専用
の入力及び出力端子（及びそれと関連するレシーバ及び
ドライバ回路）を設けることも可能である。集積回路２
2 は例えばリードオンリーメモリ又はバスラインＢＵＳ
n へデータを供給するだけの同様の機能を有する入力装
置とすることが可能であり、従ってそれに接続された出
力回路Ｑを有している。逆に、集積回路２３は例えばデ
ィスプレイ又はプリンタドライバ機能などの出力装置と
することが可能であり、従って、それは入力回路Ｉを介
してバスラインＢＵＳn からデータを受取る。
【０００６】勿論、当該技術分野においてその他の同様
のアーキテクチャも公知である。例えば、バスラインＢ
ＵＳn は直列バスとすることが可能であり、その場合に
は、それがバス内においての唯一のバスラインとなる。
更に、並列又は直列バスの何れかの場合には、集積回路
２は例えばマイクロプロセサなどのＶＬＳＩ集積回路に
おける個別的な回路機能部とすることが可能であり、そ
れはバスアーキテクチャに従って設計される。更に、共
通バスラインＢＵＳn へ結合されている特定の回路機能
部の選択及び配列は制限されるものではない。
【０００７】上述した如く、バスラインＢＵＳn がトラ
イステートバスラインである場合には、かなりの時間に
亘って二つの回路２が対立するデジタルデータ状態でバ
スラインＢＵＳn を同時的に駆動することがないように
何らかのタイプの制御が必要である。この様な制御を行
なうための第一の従来の技術は、システムの動作におい
て、バスラインＢＵＳn へ結合されている全ての出力ド
ライバが、何れか一つの回路２における出力ドライバを
イネーブル状態とさせてバスを駆動する前に、高インピ
ーダンス状態にあることを確保するものである。この様
な方法はバス競合及び対立を回避するものであり且つた
とえ短い時間であってもこの様な対立から発生する場合
のある電流散逸を回避するものであるが、この方法では
ある種の問題が発生する場合がある。第一の問題は、全
てのドライバが高インピーダンス状態にある場合にバス
ラインＢＵＳn は不可避的な寄生インピーダンス及びそ
の他の原因によってノイズに結合され不定電圧にフロー
ト状態となることである。バスラインＢＵＳn がフロー
ト状態となる電圧がそれに結合されている一つ又はそれ
以上のレシーバのトリップ点近くのものである場合に
は、それらのレシーバを介してかなりの電流が流される
場合がある。更に、バスラインＢＵＳn がレシーバのト
リップ点を超えてフロートする場合には、レシーバの誤
ったスイッチング動作が発生する場合がある。従って、
駆動されないバスラインＢＵＳn が不定電圧にフロート
状態となることを許容することは通常望ましいことでは
ない。
【０００８】著しいバス競合及びバスフローティングの
両方を防止するために図１に関連するシステムにおいて
使用される別の技術は、バスの駆動が短い時間に亘りオ
ーバーラップするような態様で集積回路２を制御するこ
とである。このことは、別の回路２における出力ドライ
バがバスを駆動し始める直後まで回路２内の出力ドライ
バの一つを活性状態に維持することによって行なわれ、
この様にして、バスラインＢＵＳn は決してフロート状
態とされることはない。しかしながら、二つのドライバ
が両方ともオンである期間中、対立するデータ状態が存
在し、電力散逸は極めて大きなものとなる場合がある。
この様な大きな電力散逸は、勿論、かなりの時間に亘っ
て維持される場合には回路を損傷する場合があり、たと
え短いパルスであっても、システムノイズを発生し、電
源上にグリッチを発生し、且つバスに接続されているレ
シーバの不定動作を発生する場合がある。
【０００９】バスのデータ状態を維持するための受動的
な技術も使用されている。図２ａ及び２ｂを参照する
と、二つの従来のレシーバ回路４ａ，４ｂが示されてお
り、それはこの様な出力の受動的制御を有している。レ
シーバ４ａ，４ｂは、各々、ノードＩＯＥＸＴからノー
ドＩＯＩＮＴへデータを通信するためのものである。こ
の例においては、ノードＩＯＥＸＴが例えば図１のバス
ラインＢＵＳn などのバスラインへ結合するためのもの
であり、且つノードＩＯＩＮＴがレシーバ４ａ又は４ｂ
を有する集積回路の内部ノードへ結合するためのもので
ある。レシーバ４ａ，４ｂの各々は、Ｐチャンネルトラ
ンジスタ６ｐ及びＮチャンネルトランジスタ６ｎを有し
ており、それらは従来のＣＭＯＳインバータの態様で接
続されており、それらのソース−ドレイン経路は電源電
圧Ｖccと接地との間に直列に接続されており、且つそれ
らのゲートはノードＩＯＥＸＴへ共通結合されており、
このインバータの出力は共通ドレインノードにある。ト
ランジスタ６の共通ドレインは、これらもＣＭＯＳイン
バータ態様で接続されており且つそれらのドレインが共
通的にノードＩＯＩＮＴに接続されているＰチャンネル
トランジスタ１０ｐ及びＮチャンネルトランジスタ１０
ｎのゲートへ共通接続されている。レシーバ４ａ，４ｂ
の各々は、更に、Ｐチャンネルトランジスタ８ｐ及びＮ
チャンネルトランジスタ８ｎを有しており、それらはＣ
ＭＯＳインバータとして結合されており、それらの共通
ゲートはノードＩＯＩＮＴへ結合されており且つそれら
の共通ドレインはトランジスタ１０のゲート及びトラン
ジスタ６のドレインへ結合されている。
【００１０】動作について説明すると、レシーバ４ａ，
４ｂの各々はノードＩＯＥＸＴにおいて論理状態を受取
り、それはトランジスタ６のインバータとトランジスタ
１０のインバータによって論理的に２度反転し、トラン
ジスタ１０ｐ，１０ｎのうちの一つがノードＩＯＩＮＴ
を受取った論理状態で駆動する。駆動されるデータ状態
はトランジスタ８のインバータによりトランジスタ１０
のゲートにラッチされ、従ってノードＩＯＩＮＴにおけ
るデータ状態がラッチされ且つノードＩＯＥＸＴへ接続
されているバスラインが後に高インピーダンス状態とさ
れたとしても、そのラッチされた状態が維持される。
【００１１】従来のレシーバ４ａは、更に、Ｐチャンネ
ルトランジスタ１２ｐを有しており、それはノードＩＯ
ＥＸＴが接続されているシステムバスラインＢＵＳn が
フローティング状態となることを防止すべく構成されて
いる。Ｐチャンネルトランジスタ１２ｐは、そのドレイ
ンをノードＩＯＥＸＴへ結合しており、且つそのソース
はＶcc電源へバイアスされており、トランジスタ１２ｐ
のゲートは接地へ結合されており、従ってトランジスタ
１２ｐは常にオン状態である。実際的には、トランジス
タ１２ｐはプルアップ抵抗であり、固定されたゲート電
圧を有するトランジスタは、通常、拡散又はポリシリコ
ン抵抗よりも最近の集積回路製造技術において一層容易
に実現されるものである。その結果、レシーバ４ａ内の
ノードＩＯＥＸＴが接続されているバスラインＢＵＳn
が出力ドライバ回路によりその上に駆動される論理状態
を有するものでない場合には、トランジスタ１２ｐはＩ
ＯＥＸＴ及びバスラインＢＵＳn をＶccへ向かってプル
即ち移行させる。従って、トランジスタ１２ｐのプルア
ップ機能は、バスラインＢＵＳn をレシーバ（レシーバ
４ａを包含する）のトリップ点近くの不定レベルから遠
ざけ、且つ上述したフローティングバス問題が発生する
ことを回避する。
【００１２】一方、図２ｂのレシーバ４ｂは、トランジ
スタ１２ｎを有しており、それはドレインをノードＩＯ
ＥＸＴへ結合し、ソースを接地へ結合し、ゲートをＶcc
へ結合したＮチャンネルトランジスタであって、従って
トランジスタ１２ｎは常にオン状態にある。従って、ト
ランジスタ１２ｎはプルダウン装置として作用し、ＩＯ
ＥＸＴ及びバスラインＢＵＳn を接地へプルし、同様
に、レシーバ４ｂなどのレシーバのトリップ点近くのレ
ベルへバスラインＢＵＳn がフローティングすることを
防止する。
【００１３】何れの場合においても、プルアップトラン
ジスタ１２ｐ、プルダウントランジスタ１２ｎ又は同様
に接続された抵抗の各々はバスラインＢＵＳn が不所望
のメタステーブル電圧へフローティングすることを防止
する。しかしながら、出力ドライバがバスラインＢＵＳ
n をトランジスタ１２（又は抵抗）がバスラインをプル
するのと反対方向のデータ状態へ駆動するような場合に
は、ＤＣ電流が流され且つ電力が散逸される。トランジ
スタ１２の特性は電力散逸を減少させるべくレイアウト
によって選択することが可能なものであるが、ＤＣ電力
は、尚且つこの様な反対のデータ状態に対して必然的に
流されることとなる。更に、トランジスタ１２は出力ド
ライバ回路へ負荷を付加し、システム性能を減少させ且
つこの様な回路に対しての付加的な駆動能力を必要とす
る。
【００１４】バスラインＢＵＳn がフローティング状態
となることを防止するための別のプルアップ及びプルダ
ウン方法としては、オープンドレイン（又はオープンコ
レクタ）出力ドライバ回路と結合してプルアップ又はプ
ルダウン装置を使用するものがあり、それは上述したも
のと同様に、反対のデータ状態がプルアップ又はプルダ
ウン装置を介してＤＣ電流を流すものである。更に別の
方法では、バスが駆動される場合にＤＣ電流を減少させ
るためにレシーバトリップ点近くの選択された電圧であ
って、バスがトライステート状態にある場合に誤ったス
イッチングを回避するためにトリップ点から十分に離れ
た電圧にバスラインＢＵＳn を維持するためにプルアッ
プ装置とプルダウン装置の両方を使用するものがある。
ＤＣ電流はこの構成によって減少されるが、この様な電
流はバスライン上に駆動されるデータ状態にかかわらず
流されるものである。なぜならば、プルアップ又はプル
ダウンの何れの装置も駆動されるデータ状態により対向
状態とされるからである。最近において、バッテリ駆動
型電子システムがより一般的なものとなっており、特に
高速ＣＭＯＳ技術の出現によりその傾向が強まってい
る。この様なバッテリ駆動型システムの例としては、ラ
ップトップ又はノートブック型のパソコンや、小型のデ
ジタル装置、及び小型のデジタル音響機器（ＣＤプレー
ヤなど）がある。この様なシステムのユーザに対してバ
ッテリの寿命が許容可能なものであるためには、この様
なシステムにより流されるＤＣ電流が最小のものとされ
ねばならない。プルアップ装置又はプルダウン装置を組
込んだ上述したバス制御方法の各々は、ＤＣ電力散逸を
犠牲にしてこの様な制御を行なうものである。この様な
電力散逸は、バッテリ駆動型システムにおいては許容可
能なものでない場合があり、特により多くの機能部が与
えられたバスに結合される場合にそのことが顕著とな
る。
【００１５】
【発明が解決しようとする課題】本発明の目的とすると
ころは、非常に低い電力散逸レベルにおいてトライステ
ートバスラインを高インピーダンス状態に制御するため
のキーパ回路を有するレシーバ回路を提供することであ
る。
【００１６】本発明の別の目的とするところは、従来の
製造技術でもって容易に実現することの可能なその様な
レシーバ回路を提供することである。
【００１７】本発明の更に別の目的とするところは、特
定応用集積回路（ＡＳＩＣ）用の双方向Ｉ／Ｏセルにお
いて使用するのに適したレシーバ回路を提供することで
ある。
【００１８】本発明の更に別の目的とするところは、チ
ップ内又はチップ間バス制御に使用することの可能なレ
シーバ回路を提供することである。
【００１９】
【課題を解決するための手段】本発明は、弱いゲート動
作されるプルアップトランジスタと弱いゲート動作され
るプルダウントランジスタとを設けることによりレシー
バ回路内に組込むことが可能である。これらのプルアッ
プトランジスタ及びプルダウントランジスタは、それら
のゲートを共通接続しており、それらのドレインを外部
端子へ接続しており、その外部端子は制御されるべきト
ライステートバスラインへ接続されている。弱いプルア
ップ及びプルダウントランジスタのゲートは論理的に外
部端子から反転されるレシーバ内のノードへ結合されて
おり、従って弱いプルアップ及びプルダウントランジス
タは、そうでない場合にはバスを論理レベルへ駆動して
いるバス上の出力ドライバが存在しない場合にバスライ
ンを弱くラッチすべく作用する。これらのプルアップ及
びプルダウントランジスタは、十分に弱いものであっ
て、バス上の従来の出力ドライバにより容易にオーバー
ドライブ即ち打ち負かされるものである。出力ドライバ
によりドライブされると、駆動されるデータ状態に対向
するプルアップ又はプルダウントランジスタのうちの一
つがターンオフし、従ってバスラインデータ状態がセッ
トされると、それを介してＤＣ電力が流されることはな
い。
【００２０】
【実施例】図３を参照すると、本発明の好適実施例に基
づいて構成されたレシーバ２０を組込むことの可能な双
方向入力／出力バッファ１５について詳細に説明する。
この実施例においては、バッファ１５は、特定応用集積
回路（ＡＳＩＣ）で実現するか、又は例えばマイクロプ
ロセサ、メモリ装置などの汎用集積回路でモジュラ構成
とする場合に設計されるセルである。従って、構成すべ
きバス接続の数に依存して、複数個のバッファ１５を単
一の集積回路内に実現することが可能である。
【００２１】注意すべきことであるが、レシーバ２０
は、以下に説明する如く双方向入力／出力回路１５内に
実現する場合に特に有用なものであるが、その他の回路
構成においても有用であり且つその中に組込むことが可
能なものであって、例えば、その様な構成としては、入
力バッファ及び外部バスへ接続可能な回路などがあり、
集積回路装置内の機能部が内部バスアーキテクチャを有
するものもある。
【００２２】バッファ１５は双方向性であり、出力ドラ
イバ回路と入力レシーバ回路の両方を有している。出力
ドライバ側においては、バッファ１５は端子Ａへ結合さ
れた従来の入力段２４を有しており、端子Ａは、好適に
は、バッファ１５を有する集積回路内部のノードであ
り、それからバッファ１５がその外部の端子ＰＡＤへデ
ータを通信するためのものである。端子ＰＡＤは例えば
図１のバスラインＢＵＳn などのシステムバスの一つの
ラインへ結合すべく適合されている。入力段２４は、端
子Ａから入力データを受取り、且つ端子ＥＮからイネー
ブル入力を受取り、該端子ＥＮもこの集積回路内部の内
部ノードである。端子ＥＮは、出力ドライバ能力がイネ
ーブル状態とされるべきであるか又は高インピーダンス
状態とされるべきであるか否かを表わす。入力段２４
は、イネーブル状態とされた場合に、端子Ａにおけるデ
ータ状態に対応する相補的な信号を供給し、且つ端子Ｅ
Ｎにおける信号によりイネーブル状態とされるべきでな
い場合には、高インピーダンス状態に対応する信号を供
給する。例えば、バッファ１５の出力ドライバは能動的
プシュプル型のものである場合には、ディスエーブルさ
れた状態において、入力段２４はプルアップ装置とプル
ダウン装置の両方をターンオフさせる信号を供給する。
【００２３】入力段２４の相補的出力は、従来のスリュ
ーレート制御ブロック２６へ送給され、該ブロック２６
は、更に、端子Ｓにおける制御信号に応答して入力段２
４によって発生される制御信号ＳＣＴＲＬを受取る。ス
リューレート制御ブロック２６は、電力散逸及びノイズ
に関連してバッファ１５のスイッチング速度を最適化さ
せるような態様で、出力バッファトランジスタへ印加す
るための複数個のプシュプル制御信号を発生する。この
機能及びスリューレート制御ブロック２６は当該技術分
野において公知のものであり、例えばエスジーエス−ト
ムソンマイクロエレクトロニクスインコーポレイテッド
によって製造販売されているＡＳＩＣ用のＡＳＩＣセル
ＢＤ４ＴＲにおいて使用されている。スリューレート制
御ブロックの出力はｉラインＰＵとｊラインＰＤとを有
しており、その各々は出力ドライバ２８へ接続されてい
る。
【００２４】出力ドライバ２８は、好適には、プシュプ
ル型のものである。所望の出力波形の大きな駆動電流を
与えるために、出力ドライバ２８はｉ個のプルアップト
ランジスタ（又は並列プルアップトランジスタのセッ
ト）を有しており、その各々はスリューレート制御ブロ
ック２６からのｉ個のラインＰＵのうちの一つを受取
り、且つｊ個のプルダウントランジスタの各々はスリュ
ーレート制御ブロック２６からのｊ個のラインＰＤのう
ちの一つを受取る。バッファ１５の出力ドライバ側が端
子ＥＮにおける信号によりイネーブル状態とされると、
ラインＰＵ又はラインＰＤの何れかが、駆動されるべき
データ状態に依存して、場合によっては、所望とされる
特定の出力波形に依存して、ｉ個のラインＰＵ又はｊ個
のラインＰＤの間のタイミングで、それらの活性状態に
設定される。プシュプル出力ドライバ２８の出力はそれ
に接続されているシステムバスのライン（例えば、バス
ラインＢＵＳn ）へ送給するために端子ＰＡＤへ供給さ
れる。
【００２５】バッファ１５のレシーバ側においては、端
子ＰＡＤが直列抵抗２３を介してラインＩＯＥＸＴへ結
合されており、ダイオード２５及び２７がそれに接続さ
れている。直列抵抗２３及びダイオード２５，２７は、
レシーバ２０の静電放電保護のために設けられており、
それはバッファ１５のレシーバ側において何ら能動的な
機能を有するものではない。ラインＩＯＥＸＴはレシー
バ２０の入力へ接続されており、レシーバ２０は端子Ｉ
ＯＩＮＴにおける出力を、従来のバッファ４ａ，４ｂに
関して上述したのと同一の態様で、バッファ１５を組込
んだ集積回路の内部ノードへ供給する。
【００２６】動作について説明すると、バッファ１５の
出力ドライバ側が端子ＥＮにおける信号によってイネー
ブル状態とされると、出力ドライバ２８により駆動され
るデータ状態がシステムバスのラインに対して外部端子
ＰＡＤへ供給され、且つ更に集積回路内へ送給するため
にラインＩＯＥＸＴを介してレシーバ２０へ供給され
る。バッファ１５の出力ドライバ側が端子ＥＮにおける
信号によってイネーブル状態とされず、従って出力ドラ
イバ２８の出力が高インピーダンス状態にある場合に
は、バスラインＢＵＳn の論理状態がレシーバ２０によ
って受取られ且つ端子ＩＯＩＮＴへ送給される。
【００２７】次に、図４を参照して、本発明の好適実施
例に基づいて構成されたレシーバ２０の構成について詳
細に説明する。特に、バスラインＢＵＳn が高インピー
ダンス状態にある場合についての動作に関して詳細に説
明する。尚、上述した従来のレシーバ４ａ，４ｂにおけ
るものと同一のレシーバ２０における要素には同一の参
照番号を付してある。
【００２８】上述した従来のレシーバの場合における如
く、レシーバ２０は、ゲートをノードＩＯＥＸＴに共通
接続したトランジスタ６ｐ，６ｎからなる第一ＣＭＯＳ
インバータを有している。トランジスタ６ｐ，６ｎのド
レインはトランジスタ１０ｐ，１０ｎのゲートへ共通接
続されており、トランジスタ１０ｐ，１０ｎもＣＭＯＳ
インバータ形態に構成されており、且つそれらのドレイ
ンはノードＩＯＩＮＴへ共通接続されている。トランジ
スタ１０ｐ，１０ｎによりノードＩＯＩＮＴ上へ駆動さ
れるデータ状態のラッチングは、トランジスタ８ｐ，８
ｎにより保持され、これらのトランジスタのゲートはノ
ードＩＯＩＮＴへ共通接続されており且つそれらのドレ
インはトランジスタ１０ｐ，１０ｎのゲートへ共通接続
されている。
【００２９】バスキープ即ちバスを維持する機能を実施
するためには、本発明のこの実施例によるレシーバ２０
が、Ｐチャンネルトランジスタ２２ｐとＮチャンネルト
ランジスタ２２ｎとにより構成される別のＣＭＯＳイン
バータを有している。トランジスタ２２ｐ，２２ｎの各
々は、レシーバ２０内のその他のトランジスタ６，８，
１０と比較し、且つ出力ドライバ２８などの従来の出力
ドライバにおけるトランジスタとも比較して、弱い駆動
特性を有し且つ「オン」状態において比較的高いソース
／ドレイン抵抗を有するように構成されている。例え
ば、０．８μｍの程度のチャンネル長さを有すると共に
５０乃至１５０μｍの程度のチャンネル幅を有すること
が可能であり、且つＰチャンネルトランジスタ６ｐ，１
０ｐは０．８μｍの程度のチャンネル長さを有すること
が可能であり且つ７５乃至１５０μｍの程度のチャンネ
ル幅を有することが可能であり、従って端子ＩＯＥＸＴ
における状態変化に応答してのノードＩＯＩＮＴのスイ
ッチング動作は迅速なものである。ラッチトランジスタ
８ｐ，８ｎは、通常、トランジスタ６，１０と同一のチ
ャンネル長を有するものであるが、そのチャンネル幅は
減少されており、従ってラッチング機能は発生するがそ
れは容易に打ち負かされるものである。例えば、トラン
ジスタ８ｐのチャンネル幅は３０μｍの程度とすること
が可能であり且つトランジスタ８ｎのチャンネル幅は２
５μｍの程度とすることが可能である。レシーバ２０の
バスキーパ部分におけるＰチャンネルトランジスタ２２
ｐは、レシーバ２０の駆動及びラッチング機能部におけ
る他方のＰチャンネルトランジスタよりも著しく低いＷ
／Ｌ比を有している。例えば、Ｐチャンネルトランジス
タ２２ｐは、６μｍの程度のチャンネル長と３．４μｍ
の程度のチャンネル幅とを有することが可能であり、そ
の結果、トランジスタ２２ｐのＷ／Ｌ比は０．５６の程
度であり、一方Ｐチャンネルトランジスタ６ｐ，８ｐ，
１０ｐのＷ／Ｌ比は２５乃至２００の範囲内である。同
様に、Ｎチャンネルトランジスタ２２ｎも著しく低いＷ
／Ｌ比を有している。例えば、トランジスタ２２ｎは、
５μｍの程度のチャンネル長を有し且つ２μｍの程度の
チャンネル幅を有することが可能であり、その結果その
Ｗ／Ｌ比は０．４の程度であり、一方トランジスタ６
ｎ，８ｎ，１０ｎのＷ／Ｌ比は３０の程度から２００の
程度の範囲内である。
【００３０】トランジスタ２２ｎ，２２ｐの相対的駆動
能力は、典型的な出力装置のものと比較してもより弱い
ものとされている。一例として示すと、例えばエスジー
エス−トムソンマイクロエレクトロニクスインコーポレ
イテッドにより製造販売されているＡＳＩＣ用のＡＳＩ
ＣセルＢＤ４ＴＲにおけるような典型的な出力ドライバ
２８は、二つのグループの共通的に制御される並列状態
のＮチャンネルプルアップトランジスタ（即ち、図３に
おいてｉ＝２）と８個の個別的に制御される並列状態に
あるＮチャンネルプルダウントランジスタ（即ち、図３
の場合におけるｊ＝８）とを有しており、各トランジス
タは１００又はそれ以上の程度のＷ／Ｌ比を有してい
る。従って、トランジスタ２２の駆動は、典型的な出力
ドライバにおける単一のトランジスタのものよりも著し
く弱いものであり、それは並列接続された８個のトラン
ジスタよりはなおさら弱いものである。以下に説明する
如く、このことは、幾つかのレシーバ２０が結合された
場合であっても、典型的な出力ドライバが容易にノード
ＩＯＥＸＴの状態をスイッチさせることを可能としてい
る。
【００３１】更に、トランジスタ２２ｐ，２２ｎのチャ
ンネル長が長いために、オン状態にある場合のそれらの
ソース／ドレイン抵抗は極めて顕著なものであり、例え
ば、上述した如くに構成されたトランジスタ２２ｐ，２
２ｎの「オン」抵抗は２５乃至５０ｋΩの程度である。
【００３２】製造における適合性のためには、長いチャ
ンネル長と低いＷ／Ｌ比を有するトランジスタ２２ｐ，
２２ｎの上述した構成は好適なものである。この構成に
よれば、他の全ての特徴（例えば、ソース／ドレインド
ーピング、スレッシュホールド調節注入など）を同一の
状態に維持したまま、単にトランジスタのレイアウトの
みによって弱い駆動能力とソース／ドレイン「オン」抵
抗とが得られる。一方、本発明によれば、トランジスタ
２２をレシーバ２０内のその他のトランジスタと同様の
チャンネル長及びＷ／Ｌ特性でもって製造するが、更
に、ノードＩＯＥＸＴとそれぞれのバイアス電圧との間
に各トランジスタ２２のソース／ドレイン経路と直列し
て直列抵抗（拡散又はポリシリコン）を設けることによ
って、弱い駆動及び高い「オン」抵抗の同一の効果を得
ることが可能である。従って、当業者にとって、本発明
の記載を元にすれば本発明の技術的範囲を逸脱すること
なしにその他の変形例を構成することは自明なことであ
る。
【００３３】本発明の好適実施例に基づくレシーバ２０
の動作について詳細に説明する。その場合に、ノードＩ
ＯＥＸＴがバッファ１５内の出力ドライバ２８によるか
又はバスラインＢＵＳn へ結合されている別の集積回路
内の同様の出力ドライバによりデータ状態へ駆動される
状態から開始する。ノードＩＯＥＸＴが駆動されると、
トランジスタ２２ｐ，２２ｎは駆動されたデータ状態を
補強する。例えば、ノードＩＯＥＸＴが高論理レベルへ
駆動されると、トランジスタ６ｎはターンオンされ且つ
トランジスタ６ｐはターンオフされ、その結果トランジ
スタ６ｐ，６ｎのドレインは接地へプルされる。このト
ランジスタ６のドレインにおける低レベルは、トランジ
スタ２２ｐをターンオンさせ且つトランジスタ２２ｎを
ターンオフさせ、従ってトランジスタ２２のドレインは
Ｖccへプルされ、ノードＩＯＥＸＴにおける外部的に駆
動された高論理レベルを補強する。同様に、ノードＩＯ
ＥＸＴが出力ドライバ２８によるか又はバスラインＢＵ
Ｓn 上の別の出力ドライバにより低レベルへ駆動される
と、トランジスタ６ｐ及び２２ｎがオン状態となり、ト
ランジスタ６ｎ及び２２ｐがオフ状態となり、ノードＩ
ＯＥＸＴにおける低論理レベルを補強する。
【００３４】何れの場合においても、レシーバ２０のノ
ードＩＯＥＸＴにおいて駆動される状態は、対向するト
ランジスタ２２をターンオフさせ、且つ補強用のトラン
ジスタ２２をターンオンさせる。従って、バスラインＢ
ＵＳn が何れかの論理状態へ駆動される場合には、何れ
かのトランジスタを介してＤＣ電流が流されることはな
い。
【００３５】前にバスラインＢＵＳn を駆動するものを
包含して全ての出力ドライバが高インピーダンス状態と
された時にバスラインＢＵＳn が解放状態とされる。こ
のことは、レシーバ２０におけるノードＩＯＥＸＴが最
早外部的に駆動されたものとさせることはなく、トラン
ジスタ６，２２のラッチ構成がノードＩＯＥＸＴにおけ
る前のデータ状態を保持する。例えば、ノードＩＯＥＸ
Ｔが高論理レベルへ駆動され次いで解放状態とされる
と、ＩＯＥＸＴが反対の即ち対向する低論理レベルへ駆
動される時まで、トランジスタ６ｎ及び２２ｐはオン状
態を保持し且つトランジスタ６ｐ及び２２ｎはオフ状態
を保持する。逆に、トランジスタ６，２２のラッチは、
それが低状態へ駆動され次いで解放状態とされた後は、
ノードＩＯＥＸＴにおいて低論理レベルを保持する。
【００３６】このノードＩＯＥＸＴ、及びバスラインＢ
ＵＳn をその前の駆動された論理レベルに保持するトラ
ンジスタ２２の「キープ」動作は、トランジスタ６，２
２のＣＭＯＳラッチ構成のためにほとんどＤＣ電流を必
要とすることはない。更に、トランジスタ２２の同一の
ものがバスラインＢＵＳn が解放状態とされた後にオン
状態を保持するものであるから、このキープ機能を実施
するために何らスイッチングパワー（電力）が必要とさ
れることはない。その結果、ノードＩＯＥＸＴ及びそれ
に接続されているバスラインＢＵＳn の状態を維持する
場合にレシーバ２０により引出されるＤＣ電流は、「オ
フ」状態にあるトランジスタを介してのソース／ドレイ
ンリーク電流に過ぎず、この様なリーク電流は現在のＭ
ＯＳトランジスタの場合には極めて低いものである。
【００３７】勿論、バスラインＢＵＳn は、通常、その
トライステート条件とされた後のある時点において一方
の論理レベルへ駆動される。このバスラインＢＵＳn の
駆動は、異なった出力ドライバか、又は、最も最近にイ
ネーブル状態とされた同一の出力ドライバによる場合が
ある。次の駆動されるレベルが前のレベルと同一のもの
である場合には、トランジスタ６，２２の状態は同一の
状態でありほとんど電力散逸が発生することはない。
【００３８】次の駆動されるレベルがノードＩＯＥＸＴ
において維持されている状態と反対の状態である場合に
は、バスラインＢＵＳn を駆動する出力ドライバは、新
たなデータを送給するためには、オン状態にあるトラン
ジスタ２２のうちの一つの駆動に打ち勝たねばならな
い。しかしながら、上述した如く、トランジスタ２２の
駆動能力は比較的弱いものであり、従って、通常の出力
ドライバ回路は、幾つかのレシーバ２０が全て同一のバ
スラインＢＵＳn へ接続されている場合であっても、ス
イッチング性能を著しく劣化させることなしに、トラン
ジスタ６を介してトランジスタ２２の状態を容易にスイ
ッチさせることが可能である。更に、上述した如く、
「オン」状態にあるトランジスタ２２のソース／ドレイ
ン抵抗は比較的高いものであり、例えば２５乃至５０ｋ
Ωの程度である。その結果、トランジスタ２２を次のデ
ータ状態へスイッチングさせる場合に散逸されるパワー
は比較的小さいものである。
【００３９】従って、本発明は、従来技術と比較して著
しい利点を提供している。本発明に基づいて構成される
レシーバは、バスラインを最後の駆動されたレベルに保
持することにより、トライステート状態とすることの可
能なバスラインがフローティングすることを防止してい
る。この機能は、極めて低いＤＣ電流を必要とするに過
ぎない態様で得られており、この様な電流は、ＭＯＳト
ランジスタが「オフ」状態にある場合のソース／ドレイ
ンリーク電流であるに過ぎない。このキープ機能は、
又、比較的弱い駆動能力を有する装置により与えられる
ものであり、従ってバスラインのトライステートの後に
反対のデータ状態とさせることは、典型的な出力ドライ
バにより行なうことが可能であり、その場合に著しい性
能の劣化が発生することはない。従って、本発明は、例
えばバッテリにより駆動されるような低パワーシステム
において特に重要な態様で、且つ従来の集積回路製造技
術と適合性を有する態様でシステムバス制御を提供して
いる。
【００４０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 バスをベースとしたアーキテクチャにおいて
構成された従来の電子システムを示した概略ブロック
図。
【図２ａ】 バス制御装置を具備する従来のレシーバの
一例を示した概略図。
【図２ｂ】 バス制御装置を具備する従来のレシーバの
別の例を示した概略図。
【図３】 本発明の一実施例に基づいて構成されたレシ
ーバを組込んだ双方向ドライバ／レシーバ回路を示した
概略ブロック図。
【図４】 本発明の好適実施例に基づいて構成されたレ
シーバを示した概略図。
【符号の説明】
１５ 双方向入力／出力バッファ ２０ レシーバ ２４ 入力段 ２６ スリューレート制御ブロック ２８ 出力ドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/10 8020−5Ｋ Ｈ０４Ｌ 13/00 ３０９ Ｚ (72)発明者 チャールズ ワゴナー アメリカ合衆国， テキサス 75080， リチャードソン， フォーレスト グロー ブ 2810 (72)発明者 リチャード ブルンバーグ アメリカ合衆国， テキサス 75075， プラノー， パインハースト コート 3632 (72)発明者 ゲイリー コルツァー アメリカ合衆国， テキサス 77388， スプリング， フォーレスト エルムズ ドライブ 18406

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 レシーバ回路において、 トライステートバスラインへ結合するための入力ノー
    ド、 出力ノード、 前記入力ノードへ結合した入力と前記出力ノードへ結合
    した出力とを具備するインバータ、 前記入力ノードと第一バイアス電圧との間に結合された
    導通経路を具備すると共に制御端子を具備する第一トラ
    ンジスタ、 前記入力ノードと第二バイアス電圧との間に結合された
    導通経路を具備すると共に制御端子を具備する第二トラ
    ンジスタ、 を有しており、前記第一及び第二トランジスタの制御端
    子が、前記入力ノードにおける論理レベルが前記第一バ
    イアス電圧に対応することに応答して前記第一トランジ
    スタがオンであり且つ前記第二トランジスタがオフであ
    り且つ前記入力ノードにおける論理レベルが前記第二バ
    イアス電圧に対応することに応答して前記第二トランジ
    スタがオンであり且つ前記第一トランジスタがオフであ
    るような態様で前記インバータの出力へ結合されてお
    り、且つ前記第一及び第二トランジスタが前記インバー
    タよりも著しく弱い駆動特性を有していることを特徴と
    するレシーバ回路。
  2. 【請求項２】 請求項１において、前記第一及び第二ト
    ランジスタが電界効果トランジスタであることを特徴と
    するレシーバ回路。
  3. 【請求項３】 請求項２において、前記第一及び第二ト
    ランジスタがそれぞれ第一及び第二導電型であり、且つ
    それらの制御端子を前記インバータの出力へ共通接続さ
    せていることを特徴とするレシーバ回路。
  4. 【請求項４】 請求項３において、前記インバータが電
    界効果型の第一及び第二インバータトランジスタを有し
    ており、それらのソース／ドレイン経路が前記第一及び
    第二バイアス電圧の間に直列接続されており、それらの
    ゲートが前記入力ノードへ共通接続されており、且つそ
    れらのドレインが前記出力ノードへ結合されていること
    を特徴とするレシーバ回路。
  5. 【請求項５】 請求項４において、前記第一トランジス
    タの幅／長さ比が前記第一インバータトランジスタの幅
    ／長さ比よりも著しく小さく、且つ前記第二トランジス
    タの幅／長さ比が前記第二インバータトランジスタの幅
    ／長さ比よりも著しく小さいことを特徴とするレシーバ
    回路。
  6. 【請求項６】 請求項４において、前記第一トランジス
    タのソース／ドレインオン抵抗が前記第一インバータト
    ランジスタのものよりも著しく大きく、且つ前記第二ト
    ランジスタのソース／ドレインオン抵抗が前記第二イン
    バータトランジスタのものよりも著しく大きいことを特
    徴とするレシーバ回路。
  7. 【請求項７】 電子装置において、 バスライン、 前記バスラインを第一論理状態又は第二論理状態へ選択
    的に駆動し且つ高インピーダンス出力状態を有するドラ
    イバ回路、 出力ノードを有しており、入力を前記バスラインへ結合
    し且つ出力を前記出力ノードへ結合したインバータを有
    すると共に導通経路を前記バスラインと第一バイアス電
    圧との間に結合しており且つ制御端子を具備する第一ト
    ランジスタを有しており、且つ導通経路を前記バスライ
    ンと第二バイアス電圧との間に結合しており且つ制御端
    子を具備する第二トランジスタを有するレシーバ、 を有しており、前記第一及び第二バイアス電圧が前記第
    一及び第二論理状態にそれぞれ対応しており、前記第一
    及び第二トランジスタの制御端子が、前記バスラインに
    おける前記第一論理状態に応答して前記第一トランジス
    タがオンであり且つ前記第二トランジスタがオフであ
    り、且つ前記バスラインにおける前記第二論理状態に応
    答して前記第二トランジスタがオンであり且つ前記第一
    トランジスタがオフであるような態様で、前記インバー
    タの出力へ結合されており、且つ前記第一及び第二トラ
    ンジスタが前記ドライバ回路よりも著しく弱い駆動特性
    を有していることを特徴とする電子装置。
  8. 【請求項８】 請求項７において、前記第一及び第二ト
    ランジスタが電界効果トランジスタであることを特徴と
    する電子装置。
  9. 【請求項９】 請求項８において、前記第一及び第二ト
    ランジスタがそれぞれ第一及び第二導電型であり、且つ
    それらの制御端子を前記インバータの出力へ共通接続し
    ていることを特徴とする電子装置。
  10. 【請求項１０】 請求項９において、前記インバータが
    電界効果型の第一及び第二インバータトランジスタを有
    しており、該トランジスタはそれらのソース／ドレイン
    経路を前記第一及び第二バイアス電圧の間に直列接続し
    ており、それらのゲートを前記バスラインへ共通結合し
    ており、且つそれらのドレインを前記出力ノードへ結合
    しており、前記第一トランジスタのソース／ドレインオ
    ン抵抗は前記第一インバータトランジスタのものよりも
    著しく大きく、前記第二トランジスタのソース／ドレイ
    ンオン抵抗は前記第二インバータトランジスタのものよ
    りも著しく大きいことを特徴とする電子装置。
  11. 【請求項１１】 請求項９において、前記ドライバ回路
    がプシュプル型であることを特徴とする電子装置。
  12. 【請求項１２】 請求項１１において、前記ドライバ回
    路が、 電界効果型のプルアップトランジスタと、 電界効果型のプルダウントランジスタと、 を有しており、前記第一トランジスタの幅／長さ比が前
    記プルアップトランジスタの幅／長さ比よりも著しく小
    さく、且つ前記第二トランジスタの幅／長さ比が前記プ
    ルダウントランジスタの幅／長さ比よりも著しく小さい
    ことを特徴とする電子装置。
  13. 【請求項１３】 請求項７において、前記ドライバ回路
    及び前記レシーバが同一の集積回路上に配設されている
    ことを特徴とする電子装置。
  14. 【請求項１４】 請求項１３において、前記バスライン
    が前記ドライバ回路及びレシーバと同一の集積回路上に
    配設されていることを特徴とする電子装置。
  15. 【請求項１５】 第一トライステート出力ドライバ及び
    レシーバが結合されているバスラインの制御方法におい
    て、 最初に前記バスラインを前記第一出力ドライバで第一及
    び第二論理レベルのうちの選択した一つへ駆動し、 前記第一駆動ステップの後に、前記第一駆動ステップが
    前記バスラインを前記第一論理レベルへ駆動することに
    応答して前記バスラインと前記第一論理レベルに対応す
    る第一バイアス電圧との間に結合されている第一トラン
    ジスタをターンオンし、且つ前記第一駆動ステップが前
    記バスラインを前記第二論理レベルへ駆動することに応
    答して前記バスラインと前記第二論理レベルに対応する
    第二バイアス電圧との間に結合されている第二トランジ
    スタをターンオンさせることによって前記バスラインレ
    ベルを維持し、 前記維持ステップの後に前記第一出力ドライバを高イン
    ピーダンス状態に設定し、前記設定ステップの後に、前
    記維持ステップにおいてターンオンされた前記第一又は
    第二トランジスタの状態を保持する、 上記各ステップを有しており、前記第一及び第二トラン
    ジスタが前記第一出力ドライバよりも著しく弱い駆動特
    性を有していることを特徴とする方法。
  16. 【請求項１６】 請求項１５において、更に、前記保持
    ステップの後に、前記バスラインを前記第一駆動ステッ
    プにおいて駆動されたものから反対の論理レベルへ駆動
    するステップを有することを特徴とする方法。
  17. 【請求項１７】 請求項１５において、前記第一及び第
    二トランジスタが電界効果型のものであり、且つ互いに
    反対の導電型を有することを特徴とする方法。
  18. 【請求項１８】 請求項１５において、更に、前記保持
    ステップの後に、前記バスラインをそれに結合された第
    二出力ドライバで駆動し、前記第一出力ドライバが前記
    高インピーダンス状態に止どまることを特徴とする方
    法。
JP5105563A 1992-05-06 1993-05-06 バスキーパ特徴を有するレシーバ回路 Pending JPH0685653A (ja)

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US5532630A (en) 1996-07-02

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