JPH05227010A - フローティングウェルｃｍｏｓ出力ドライバ - Google Patents
フローティングウェルｃｍｏｓ出力ドライバInfo
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- JPH05227010A JPH05227010A JP4165651A JP16565192A JPH05227010A JP H05227010 A JPH05227010 A JP H05227010A JP 4165651 A JP4165651 A JP 4165651A JP 16565192 A JP16565192 A JP 16565192A JP H05227010 A JPH05227010 A JP H05227010A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】 （修正有）
【目的】 異なるボルトで作動するよう設計されたチッ
プ同士を簡単にインタフェースさせること。 【構成】 ＶＯ−ＶＰがその閾電圧を超えた時にトラン
ジスタＱ１がオンになる問題を解決するためにＶＦＧフ
ローティングゲート回路が提供される。ＶＯがバイアス
電圧Ｖｄｄ以下であれば、ＶＦＧ電圧はＶＰとなろう。
しかし、ＶＯがＶｄｄを上回ると、ＶＦＧ電圧はＶＯに
追従してＶＯと等しくなる。このように、ＶＦＧ回路は
ＶＯが３．３ボルト以上の論理１である時にトランジス
タＱ１がオンになることを妨ぐ。同様に、トランジスタ
Ｑ１の寄生ダイオードの前傾斜の問題を解決するため
に、ＶＦＷフローティングウェル回路を提供する。ＶＯ
がＶｄｄ以下の時は、ＶＦＷの電圧はＶｄｄと等しい。
しかし、ＶＯがＶｄｄを上回ると、ＶＦＷはＶＯに追従
してＶＯに等しくなる。ＶＦＷ回路はＶＯがＶｄｄを上
回る論理１である時にトランジスタＱ１の寄生ダイオー
ドが前傾斜するのを防ぐ。
プ同士を簡単にインタフェースさせること。 【構成】 ＶＯ−ＶＰがその閾電圧を超えた時にトラン
ジスタＱ１がオンになる問題を解決するためにＶＦＧフ
ローティングゲート回路が提供される。ＶＯがバイアス
電圧Ｖｄｄ以下であれば、ＶＦＧ電圧はＶＰとなろう。
しかし、ＶＯがＶｄｄを上回ると、ＶＦＧ電圧はＶＯに
追従してＶＯと等しくなる。このように、ＶＦＧ回路は
ＶＯが３．３ボルト以上の論理１である時にトランジス
タＱ１がオンになることを妨ぐ。同様に、トランジスタ
Ｑ１の寄生ダイオードの前傾斜の問題を解決するため
に、ＶＦＷフローティングウェル回路を提供する。ＶＯ
がＶｄｄ以下の時は、ＶＦＷの電圧はＶｄｄと等しい。
しかし、ＶＯがＶｄｄを上回ると、ＶＦＷはＶＯに追従
してＶＯに等しくなる。ＶＦＷ回路はＶＯがＶｄｄを上
回る論理１である時にトランジスタＱ１の寄生ダイオー
ドが前傾斜するのを防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は通常は５ボルト以下の電
圧で作動するが、特定の環境下では５ボルトの電力供給
で作動する装置とインタフェースする集積回路の製造方
法に関する。本発明は５ボルトの電圧を使用する装置と
共に作動し得るフローティングウェル出力ドライバに関
する。特に、本発明は活動状態では3.3ボルトで駆動
し、不活動状態では5.5ボルトまで耐えられるＣＭＯＳ
２方向出力ステージに関する。
圧で作動するが、特定の環境下では５ボルトの電力供給
で作動する装置とインタフェースする集積回路の製造方
法に関する。本発明は５ボルトの電圧を使用する装置と
共に作動し得るフローティングウェル出力ドライバに関
する。特に、本発明は活動状態では3.3ボルトで駆動
し、不活動状態では5.5ボルトまで耐えられるＣＭＯＳ
２方向出力ステージに関する。
【０００２】
【従来の技術】相補型金属酸化膜半導体（ＣＭＯＳ）の
急激な小型化に伴い、供給電圧は低下し、ますます小型
化される装置の大きさに対する電圧差による悪影響も減
少してきた。
急激な小型化に伴い、供給電圧は低下し、ますます小型
化される装置の大きさに対する電圧差による悪影響も減
少してきた。
【０００３】
【発明が解決しようとする課題】しかし、公称電圧を５
ボルトから3.3ボルトへ低下させるという作業は全ての
製造業者の間で同時に行なわれたわけではない。また、
他の半導体装置に接続される全ての装置にこの電圧低下
が行われているわけでもない。このため、3.3ボルトで
作動するよう設計された超大型集積（ＶＬＳＩ）チップ
は５ボルトで作動する別のチップとインタフェースさせ
る必要がある。
ボルトから3.3ボルトへ低下させるという作業は全ての
製造業者の間で同時に行なわれたわけではない。また、
他の半導体装置に接続される全ての装置にこの電圧低下
が行われているわけでもない。このため、3.3ボルトで
作動するよう設計された超大型集積（ＶＬＳＩ）チップ
は５ボルトで作動する別のチップとインタフェースさせ
る必要がある。
【０００４】インタフェースを正しく行うためには、3.
3ボルトで作動するよう設計された装置での悪影響を避
けるための特別な回路或いは装置が必要である。集積回
路のための入出力回路で高い電圧に耐えられる装置を作
るのに必要な余分な工程のために余計な費用がかかると
いう問題がある。
3ボルトで作動するよう設計された装置での悪影響を避
けるための特別な回路或いは装置が必要である。集積回
路のための入出力回路で高い電圧に耐えられる装置を作
るのに必要な余分な工程のために余計な費用がかかると
いう問題がある。
【０００５】図１は典型的な相補型金属酸化膜半導体
（ＣＭＯＳ）出力ドライバを示すものである。この出力
ドライバは２つのトランジスタ、即ち、プルアップトラ
ンジスタQ1及びプルダウントランジスタQ2よりなる。両
トランジスタQ1及びQ2はデータ及び駆動信号を入力する
プレドライバにより作動する。プレドライバ回路はチッ
プ装置幅（約数ミクロ）からオフチップ装置幅（約千ミ
クロ）を計測するものである。プレドライバ回路はVPを
上げてトランジスタQ1を遮断したり、Vnを下げてトラン
ジスタQ2を遮断するための駆動信号を入力する論理も備
えている。ここではVPは正論理入力を、またVnは負論理
入力を示すものとする。
（ＣＭＯＳ）出力ドライバを示すものである。この出力
ドライバは２つのトランジスタ、即ち、プルアップトラ
ンジスタQ1及びプルダウントランジスタQ2よりなる。両
トランジスタQ1及びQ2はデータ及び駆動信号を入力する
プレドライバにより作動する。プレドライバ回路はチッ
プ装置幅（約数ミクロ）からオフチップ装置幅（約千ミ
クロ）を計測するものである。プレドライバ回路はVPを
上げてトランジスタQ1を遮断したり、Vnを下げてトラン
ジスタQ2を遮断するための駆動信号を入力する論理も備
えている。ここではVPは正論理入力を、またVnは負論理
入力を示すものとする。
【０００６】トランジスタQ1及びQ2はオフチップを作動
する電流を供給する大型トランジスタである。両トラン
ジスタQ1及びQ2が機能抑止状態である場合、出力VOは０
（ゼロ）ボルトから3.3ボルトの間の自由な値である（V
P＝3.3ボルト、Vn＝0.0ボルト) 。しかし、出力ドライ
バが５ボルトの論理１で作動する回路に結合された場
合、VOは3.3ボルト以上になろうとする。これにより３
つの問題が生じる（順序に意味はない）。第１の問題
は、｜VO-V P｜≧｜Vtp｜（ＰＭＯＳ装置の閾電圧）の
ためトランジスタQ1がオンにならないことである。第２
の問題はトランジスタQ1のドレインとウェル間の寄生電
圧が前傾斜となることである。最後の問題は、トランジ
スタQ2の電圧がVO−Vn≧3.3ボルトとVO−Vn≧3.3ボルト
の両方となることである。
する電流を供給する大型トランジスタである。両トラン
ジスタQ1及びQ2が機能抑止状態である場合、出力VOは０
（ゼロ）ボルトから3.3ボルトの間の自由な値である（V
P＝3.3ボルト、Vn＝0.0ボルト) 。しかし、出力ドライ
バが５ボルトの論理１で作動する回路に結合された場
合、VOは3.3ボルト以上になろうとする。これにより３
つの問題が生じる（順序に意味はない）。第１の問題
は、｜VO-V P｜≧｜Vtp｜（ＰＭＯＳ装置の閾電圧）の
ためトランジスタQ1がオンにならないことである。第２
の問題はトランジスタQ1のドレインとウェル間の寄生電
圧が前傾斜となることである。最後の問題は、トランジ
スタQ2の電圧がVO−Vn≧3.3ボルトとVO−Vn≧3.3ボルト
の両方となることである。
【０００７】この最後の問題（トランジスタQ2の電圧に
関する問題）は一般には図２に示されるようにカスケー
ドトランジスタQ3を加えることにより解決される。トラ
ンジスタQ3及びQ2の大きさを適切に設定することによ
り、これらトランジスタQ3及びQ2のいずれもが過剰電圧
に晒されないように電圧VCを制御することができる。し
かし、トランジスタQ3を加えても最初の２つの問題は解
決されない。
関する問題）は一般には図２に示されるようにカスケー
ドトランジスタQ3を加えることにより解決される。トラ
ンジスタQ3及びQ2の大きさを適切に設定することによ
り、これらトランジスタQ3及びQ2のいずれもが過剰電圧
に晒されないように電圧VCを制御することができる。し
かし、トランジスタQ3を加えても最初の２つの問題は解
決されない。
【０００８】従って、通常は3.3ボルトの供給電圧で作
動でき、また５ボルトの供給電圧で作動する装置とも接
続できるＣＭＯＳ出力ドライバステージが以前として必
要とされる。
動でき、また５ボルトの供給電圧で作動する装置とも接
続できるＣＭＯＳ出力ドライバステージが以前として必
要とされる。
【０００９】
【課題を解決するための手段】本発明はゲート及びウェ
ルを有すると共に、第１供給端子を出力ノードに接続す
るソース−ドレイン経路を有するプルアップトランジス
タと；前記ゲートは前記回路を介して第１プッシュ−プ
ル駆動電圧に接続され、前記ウェルはウェル回路により
前記第１供給端子に接続され、ゲートを有すると共に、
第２供給端子を内部ノードに接続するソース−ドレイン
経路を有するプルダウントランジスタと；前記ゲートは
第２プッシュ−プル駆動電圧に接続され、ゲートを有す
ると共に、前記出力ノードを前記内部ノードに接続する
ソース−ドレイン経路を有するカスケードトランジスタ
と；前記ゲートは前記第１供給端子に接続され、を有す
る出力ドライバ回路であって、前記ゲート回路は前記出
力ノードの電圧を受けるベく接続された入力を有すると
共に、前記プルアップトランジスタの前記ゲートに電圧
を流し、前記出力ノードの電圧が前記第１供給端子の電
圧を超えた時に、該出力ノードの電圧を流し、前記ウェ
ル回路は前記出力ノードの電圧を受けるべく接続された
入力を有すると共に、前記プルアップトランジスタの前
記ウェルに電圧を流し、前記出力ノードの電圧が前記第
１供給端子の電圧を超えた時に、前記出力ノードの電圧
を流すことを特徴とする、出力ドライバ回路を提供する
ものである。
ルを有すると共に、第１供給端子を出力ノードに接続す
るソース−ドレイン経路を有するプルアップトランジス
タと；前記ゲートは前記回路を介して第１プッシュ−プ
ル駆動電圧に接続され、前記ウェルはウェル回路により
前記第１供給端子に接続され、ゲートを有すると共に、
第２供給端子を内部ノードに接続するソース−ドレイン
経路を有するプルダウントランジスタと；前記ゲートは
第２プッシュ−プル駆動電圧に接続され、ゲートを有す
ると共に、前記出力ノードを前記内部ノードに接続する
ソース−ドレイン経路を有するカスケードトランジスタ
と；前記ゲートは前記第１供給端子に接続され、を有す
る出力ドライバ回路であって、前記ゲート回路は前記出
力ノードの電圧を受けるベく接続された入力を有すると
共に、前記プルアップトランジスタの前記ゲートに電圧
を流し、前記出力ノードの電圧が前記第１供給端子の電
圧を超えた時に、該出力ノードの電圧を流し、前記ウェ
ル回路は前記出力ノードの電圧を受けるべく接続された
入力を有すると共に、前記プルアップトランジスタの前
記ウェルに電圧を流し、前記出力ノードの電圧が前記第
１供給端子の電圧を超えた時に、前記出力ノードの電圧
を流すことを特徴とする、出力ドライバ回路を提供する
ものである。
【００１０】本発明によれば、VO−VPがその閾電圧を超
えた時にトランジスタQ1がオンになる問題を解決するた
めに図４に示されるＶＦＧ回路が提供される。VOがバイ
アス電圧Vdd、ここでは公称電圧3.3ボルト以下であれ
ば、ＶＦＧ電圧はVPとなろう。ここで使用されるVddと
いう記号は供給端子を示す。しかし、VOがVddを上回る
と、ＶＦＧ電圧はVOに追従してVOと等しくなる。このよ
うに、ＶＦＧ回路はVOが3.3ボルト以上の論理１である
時にトランジスタQ1がオンになることを妨害するもので
ある。同様に、トランジスタQ1の寄生ダイオードの前傾
斜の問題を解決するために、本発明は図５に示されるＶ
ＦＷ回路を提供する。VOがVdd以下（VO≦Vdd）の時は、
ＶＦＷの電圧はVddと等しい。しかし、VOがVddを上回る
と、ＶＦＷはVOに追従してVOに等しくなる。このよう
に、ＶＦＷ回路はVOが3.3ボルトを上回る論理１である
時にトランジスタQ1の寄生ダイオードが前傾斜するのを
妨害する。
えた時にトランジスタQ1がオンになる問題を解決するた
めに図４に示されるＶＦＧ回路が提供される。VOがバイ
アス電圧Vdd、ここでは公称電圧3.3ボルト以下であれ
ば、ＶＦＧ電圧はVPとなろう。ここで使用されるVddと
いう記号は供給端子を示す。しかし、VOがVddを上回る
と、ＶＦＧ電圧はVOに追従してVOと等しくなる。このよ
うに、ＶＦＧ回路はVOが3.3ボルト以上の論理１である
時にトランジスタQ1がオンになることを妨害するもので
ある。同様に、トランジスタQ1の寄生ダイオードの前傾
斜の問題を解決するために、本発明は図５に示されるＶ
ＦＷ回路を提供する。VOがVdd以下（VO≦Vdd）の時は、
ＶＦＷの電圧はVddと等しい。しかし、VOがVddを上回る
と、ＶＦＷはVOに追従してVOに等しくなる。このよう
に、ＶＦＷ回路はVOが3.3ボルトを上回る論理１である
時にトランジスタQ1の寄生ダイオードが前傾斜するのを
妨害する。
【００１１】
【作用】トランジスタQ1のドレインとウェル間の寄生電
圧は前傾斜となること、及びトランジスタQ2の電圧がVO
−Vn≧3.3ボルトとVO−Vn≧3.3ボルトの両方となること
を防止することができる。
圧は前傾斜となること、及びトランジスタQ2の電圧がVO
−Vn≧3.3ボルトとVO−Vn≧3.3ボルトの両方となること
を防止することができる。
【００１２】
【実施例】図１は相補型金属酸化膜半導体（以下ＣＭＯ
Ｓと称す）出力ドライバステージを示すものである。こ
のドライバステージはデータライン及び駆動ラインを含
む１組のラインを有する。これらデータライン及び駆動
ラインは、0.0ボルトから3.3ボルトの範囲の一対の電圧
VP及びVnを発するプレドライバ回路を提供する。ドライ
バステージは更に、プルアップトランジスタQ1及びプル
ダウントランジスタQ2を備えている。トランジスタQ1は
ＰＭＯＳ装置、またトランジスタQ2はＮＭＯＳ装置であ
っても良い。これら両トランジスタが機能抑止状態であ
れば、出力VOは0ボルト及び3.3ボルト間、出力VPは3.3
ボルト、またVnは0.0ボルトである。
Ｓと称す）出力ドライバステージを示すものである。こ
のドライバステージはデータライン及び駆動ラインを含
む１組のラインを有する。これらデータライン及び駆動
ラインは、0.0ボルトから3.3ボルトの範囲の一対の電圧
VP及びVnを発するプレドライバ回路を提供する。ドライ
バステージは更に、プルアップトランジスタQ1及びプル
ダウントランジスタQ2を備えている。トランジスタQ1は
ＰＭＯＳ装置、またトランジスタQ2はＮＭＯＳ装置であ
っても良い。これら両トランジスタが機能抑止状態であ
れば、出力VOは0ボルト及び3.3ボルト間、出力VPは3.3
ボルト、またVnは0.0ボルトである。
【００１３】図３は本発明の出力ドライバステージを示
す。トランジスタQ1の好ましくないオンを避けるため
に、この出力ドライバステージは図４に示されるＶＦＧ
回路を有する。ＶＦＧとは「フローティングゲート」の
ことである。また、トランジスタQ1のドレインとウェル
間の寄生ダイオードの好ましくない前傾斜を避けるため
に、出力ドライバステージは図５に示されるＶＦＷ回路
を備えている。ＶＦＷとは「フローティングウェル」を
意味する。
す。トランジスタQ1の好ましくないオンを避けるため
に、この出力ドライバステージは図４に示されるＶＦＧ
回路を有する。ＶＦＧとは「フローティングゲート」の
ことである。また、トランジスタQ1のドレインとウェル
間の寄生ダイオードの好ましくない前傾斜を避けるため
に、出力ドライバステージは図５に示されるＶＦＷ回路
を備えている。ＶＦＷとは「フローティングウェル」を
意味する。
【００１４】当業者であれば、トランジスタのソースと
ドレインに物理的な違いのないことは分かるであろうた
め、この物理的構造を説明するために、ここではこれら
をソース−ドレイン経路と称する。図４に示すＶＦＧ回
路では、VO≦Vddの時にトランジスタQ8は遮断され、Ｖ
ＦＧはVPとなる。この場合、VPがトランジスタQ1に送ら
れ、出力ドライバは従来の方法で作動する。また、VOが
Vdd未満（VO＞Vdd）の場合には、トランジスタQ8は導通
し、ＶＦＧはVOと等しくなる。同様に、図５に示される
回路では、VOがVdd以下（VO≦Vddであれば、ＶＦＷはVd
dと等しく、またVOがVddを上回る（VO＞Vdd）場合に
は、ＶＦＷはVOと等しい。ＶＦＷ信号はトランジスタQ7
及びQ8にウェル電圧を供給するためにＶＦＧ回路で使用
される。
ドレインに物理的な違いのないことは分かるであろうた
め、この物理的構造を説明するために、ここではこれら
をソース−ドレイン経路と称する。図４に示すＶＦＧ回
路では、VO≦Vddの時にトランジスタQ8は遮断され、Ｖ
ＦＧはVPとなる。この場合、VPがトランジスタQ1に送ら
れ、出力ドライバは従来の方法で作動する。また、VOが
Vdd未満（VO＞Vdd）の場合には、トランジスタQ8は導通
し、ＶＦＧはVOと等しくなる。同様に、図５に示される
回路では、VOがVdd以下（VO≦Vddであれば、ＶＦＷはVd
dと等しく、またVOがVddを上回る（VO＞Vdd）場合に
は、ＶＦＷはVOと等しい。ＶＦＷ信号はトランジスタQ7
及びQ8にウェル電圧を供給するためにＶＦＧ回路で使用
される。
【００１５】VPが低い場合（0ボルト) 、出力ドライバ
ステージは高いVO（3.3ボルト）を駆動する。VPが0ボル
トの場合、トランジスタQ6は導通し、ＶＦＧ信号は0ボ
ルトにされる。これらの状況下では、VOは3.3ボルトに
駆動され、したがってトランジスタQ7及びQ8は遮断され
る。VPが高い場合（3.3ボルト）、出力は出力ドライバ
ステージ以外の条件により０から５ボルトの範囲のいず
れかの電圧に駆動される。これらの条件は主に以下の３
つの場合がある。
ステージは高いVO（3.3ボルト）を駆動する。VPが0ボル
トの場合、トランジスタQ6は導通し、ＶＦＧ信号は0ボ
ルトにされる。これらの状況下では、VOは3.3ボルトに
駆動され、したがってトランジスタQ7及びQ8は遮断され
る。VPが高い場合（3.3ボルト）、出力は出力ドライバ
ステージ以外の条件により０から５ボルトの範囲のいず
れかの電圧に駆動される。これらの条件は主に以下の３
つの場合がある。
【００１６】（１）VO＝０ボルト この場合、ＰＭＯＳ装置Q7は導通し、3.3ボルトであるV
PにＶＦＧを接続する。その各端子の電圧が3.3ボルトで
あるため、ＮＭＯＳ装置Q6は遮断される。またＰＭＯＳ
装置Q8も遮断される。
PにＶＦＧを接続する。その各端子の電圧が3.3ボルトで
あるため、ＮＭＯＳ装置Q6は遮断される。またＰＭＯＳ
装置Q8も遮断される。
【００１７】（２）VO＝3.3ボルト この場合、ＰＭＯＳ装置Q7及びQ8は遮断される。ＮＭＯ
Ｓ装置は導通される。ＶＦＧ＝VP−Vt＝3.3ボルト−Vt
となる迄導通する。従って、ＶＦＧに制御される出力Ｐ
ＭＯＳトランジスタQ1（図３参照）は僅かなものであ
る。しかし、トランジスタQ1は3.3ボルトのVddに接続さ
れ、このため電流は流れない。VOが3.3ボルトより僅か
に低ければ、Q7は導通し、ＶＦＧを3.3ボルトのVPに引
き上げる。またVOが3.3ボルトより僅かに大きい場合、Q
8は導通され、ＶＦＧをVOまで引き上げる。
Ｓ装置は導通される。ＶＦＧ＝VP−Vt＝3.3ボルト−Vt
となる迄導通する。従って、ＶＦＧに制御される出力Ｐ
ＭＯＳトランジスタQ1（図３参照）は僅かなものであ
る。しかし、トランジスタQ1は3.3ボルトのVddに接続さ
れ、このため電流は流れない。VOが3.3ボルトより僅か
に低ければ、Q7は導通し、ＶＦＧを3.3ボルトのVPに引
き上げる。またVOが3.3ボルトより僅かに大きい場合、Q
8は導通され、ＶＦＧをVOまで引き上げる。
【００１８】（３）VO＝5.0ボルト この場合、ＰＭＯＳトランジスタQ8は5.0ボルトのVOに
ＶＦＧを接続する。Q7及びQ6は遮断される。図５は幾つ
かの面ではＶＦＧ回路と類似したＶＦＷ回路の好適な実
施例を示すものである。図４のＶＦＧ回路と図５のＶＦ
Ｗ回路との違いは主に、ＰＭＯＳトランジスタQ9及びQ1
1 に関連するものである。ＰＭＯＳトランジスタQ12 及
びQ10 は図４のＶＦＧ回路のそれぞれQ8及びQ7と直接対
応している。
ＶＦＧを接続する。Q7及びQ6は遮断される。図５は幾つ
かの面ではＶＦＧ回路と類似したＶＦＷ回路の好適な実
施例を示すものである。図４のＶＦＧ回路と図５のＶＦ
Ｗ回路との違いは主に、ＰＭＯＳトランジスタQ9及びQ1
1 に関連するものである。ＰＭＯＳトランジスタQ12 及
びQ10 は図４のＶＦＧ回路のそれぞれQ8及びQ7と直接対
応している。
【００１９】全てのＭＯＳ装置はそれらのソース−ドレ
インと下の基板或いはウェルとの間の関連する寄生ダイ
オードを有している。ＶＦＷ構造の目的はこれらのダイ
オードの導通を避けることである。これは、これらのダ
イオードの電流がラッチアップを駆動したり、或いは少
なくとも、大きな寄生電流を流すことができるためであ
る。
インと下の基板或いはウェルとの間の関連する寄生ダイ
オードを有している。ＶＦＷ構造の目的はこれらのダイ
オードの導通を避けることである。これは、これらのダ
イオードの電流がラッチアップを駆動したり、或いは少
なくとも、大きな寄生電流を流すことができるためであ
る。
【００２０】VO＝Vdd＝3.3ボルトである場合を想定す
る。この場合、Q9及びQ11 は寄生ドレインダイオードの
前傾斜の導通と略同じであるVO−VtまでＶＦＷを引き上
げる。Q10 及びQ12 は遮断される。VOが5.0ボルトまで
上昇した場合、Q11 及びQ12に関連するダイオードが導
通する危険性がある。ＶＦＷをVOと並列に変化されるた
めに必要な電流を供給するのがQ11 及びQ12 の目的であ
る。Q11 はＶＦＷにより与えられる僅かなゲートのバイ
アスのため最初は最も有効である（約3.9ボルト）。Ｍ
ＯＳＦＥＴ動作に加え、Q11 は向上されたβ1 の低V be
ラテラルＰＮＰ装置として機能する。VOが実質的にVdd
より高くなれば（即ち約3.9 ボルト）、Q12 はＶＦＷへ
の供給電流で最も有効となろう。Vddの供給自体が3.3
ボルトまで上昇した時の初期のチップ電力の上昇中に、
Q9及びQ10 はQ11 及びQ12 と類似して機能する。
る。この場合、Q9及びQ11 は寄生ドレインダイオードの
前傾斜の導通と略同じであるVO−VtまでＶＦＷを引き上
げる。Q10 及びQ12 は遮断される。VOが5.0ボルトまで
上昇した場合、Q11 及びQ12に関連するダイオードが導
通する危険性がある。ＶＦＷをVOと並列に変化されるた
めに必要な電流を供給するのがQ11 及びQ12 の目的であ
る。Q11 はＶＦＷにより与えられる僅かなゲートのバイ
アスのため最初は最も有効である（約3.9ボルト）。Ｍ
ＯＳＦＥＴ動作に加え、Q11 は向上されたβ1 の低V be
ラテラルＰＮＰ装置として機能する。VOが実質的にVdd
より高くなれば（即ち約3.9 ボルト）、Q12 はＶＦＷへ
の供給電流で最も有効となろう。Vddの供給自体が3.3
ボルトまで上昇した時の初期のチップ電力の上昇中に、
Q9及びQ10 はQ11 及びQ12 と類似して機能する。
【００２１】以上、本発明を実施例に関連させて述べて
きたが、当業者であれば本発明の多くの変形を考えつく
であろう。本願は本発明のいかなる応用或いは変形をも
カバーするものである。
きたが、当業者であれば本発明の多くの変形を考えつく
であろう。本願は本発明のいかなる応用或いは変形をも
カバーするものである。
【００２２】
【発明の効果】以上のように本発明によれば、トランジ
スタQ1のドレインとウェル間の寄生電圧は前傾斜となる
こと、及びトランジスタQ2の電圧がVO−Vn≧3.3ボルト
とVO−Vn≧3.3ボルトの両方となることを防止すること
ができる。
スタQ1のドレインとウェル間の寄生電圧は前傾斜となる
こと、及びトランジスタQ2の電圧がVO−Vn≧3.3ボルト
とVO−Vn≧3.3ボルトの両方となることを防止すること
ができる。
【図１】従来技術のＣＭＯＳ出力ドライバステージを示
す図である。
す図である。
【図２】別の従来技術のＣＭＯＳ出力ドライバステージ
を示す図である。
を示す図である。
【図３】本発明の好適な実施例による２方向ＣＭＯＳ出
力ドライバステージを示す図である。
力ドライバステージを示す図である。
【図４】本発明の好適な実施例による２方向出力ドライ
バステージの分岐回路を示す図である。
バステージの分岐回路を示す図である。
【図５】本発明の好適な実施例による更に別の２方向出
力ドライバステージの分岐回路を示す図である。
力ドライバステージの分岐回路を示す図である。
Q1 プルアップトランジスタ Q2 プルダウントランジスタ VFG フローティングゲート VFW フローティングウェル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (11)
- 【請求項１】 以下の要素a)乃至e)を備えてなるフロー
ティングウェルＣＭＯＳ出力ドライバ： a)ソース−ドレイン経路及びゲートを有するプルアップ
トランジスタと；前記ソース−ドレイン経路はその第１
端部を供給端子に、また第２端部を出力端子に接続さ
れ； b)ソース−ドレイン経路及びゲートを有するプルダウン
トランジスタと；前記プルダウントランジスタのソース
−ドレイン経路はその第１端部をアースに接続され、プ
ルダウントランジスタのゲートは負論理入力回路に接続
され、 c)ソース−ドレイン経路及びゲートを有するカスケード
トランジスタと；前記ソース−ドレイン経路は前記プル
アップトランジスタの前記第２端子と前記プルダウント
ランジスタの前記第２端子との間で直列に接続され、前
記カスケードトランジスタの前記ゲートは前記供給端子
に接続され、 d)以下のi)及びii) を有するフローティングウェル回路
と； i)各々ソース−ドレイン経路及びゲートを備える第１及
び第２トランジスタと；該第１及び第２トランジスタの
ソース−ドレイン経路は、前記供給端子の第１端部、前
記第１及び第２トランジスタのソース−ドレイン経路の
第２端部、前記第１トランジスタのゲート、及び前記プ
ルアップトランジスタのウェルに結合されたフローティ
ングウェル回路出力ノードにそれぞれ接続された前記第
１及び第２トランジスタのウェルに接続され、 ii) 各々ソース−ドレイン経路及びゲートを有する第３
及び第４トランジスタと；該第３及び第４トランジスタ
のソース−ドレイン経路の第１端部は前記出力端子に接
続され、第３及び第４トランジスタのソース−ドレイン
経路の第２端部、及び第４トランジスタのゲートは前記
フローティングウェル回路出力ノードにそれぞれ接続さ
れ、第３トランジスタのゲートは前記供給端子に接続さ
れ、 e)以下のiii)及びiiii) を有するフローティングゲート
回路と； iii)それぞれソース−ドレイン経路及びゲートを有する
第５及び第６トランジスタと；その第５及び第６トラン
ジスタの前記ソース−ドレイン経路一方の端部は正論理
入力に接続され、他方の端部は前記プルアップトランジ
スタの前記ゲートに接続されたフローティングゲート回
路出力ノードに接続され、前記第５トランジスタの前記
ゲートは前記供給端子に接続され、前記第６トランジス
タの前記ゲートは前記出力端子に接続され、前記第６ト
ランジスタの前記ウェルは前記フローティングウェル回
路出力ノードに接続され、 iiii) ソース−ドレイン経路及びゲートを有する第７ト
ランジスタと；該第７トランジスタのソース−ドレイン
経路の第１端部は前記出力端子に接続され、第７トラン
ジスタのソース−ドレイン経路の第２端部は前記フロー
ティングゲート回路出力ノードに接続され、第７トラン
ジスタの前記ゲートは前記供給端子に接続され、前記第
６トランジスタの前記ウェルは前記フローティングウェ
ル回路出力ノードに接続される。 - 【請求項２】 前記プルダウントランジスタ、カスケー
ドトランジスタ及び第５トランジスタはＮチャネルであ
り、その他のトランジスタはＰチャネルであることを特
徴とする、請求項１記載の出力ドライバ。 - 【請求項３】 ゲート及びウェルを有すると共に、第１
供給端子を出力ノードに接続するソース−ドレイン経路
を有するプルアップトランジスタと；前記ゲートは前記
回路を介して第１プッシュ−プル駆動電圧に接続され、
前記ウェルはウェル回路により前記第１供給端子に接続
され、 ゲートを有すると共に、第２供給端子を内部ノードに接
続するソース−ドレイン経路を有するプルダウントラン
ジスタと；前記ゲートは第２プッシュ−プル駆動電圧に
接続され、 ゲートを有すると共に、前記出力ノードを前記内部ノー
ドに接続するソース−ドレイン経路を有するカスケード
トランジスタと；前記ゲートは前記第１供給端子に接続
され、 を有する出力ドライバ回路であって、 前記ゲート回路は前記出力ノードの電圧を受けるベく接
続された入力を有すると共に、前記プルアップトランジ
スタの前記ゲートに電圧を流し、前記出力ノードの電圧
が前記第１供給端子の電圧を超えた時に、該出力ノード
の電圧を流し、 前記ウェル回路は前記出力ノードの電圧を受けるべく接
続された入力を有すると共に、前記プルアップトランジ
スタの前記ウェルに電圧を流し、前記出力ノードの電圧
が前記第１供給端子の電圧を超えた時に、前記出力ノー
ドの電圧を流すことを特徴とする、出力ドライバ回路。 - 【請求項４】 前記プルアップトランジスタはＰチャネ
ルＭＯＳトランジスタであり、前記プルダウントランジ
スタはＮチャネルＭＯＳトランジスタであることを特徴
とする請求項３記載の回路。 - 【請求項５】 前記第１供給端子の前記電圧は約3.3ボ
ルトの正の値であり、前記第２供給端子の前記電圧は基
準電位であることを特徴とする請求項４記載の回路。 - 【請求項６】 前記第１プッシュ−プル駆動電圧を前記
プルアップトランジスタの前記ゲートに接続するソース
−ドレイン経路、及び前記第１供給端子に接続されたゲ
ートを有する第１トランジスタと；前記第１プッシュ−
プル駆動電圧を前記プルアップトランジスタの前記ゲー
トに接続するソース−ドレイン経路、及び前記出力ノー
ドに接続されたゲートを有する第２トランジスタと；前
記出力ノードを前記プルアップトランジスタの前記ゲー
トに接続するソース−ドレイン経路、及び前記第１供給
端子に接続されたゲートを有する第３トランジスタと；
を更に有し、前記第２及び第３トランジスタは前記プル
アップトランジスタの前記ウェルに接続されたウェルを
有することを特徴とする請求項４記載の回路。 - 【請求項７】 前記第２及び第３トランジスタはＰチャ
ネルＭＯＳトランジスタであり、前記第１トランジスタ
はＮチャネルＭＯＳトランジスタであることを特徴とす
る請求項６記載の回路。 - 【請求項８】 前記プルアップトランジスタの前記ウェ
ルを前記第１供給端子に接続するソース−ドレイン経
路、及び前記プルアップトランジスタの前記ウェルに接
続されたゲートを有する第４トランジスタと；前記プル
アップトランジスタの前記ウェルを前記第１供給端子に
接続するソース−ドレイン経路、及び前記出力ノードに
接続されたゲートを有する第５トランジスタと；前記出
力ノードを前記プルアップトランジスタの前記ウェルに
接続するソース−ドレイン経路、及び前記第１供給端子
に接続されたゲートを有する第６トランジスタと；前記
出力ノードを前記プルアップトランジスタの前記ウェル
に接続するソース−ドレイン経路、及び前記プルアップ
トランジスタの前記ウェルに接続されたゲートを有する
第７トランジスタと；を更に有することを特徴とする請
求項４記載の回路。 - 【請求項９】 前記第４、第５、第６及び第７トランジ
スタはＰチャネルＭＯＳトランジスタであることを特徴
とする請求項８記載の回路。 - 【請求項１０】 前記第１プッシュ−プル駆動電圧を前
記プルアップトランジスタの前記ゲートに接続するソー
ス−ドレイン経路、及び前記第１供給端子に接続された
ゲートを有する第１トランジスタと；前記第１プッシュ
−プル駆動電圧を前記プルアップトランジスタの前記ゲ
ートに接続するソース−ドレイン経路、及び前記出力ノ
ードに接続されたゲートを更に有することを特徴とする
請求項８記載の回路。 - 【請求項１１】 前記第１トランジスタはＮチャネルＭ
ＯＳトランジスタであり、前記第２、第３、第４、第
５、第６及び第７トランジスタはＰチャネルＭＯＳトラ
ンジスタであることを特徴とする請求項１０記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72320591A | 1991-06-28 | 1991-06-28 | |
| US07/723205 | 1991-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227010A true JPH05227010A (ja) | 1993-09-03 |
Family
ID=24905293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165651A Pending JPH05227010A (ja) | 1991-06-28 | 1992-06-24 | フローティングウェルｃｍｏｓ出力ドライバ |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH05227010A (ja) |
| CA (1) | CA2072428C (ja) |
| DE (1) | DE4221283C2 (ja) |
| FR (1) | FR2678451B1 (ja) |
| GB (1) | GB2258100B (ja) |
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| JP2009284026A (ja) * | 2008-05-19 | 2009-12-03 | Sony Corp | 出力バッファ回路および集積回路 |
| JP2014075804A (ja) * | 2008-02-15 | 2014-04-24 | Analog Devices Inc | 過電圧保護付き出力ドライバ |
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- 1992-06-24 JP JP4165651A patent/JPH05227010A/ja active Pending
- 1992-06-25 FR FR9207791A patent/FR2678451B1/fr not_active Expired - Fee Related
- 1992-06-26 CA CA 2072428 patent/CA2072428C/en not_active Expired - Fee Related
- 1992-06-29 DE DE19924221283 patent/DE4221283C2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4221283A1 (de) | 1993-01-28 |
| GB9212938D0 (en) | 1992-07-29 |
| FR2678451B1 (fr) | 1997-01-31 |
| GB2258100B (en) | 1995-02-15 |
| CA2072428C (en) | 1998-02-24 |
| GB2258100A (en) | 1993-01-27 |
| FR2678451A1 (fr) | 1992-12-31 |
| CA2072428A1 (en) | 1992-12-29 |
| DE4221283C2 (de) | 1994-06-01 |
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