KR100242987B1 - 5v 톨러런트 입출력 회로 - Google Patents

5v 톨러런트 입출력 회로 Download PDF

Info

Publication number
KR100242987B1
KR100242987B1 KR1019960058086A KR19960058086A KR100242987B1 KR 100242987 B1 KR100242987 B1 KR 100242987B1 KR 1019960058086 A KR1019960058086 A KR 1019960058086A KR 19960058086 A KR19960058086 A KR 19960058086A KR 100242987 B1 KR100242987 B1 KR 100242987B1
Authority
KR
South Korea
Prior art keywords
output
gate
pad
power supply
supply voltage
Prior art date
Application number
KR1019960058086A
Other languages
English (en)
Other versions
KR19980039129A (ko
Inventor
김영호
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019960058086A priority Critical patent/KR100242987B1/ko
Priority to DE19710488A priority patent/DE19710488C2/de
Priority to CN97103623A priority patent/CN1096749C/zh
Priority to US08/889,193 priority patent/US6282456B1/en
Priority to JP32625197A priority patent/JP3599542B2/ja
Publication of KR19980039129A publication Critical patent/KR19980039129A/ko
Application granted granted Critical
Publication of KR100242987B1 publication Critical patent/KR100242987B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Abstract

본 발명은 입출력(I/O) 회로에 관한 것으로서, 특히 모스(MOS) 디바이스의 소형화에 의해 저전압용 칩에 고전압이 인가되었을 때 효과적으로 대처할 수 있는 5V 톨러런트(tolerant) 입출력 회로에 관한 것이다.
이를 위하여 본 발명은 인에이블신호(EN)와 데이터신호(D)를 각각 반전시키는 인버터(1), (2)와, 그 인버터(1), (2)의 출력을 노아링하는 노아 게이트(3)와, 인버터(2)의 출력과 인에이블신호(EN)를 낸딩하는 낸드 게이트(4)와, 상기 노아 게이트(3)의 출력을 입력받아, 패드의 입력전압이 전원전압보다 높아질 경우 패드와 전원전압(Vcc) 사이의 쇼트를 방지하는 5V 톨러런트 회로(20)와, 상기 낸드 게이트(4)의 출력을 반전시키는 인버터(6)와, 상기 전원전압(Vcc)단자와 접지사이에서 직렬 연결되어, 상기 인버터(5)와 5V 톨러런트 회로(20)의 출력을 게이트로 입력받는 피모스트랜지스터(7) 및 엔모스 트랜지스터(8)로 구성된다.

Description

5V 톨러런트 입출력 회로
제1도는 종래의 입출력 회로도.
제2도는 종래의 입출력 회로도에서 피모스 트랜지스터와 엔모스 트랜지스터의 단면도.
제3도는 본 발명의 입출력 회로도.
제4도는 제3도에서 5V 톨러런트 회로의 상세도.
제5도는 제3도에서 5V 톨러런트 회로의 다른 실시예.
제6도는 제5도에서 5V 톨러런트 회로의 모드 감지기의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
20 : 5V 톨러런트 회로 30 : 모드 감지기
본 발명은 입출력(I/O) 회로에 관한 것으로서, 특히 모스(MOS) 디바이스의 소형화에 따라 저전압용 칩에 고전압이 인가되었을 경우 효과적으로 대처할 수 있는 5V 톨러런트(tolerant) 입출력 회로에 관한 것이다.
종래의 입출력 회로는 제1도에 도시된 바와 같이, 인에이블신호(두)와 데이터신호(D)를 각각 반전시키는 인버터(1), (2)와, 그 인버터(1), (2)의 출력을 노아링하는 노아 게이트(3)와, 인버터(2)의 출력과 인에이블신호(EN)를 낸딩하는 낸드 게이트(4)와, 상기 노아 게이트(3)와 낸드 게이트(4)의 출력을 반전시켜 피모스 게이트신호(PG)와 엔모스 게이트신호(NG)를 출력하는 인버터(5), (6)와, 전원단자(Vcc)와 접지사이에서 직렬 연결되어, 상기 인버터(5), (6)에서 출력된 피모스 게이트신호(PG)와 엔모스게이트신호(NG)를 게이트로 각기 입력받는 피모스트랜지스터(7) 및 엔모스 트랜지스터(8)와, 출력노드(N1)와 패드(PAD)에 공통 연결되어 패드(PAD)로 입력되는 신호를 순차적으로 반전시키는 인버터(9), (10)로 구성된다.
그리고, 제2도는 제1도에 도시된 종래의 입출력 회로에서 피모스 트랜지스터(7)와 엔모스 트랜지스터(8)의 단면도를 나타낸다.
이와 같이 구성된 종래 입출력 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 인에이블 신호(EN)가 하이 레벨, 즉 출력 모드이면, 인에이블 신호(EN)는 낸드게이트(4)의 일측단자로 입력됨과 함께 인버터(1)에서 반전되어 노아 게이트(3)의 일측단자로 입력된다. 이때, 하이 레벨의 데이터신호(D)가 입력되면, 데이터신호(D)는 인버터(2)에서 반전되어 각각 노아 게이트(3)와 낸드 게이트(4)의 타측단자로 입력된다.
노아 게이트(3)와 낸드 게이트(4)는 하이 레벨의 신호를 출력하고, 인버터(5), (6)는 상기 하이레벨의 신호를 반전시켜 피모스 게이트신호(PG)와 엔모스게이트신호(NG)를 피모스 트랜지스터(7)와 엔모스 트랜지스터(8)로 출력한다. 따라서, 피모스 트랜지스터(7)은 턴온, 엔모스 트랜지스터(8)는 턴오프되어 패드(PAD)는 데이터신호(D)와 동일하게 하이레벨이 된다.
이후, 인에이블 신호(EN)가 하이 레벨인 상태에서 데이터신호(D)가 로우레벨이 되면, 노아 게이트(3)와 낸드 게이트(4)의 출력은 모두 로우레벨이 되며, 피모스 트랜지스터(7)와 엔모스 트랜지스터(8)의 게이트로 입력되는 피모스 게이트신호(PG)와 엔모스게이트신호(NG)는 모두 하이레벨이 된다. 결국, 피모스 트랜지스터(7)는 턴오프, 엔모스 트랜지스터(8)는 턴온되어 패드(PAD)는 데이터 신호(D)와 동일하게 로우레벨이 된다.
반면에, 인에이블 신호(EN)가 로우 레벨, 즉 입력 모드이면, 인에이블 신호(EN)는 낸드 게이트(4)의 일측단자로 입력됨과 함께 인버터(1)에서 반전되어 노아 게이트(3)의 일측단자로 입력된다.
따라서, 노아 게이트(3)는 데이터신호(D)의 레벨이 관계없이 로우레벨의 신호를 출력하고, 낸드 게이트(4)는 데이터신호(D)의 레벨에 관계없이 하이레벨의 신호를 출력하기 때문에, 피모스 트랜지스터(7)와 엔모스 트랜지스터(8)는 모두 턴오프 되어 하이 임피던스 상태로 된다.
이때 패드(PAD)에 하이레벨의 신호가 입력되면, 인버터(9), (10)를 통하여 출력되는 입력신호(Din)는 패드(PAD)와 동일한 값이 된다.
그런데, 제2도에서 패드(PAD)는 피모스 트랜지스터(7)의 드레인인 P+ 액티브와 엔모스 트랜지스터(8)의 드레인인 N+ 액티브와 연결되어 있다. 따라서, 전원 전압(Vcc)이 3.3V이면 피모스 트랜지스터(7)의 소스영역(P+)과 기판(N-Well)은 모두 3.3V가 된다.
이때, 외부로부터 패드(PAD)에 5V가 인가되면, 피모스 트랜지스터(7)의 드레인영역(P+)은 5V가 되고, 드레인영역(P+)은 다시 피모스 트랜지스터(7)의 기판(N-Well)과 PN 다이오드를 형성하여 정방향으로 턴온된다.
따라서, 턴온된 PN 다이오드에 의해 피모스 트랜지스터(7)의 기판(N-Well)은 5V가 되고, 엔 윌 플러그(N Well Plug)를 통하여 3.3V 전압 전원(Vcc)과 연결됨으로써, 5V의 패드(PAD) 입력과 3.3V인 전원 전압(Vcc)이 쇼트(short)되어, 내부 모스트랜지스터의 오동작을 유발하는 문제점이 발생한다.
즉, 외부로부터 인가되는 패드(PAD)의 전압이 전원 전압(Vcc)보다 높아질 때 문제점이 발생한다.
따라서, 본 발명의 목적은 패드의 입력전압이 전원 전압(Vcc)보다 높아질 경우, 피모스 트랜지스터의 기판 및 벌크(Bulk)를 패드 전압과 같게 하여 패드와 전원 전압(Vcc)간의 쇼트(Short)를 방지할 수 있는 5V 톨러런트 입출력 회로를 제공하는데 있다.
본 발명의 기술에 의한 5V 톨러런트 입출력 회로는 제3도에 도시된 바와 같이, 제1도에 도시된 종래의 입출력(I/O) 회로에서 인버터(5)를 5V 톨러런트 회로(20)로 대체하고, 그 5V 톨러런트 회로(20)의 출력(PG)을 피모스 트랜지스터(7)의 게이트로 입력함과 함께 피모스 트랜지스터(7)의 기판과 벌크(Bulk)를 연결하여 구성한다. 그리고, 상기 피모스 트랜지스터(7)와 엔모스 트랜지스터(8)사이에는 전원 전압(Vcc)에 의해 항상 턴온되어 있는 엔모스트랜지스터(11)가 있다. 이때, 종래와 동일한 부분은 동일한 번호를 붙인다.
상기 5V 톨러런트 회로(20)는 제4도에 도시된 바와 같이, 소스는 전원 전압단자(Vcc), 게이트 패츠(PAD), 드레인 및 기판은 벌크(Bulk)에 각각 연결되는 피모스 트랜지스터(21)와, 소스는 패드(PAD, 게이트는 전원 전압단자(Vcc), 드레인 및 기판은 벌크(Bulk)에 각각 연결되는 피모스 트랜지스터(22)와, 소스는 벌크(Bulk), 게이트는 상기 노아 게이트(3)의 출력(NR), 드레인은 출력단자에 각각 연결되는 피모스트랜지스터(23)와, 드레인은 출력단자, 게이트는 전원 전압단자(Vcc)와 연결된 엔모스트랜지스터(24)와, 드레인은 상기 엔모스트랜지스터(24)의 소스, 게이트는 상기 노아 게이트(3)의 출력(NR), 소스는 접지단자(Vss)에 각각 연결된 엔모스트랜지스터(25)로 구성된다.
이와 같이 구성된 5V 톨러런트 입출력 회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 인에이블신호(EN)가 하이 레벨이면, 즉 출력 모드에서 데이터신호(D)가 하이레벨, 패드(PAD)가 로우 레벨이면, 노아 게이트(3)의 출력(NR)은 하이레벨이 된다.
따라서, 상기 하이레벨의 노아 게이트(3)의 출력(NR)에 의해 5V 톨러런트 회로(20)의 피모스 트랜지스터(23)는 턴 오프, 엔모스트랜지스터(25)는 턴온되어, 출력단자를 통하여 로우레벨의 피모스 게이트신호(PG)가 출력된다.
반면에, 출력 모드에서 데이터신호(D)가 로우 레벨인 경우, 노아 게이트(3)의 출력(NR)은 로우 레벨이 되어, 5V 톨러런트 회로(20)의 피모스 트랜지스터(23)를 턴온시키고 엔모스 트랜지스터(25)를 턴오프시킨다. 따라서, 턴온된 피모스 트랜지스터(21), (23) 및 출력단자를 통하여 하이레벨의 피모스 레이트신호(PG)가 출력된다.
즉, 패드(PAD)가 로우 레벨이고, 입출력 회로가 출력 모드일 때 5V 톨러런트 회로(20)는 인버터로서 동작된다.
한편, 출력 모드에서 패드(PAD)가 전원 전압(Vcc)정도로 하이 레벨이면, 피모스 트랜지스터(21)가 턴오프되어 벌크(Bulk)가 플로팅(floating) 상태에 놓이게 되어, 피모스 트랜지스터(7)의 기판과 패드(PAD)사이의 전류흐름은 없게 된다.
반면에 인에이블 신호(EN)가 로우 레벨, 즉 입력 모드이면, 노아 게이트(3)는 데이터신호(D)의 레벨에 관계없이 로우 레벨의 출력신호(NR)를 출력함으로써, 5V 톨러런트 회로(20)의 출력(PG)은 하이레벨이 된다.
이때, 외부로부터 입력되는 패드(PAD)의 입력전압이 전원 전압(Vcc)보다 낮으면, 피모스 트랜지스터(22)는 턴오프, 피모스트랜지스터(21)는 턴온되며, 이때, 피모스 트랜지스터(23)는 로우레벨의 노아 게이트(3) 출력(NR)에 턴온되기 때문에, 5V 톨러런트 회로(20)의 출력(PG)은 전원전압(Vcc)이 된다.
그리고, 외부로부터 입력되는 패드(PAD)의 입력전압이 전원 전압(Vcc)보다 높은 5V로되어, 그 패드(PAD)의 전압이 Vcc + Vtp 보다 높으면, 피모스 트랜지스터(22)가 턴온 되어 벌크(Bulk)에 패드(PAD)의 전압이 인가된다. (Vtp는 피모스 트랜지스터(22)의 문턱 전압)
따라서, 피모스 트랜지스터(23)는 턴온되어 있기 때문에, 패드(PAD)의 전압과 동일한 전압인 벌크의 전압이 5V 톨러런트 회로(20)의 출력(PG)이 된다.
결국, 피모스 트랜지스터(7)가 턴오프되고, 이때 피모스 트랜지스터(7)의 기판도 벌크(Bulk)와 연결되므로, 피모스 트랜지스터(7)의 기판과 패드(PAD)간의 전류는 흐르지 않게 된다.
그리고, 제5도는 본 발명의 다른 실시예로서, 제4도에 도시된 5V 톨러런트 회로(20)에서 피모스 트랜지스터(21)가 턴오프되어 벌크(Bulk)가 플로팅(floating) 상태에 놓이는 것을 극복하기 위하여, 인에이블 신호(EN)와 패드(PAD)의 신호를 입력받아 모드를 감지하는 모드감지기(30)와, 소스는 전원 전압단자(Vcc), 게이트는 상기 모드감지기(30)의 출력(MD), 드레인 및 기판은 벌크(Bulk)에 각각 연결되는 피모스 트랜지스터(26)를 추가로 포함하여 구성된다.
상기 모드감지기(30)는 제6도에 도시된 바와 같이, 패드(PAD)를 일측 입력으로 하는 낸드게이트(31)와, 일측단자에 인에이블 신호(EN), 타측단자로는 상기 낸드게이트(31)의 출력이 입력되고, 출력이 상기 낸드게이트(31)의 타측단자에 입력되는 낸드게이트(32)와, 그 낸드게이트(32)의 출력을 반전시키는 인버터(33)와, 게이트는 전원전압단자(Vcc), 소스는 패드(PAD), 드레인은 출력단자, 기판은 벌크에 각각 연결된 피모스트랜지스터(34)와, 게이트 전원 전압단자(Vcc), 드레인은 출력단자와 연결되는 엔모스트랜지스터(35)와, 드레인은 상기 엔모스트랜지스터(35)의 소스, 게이트는 상기 인버터(33)의 출력, 소스는 접지된 엔모스트랜지스터(36)로 구성된다.
이와 같이 구성된 본 발명에 의한 5V 톨러런트 입력 회로의 동작을 상세히 설명하면 다음과 같다.
인에이블 신호(EN)가 하이 레벨일 경우, 즉 출력 모드엣 패드(PAD)가 로우레벨에서 전원 전압(Vcc)정도로 하이 레벨이면, 피모스 트랜지스터(21)는 턴오프되어 벌크는 플로팅(floating) 상태에 놓이게 된다.
이때, 패드(PAD)가 전원 전압(Vcc) 정도가 되면, 모드 감지기 (30)의 피모스 트랜지스터(34)는 턴오프, 낸드게이트(31)의 출력은 하이레벨, 넨드게이트(32)의 출력은 로우레벨이 되기 때문에, 엔모스 트랜지스터(36)가 턴온되어 출력(MD)은 로우레벨이 된다.
따라서, 피모스트랜지스터(26)가 턴온되어 벌크전압을 안정화 시켜준다.
상기에서 상세히 설명한 바와 같이, 본 발명은 저전압 전원을 갖는 반도체 칩에서 외부에서 전원 전압보다 높은 전압이 패드에 인가될 경우, 피모스트랜지스터의 기판과 범프를 패드전압과 동일하게 유지하여 전류통로를 차단함으로써, 모스 트랜지스터들의 오동작을 막고, 출력 모드에서 출력 구동 트랜지스터의 기판을 전원 전압으로 묶어서 정확한 동작을 하게 하는 효과가 있다.

Claims (4)

  1. 인에이블신호(EN)와 데이터신호(D)를 각각 반전시키는 인버터(1), (2)와, 그 인버터(1), (2)의 출력을 노아링하는 노아 게이트(3)와, 인버터(2)의 출력과 인에이블신호(EN)를 낸딩하는 낸드 게이트(4)와, 상기 노아 게이트(3)의 출력을 입력받아, 패드의 입력전압이 전원전압(Vcc)보다 높아질 경우 패드와 전원전압(Vcc) 사이의 쇼트를 방지하는 5V 톨러런트 회로(20)와, 상기 낸드 게이트(4)의 출력을 반전시키는 인버터(6)와, 상기 전원전압(Vcc)단자와 접지사이에서 직렬 연결되어, 상기 인버터(5)와 5V 톨러런트 회로(20)의 출력을 게이트로 입력받는 피모스트랜지스터(7) 및 엔모스 트랜지스터(8)로 구성된 것을 특징으로 하는 5V 톨러런트 입출력 회로.
  2. 제1항에 있어서, 상기 5V 톨러런트 회로(20)는 소스는 전원 전압단자(Vcc), 게이트는 패드(PAD), 드레인 및 기판은 벌크(Bulk)에 각각 연결되는 피모스 트랜지스터(21)와, 소스는 패드(PAD), 게이트는 전원 전압(Vcc)단자, 드레인 및 기판은 벌크(Bulk)에 각각 연결되는 피모스 트랜지스터(22)와, 소스는 벌크(Bulk), 게이트는 상기 노아 게이트(3)의 출력(NR), 드레인은 출력단자에 각각 연결되는 피모스트랜지스터(23)와, 드레인은 출력단자, 게이트는 전원 전압(Vcc)단자와 연결된 엔모스트랜지스터(24)와, 드레인은 엔모스트랜지스터(24)의 소스, 게이트는 상기 노아 게이트(3)의 출력(NR), 소스는 접지단자(Vss)에 각각 연결된 엔모스트랜지스터(25)로 구성된 것을 특징으로 하는 5V 톨러런트 입출력 회로.
  3. 제2항에 있어서, 5V 톨러런트 회로(20)는 피모스 트랜지스터(21)가 턴오프되어 벌크(Bulk)가 플로팅(floating) 상태에 놓이는 것을 극복하기 위하여, 인에이블 신호(EN)와 패드의 입력전압에 따라 모드를 감지하는 모드감지기(30)와, 소스는 전원 전압(Vcc)단자, 게이트는 상기 모드감지기(30)의 출력(MD), 드레인 및 기판은 벌크(Bulk)에 각각 연결되어 상기 피모스 트랜지스터(21)와 병렬로 연결되는 피모스 트랜지스터(25)를 추가로 포함하여 구성된 것을 특징으로 하는 5V 톨러런트 입출력 회로.
  4. 제3항에 있어서, 상기 모드감지기(30)는 패드(PAD)를 일측 입력으로 하는 낸드게이트(31)와, 일측단자에 인에이블 신호(EN), 타측단자로는 상기 낸드게이트(31)의 출력이 입력되고, 출력이 상기 낸드게이트(31)의 타측단자에 입력되는 낸드게이트(32)와, 그 낸드게이트(32)의 출력을 반전시키는 인버터(33)와, 게이트는 전원전압(Vcc)단자, 소스는 패드(PAD), 드레인은 출력단자, 기판은 벌크에 각각 연결된 피모스트랜지스터(34)와, 게이트 전원 전압(Vcc)단자, 드레인은 출력단자와 연결되는 엔모스트랜지스터(35)와, 드레인은 상기 엔모스트랜지스터(35)의 소스, 게이트는 상기 인버터(33)의 출력, 소스는 접지된 엔모스트랜지스터(36)로 구성된 것을 특징으로 하는 5V 톨러런트 입출력 회로.
KR1019960058086A 1996-11-27 1996-11-27 5v 톨러런트 입출력 회로 KR100242987B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019960058086A KR100242987B1 (ko) 1996-11-27 1996-11-27 5v 톨러런트 입출력 회로
DE19710488A DE19710488C2 (de) 1996-11-27 1997-03-13 Gegen 5V widerstandsfähige Eingangs-/Ausgangsschaltung
CN97103623A CN1096749C (zh) 1996-11-27 1997-03-20 能容许5伏的输入/输出电路
US08/889,193 US6282456B1 (en) 1996-11-27 1997-07-08 Digital audio processor
JP32625197A JP3599542B2 (ja) 1996-11-27 1997-11-27 半導体装置の入出力回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960058086A KR100242987B1 (ko) 1996-11-27 1996-11-27 5v 톨러런트 입출력 회로

Publications (2)

Publication Number Publication Date
KR19980039129A KR19980039129A (ko) 1998-08-17
KR100242987B1 true KR100242987B1 (ko) 2000-02-01

Family

ID=19483820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960058086A KR100242987B1 (ko) 1996-11-27 1996-11-27 5v 톨러런트 입출력 회로

Country Status (5)

Country Link
US (1) US6282456B1 (ko)
JP (1) JP3599542B2 (ko)
KR (1) KR100242987B1 (ko)
CN (1) CN1096749C (ko)
DE (1) DE19710488C2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3759121B2 (ja) 2003-04-25 2006-03-22 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4050242B2 (ja) * 2004-03-11 2008-02-20 沖電気工業株式会社 半導体集積回路装置の入出力回路
US20060049001A1 (en) * 2004-09-09 2006-03-09 Mark Streitman Driven pendulum apparatus and method of operation thereof
CN101206494B (zh) * 2006-12-22 2010-12-01 上海贝岭股份有限公司 电压发生器电路
JP2010197878A (ja) * 2009-02-26 2010-09-09 Panasonic Corp 容量性負荷駆動装置及びｐｄｐ表示装置
JP2011258797A (ja) * 2010-06-10 2011-12-22 Fujitsu Semiconductor Ltd 発光ダイオードの駆動制御回路およびバックライト照明装置
US9557755B2 (en) * 2014-06-13 2017-01-31 Gn Resound A/S Interface circuit for a hearing aid and method
CN117176127B (zh) * 2023-11-03 2024-02-02 苏州旗芯微半导体有限公司 采样开关电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4825101A (en) * 1988-02-11 1989-04-25 Advanced Micro Devices, Inc. Full-level, fast CMOS output buffer
GB2258100B (en) * 1991-06-28 1995-02-15 Digital Equipment Corp Floating-well CMOS output driver
US5381061A (en) * 1993-03-02 1995-01-10 National Semiconductor Corporation Overvoltage tolerant output buffer circuit
JP3190233B2 (ja) * 1995-08-22 2001-07-23 株式会社東芝 出力バッファ回路

Also Published As

Publication number Publication date
KR19980039129A (ko) 1998-08-17
DE19710488C2 (de) 1998-10-08
JPH10163852A (ja) 1998-06-19
US6282456B1 (en) 2001-08-28
JP3599542B2 (ja) 2004-12-08
CN1183677A (zh) 1998-06-03
DE19710488A1 (de) 1998-06-18
CN1096749C (zh) 2002-12-18

Similar Documents

Publication Publication Date Title
US5956219A (en) High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection
JP3210567B2 (ja) 半導体出力回路
KR960003226B1 (ko) 입출력 버퍼회로
KR19990067849A (ko) 허용 전압 출력 버퍼
US20200035670A1 (en) Electrostatic discharge protection apparatus for integrated circuit
US5513140A (en) Data output buffer
US6300800B1 (en) Integrated circuit I/O buffer with series P-channel and floating well
US5239211A (en) Output buffer circuit
US5963061A (en) Switch for minimizing transistor exposure to high voltage
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
KR100242987B1 (ko) 5v 톨러런트 입출력 회로
KR100343914B1 (ko) 반도체 장치
US6838908B2 (en) Mixed-voltage I/O design with novel floating N-well and gate-tracking circuits
US7012794B2 (en) CMOS analog switch with auto over-voltage turn-off
KR100300687B1 (ko) 반도체집적회로
KR19990014678A (ko) 출력회로
KR100324323B1 (ko) 반도체 장치의 정전방전 보호 회로
KR100391991B1 (ko) 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치
US4996446A (en) Semiconductor device having a reverse bias voltage generator
KR100313155B1 (ko) 정전기방전 보호회로
KR100200927B1 (ko) 모드설정회로
KR960000899B1 (ko) 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼
KR980006867A (ko) 풀-업 트랜지스터(Pull-Up Transistor)의 제어가 가능한 반도체 소자의 양방향 입/출력 핀(Bidirection I/O Pin)
KR100318465B1 (ko) 반도체장치의접지전위클램프회로
JPS6182532A (ja) インバ−タ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 17

EXPY Expiration of term