JP4050242B2 - 半導体集積回路装置の入出力回路 - Google Patents

Description

本発明は、半導体集積回路装置の入出力回路に関し、主に、半導体集積回路装置の信号インターフェース部における、集積回路の電源電圧より高い外部電圧を印加可能にし、及び、外部電圧までプルアップ可能にするトレラント（ｔｏｌｅｒａｎｔ）入出力回路に適用し得る。

１個の半導体集積回路に集積可能な回路規模は有限であること等から、システムは複数個の半導体集積回路によって形成されるが、半導体集積回路間の信号インターフェースでは電源電圧が異なる場合がある。

従って、信号レベルが異なる（例えば３Ｖ−５Ｖ）半導体集積回路と接続する場合、低電圧側の半導体集積回路は、半導体集積回路の信号レベルに応じた信号インターフェースが必要となる場合がある。

この場合、低電圧側の半導体集積回路は、電源電圧より高い外部電源電圧を印加することができるトレラント入出力回路や、若しくは、プルアップ可能なトレラント入出力回路を、信号インターフェースとして用いることが一般的である。

特許文献１には、出力もしくは保護トランジスタ（以下、Ｔｒ）のＰｃｈメインＴｒ（ＰＭＯＳトランジスタ）を２段縦積構成とし、電極パッド（以下、ＰＡＤ）側のＰｃｈメインＴｒをフローティングウェルとして、外部印加時に、そのＰｃｈメインＴｒをＯＦＦ状態にすることで、外部電圧による外部電流が電源電圧へ定常的に流れ込むことを避ける構成とする入出力回路について記載されている。

これに対して、特許文献２は、ＰｃｈメインＴｒを１段構成とした入出力回路が記載されている。特許文献２では、ＨｔｏＺ、すなわち、Ｈ状態からＺ状態として外部電圧プルアップする際に、出力用ＰｃｈメインＴｒの電位を０→Ｖｄｄ（電源電圧）→ＶＴＴ（外部電圧）とする場合、Ｖｄｄ→ＶＴＴとする際にトレラント機能回路へ外部電圧からの流れ込み電流を利用する技術が記載されている。
特開２０００−１９６４３６号公報 特開平１０−１６３８５２号公報

しかしながら、特許文献１の入出力回路は、ＰｃｈメインＴｒが２段分必要であり、又縦積構成であるため、出力回路として使用する場合、必要な駆動力及びｔｒ／ｔｆ特性を得るために通常の２倍以上のＴｒサイズを必要とする。従って、セル面積が増加するという問題がある。

また、特許文献２の入出力回路は、メインＴｒへの印加電圧が０（ＯＮ）→Ｖｄｄ（ＯＦＦ）へと上昇するまでの間に、外部流れ込み電流がメインＴｒ側へ大幅に流れるため、この間メインＴｒで外部プルアップ電位が滞留してしまう。従って、プルアップ時間が、通常のｔｒ＝２．２×Ｒ×Ｃより若干増加する動作時間に対して、数ｍｓ又はそれ以上の時間がかかってしまい極大になる現象が現れる。この場合、外部電圧による数ｕＡ〜数１０ｕＡ以上の外部流れ込み電流が、数ｍｓに渡ってメインＴｒに流れてしまうため、基板の消費電力が増加してしまうという問題がある。

そのため、半導体集積回路装置の電源電圧より高い外部電圧にプルアップ可能な、双方向若しくは出力トライステートバッファにおいて、出力ＬもしくはＨ状態からのディスイネーブル時の外部電圧プルアップ時に、プルアップ時間を滞留なく高速にして、外部電圧から半導体集積回路側への流れ込み電流を抑える半導体集積回路装置の入出力回路を提供する。

かかる課題を解決するために、本発明の半導体集積回路装置の入出力回路は、フローティングウェル基板上にあり、電源と接地との間に接続し、ゲート電極に接続するノードの電位に応じてオン・オフすることで、接続するＰＡＤ端子に印加された外部電圧により生じた電流の上記電源への流れ込みを防ぐ第１のＰＭＯＳトランジスタと、フローティングウェル基板に接続し、ＰＡＤ端子及びノードと接続する第２のＰＭＯＳトランジスタと、ＰＡＤ端子における電位とイネーブル信号の電位とに基づいて、第２のＰＭＯＳトランジスタのゲート電極に印加する電位を調整する印加電位調整回路手段とを備えることを特徴とする。

本発明は、半導体集積回路装置の電源電圧より高い外部電圧にプルアップすることができ、ＰＡＤ端子の電位が電源電圧より大きい場合にディスイネーブル状態への遷移した時でも、プルアップ時間を滞留なく高速にして、外部電圧から半導体集積回路側への流れ込み電流を抑えることができる。

以下では、本発明に係る半導体集積回路装置の入出力回路を実施するために最良の形態について図面等を参照して説明する。

（Ａ）第１の実施形態
以下、本発明に係る半導体集積回路装置の入出力回路の第１の実施形態について図面を参照して説明する。

（Ａ−１）第１の実施形態の構成
図１は、電源電圧よりも高い外部電圧にプルアップ可能な、双方向若しくは出力トライステートバッファ回路１の回路図である。

図１において、双方向若しくは出力トライステートバッファ回路１は、ＰｃｈメインＴｒ（ＰＭＯＳトランジスタ）２、ＮｃｈメインＴｒ（ＰＭＯＳトランジスタ）３及び４、出力ＰＡＤ５、入力保護抵抗６、フローティングウェル充電回路７、フローティングウェル８、フローティングウェルを有するＰｃｈＴｒ（ＰＭＯＳトランジスタ）９、フローティングウェルを有するＰｃｈＴｒ及びＮｃｈＴｒで構成されたトランスファーゲート１０、ＥＢ−ＰＡＤ電位判定部２１、バイアス電圧生成部２２、電源電位／バイアス電圧切替回路２３、ノード３１及び３２、ＮＡＮＤゲート４１、ＮＯＲゲート４２、インバータＩＶ４３を備える。

Ｐｃｈメイン２は、フローティングウェル基板上にあり、ゲートがノード３１に接続し、ソースが出力用電源電圧ＶＤＤＩＯに接続し、ドレインが出力ＰＡＤ５及びＮｃｈメインｔｒ３のドレインに接続する。

ＮｃｈメインＴｒ３は、ソースがＮｃｈメインＴｒ４のドレインに接続し、ドレインがＰｃｈメインＴｒ２のドレイン及び出力ＰＡＤ５に接続し、ゲートが出力用電源電圧ＶＤＤＩＯに接続しノーマリーオン（常時ＯＮ）構成である。ここで、ＮｃｈメインＴｒ３のゲートは、静電気放電（ＥＳＤ）対策のため、出力用電源電圧ＶＤＤＩＯとの間にＰｃｈＴｒ若しくは抵抗を介してもよい。

ＮｃｈメインＴｒ４は、ゲートがノード３２に接続し、ソースが接地電源ＧＮＤに接続し、ドレインがＮｃｈメインＴｒ３のドレインに接続する。なお、ＮｃｈメインＴｒ３及びＮｃｈメインＴｒ４は、縦積み２段構成である。

出力ＰＡＤ５は、外部電圧ＶＴＴと外部抵抗３０を経由して接続し、入力保護抵抗６を介したノードを通じて、フローティングウェル充電回路７及びＰｃｈＴｒ９のドレインと接続する。なお、出力ＰＡＤ５に接続する外部電位ＶＴＴ及び外部抵抗３０は、後述するＥＢ−ＰＡＤ電位判定部２１により回路状態がディスイネーブル状態であると判定した時に、外部電圧にプルアップできるようにするためのものである。

さらに、出力ＰＡＤ５から入力保護抵抗６を介したノードに、ＮｃｈＴｒ１００のドレインが接続され、ＮｃｈＴｒ１００のゲートがさらに出力用電源電圧ＶＤＤＩＯに接続され、ＮｃｈＴｒ１００のソースが次段入力バッファ９０の入力に接続され、入力バッファ９０の出力は半導体集積回路内部への出力端子Ｙが接続されている。この入力バッファ９０は、ＰＡＤ電位に応じた論理を出力し、通常、インバータ回路２段直列接続などで構成されるものとする。

フローティングウェル充電回路７は、ＰＡＤ５から入力保護抵抗６を介したノードと接続し、出力用電源電圧ＶＤＤＩＯに接続する。

ＰｃｈＴｒ９は、ソースがＰｃｈメインＴｒ２のゲート電位ノード３１及びフトランスファーゲート（以下ＴＧ）１０のドレインに接続し、ドレインが入力保護抵抗６を介したノードを通じて出力ＰＡＤ５に接続し、ゲートが電源電圧／バイアス電圧切替回路２３に接続する。

ＴＧ１０は、ソースが入力信号ＩＮ及びイネーブル信号ＥＢに接続されたＮＡＮＤゲート４１の出力に接続し、ドレインがＰｃｈＴｒ９のソースに接続する。

また、入力信号ＩＮ及びイネーブル信号ＥＢは、インバータＩＶ４３を介した信号線に接続するＮＯＲゲート４２に与えられ、ＮＯＲゲート４２の出力は、ＮｃｈメインＴｒ４のゲート３２に接続する。

以上の回路構成は、従来の出力回路及び入出力回路の回路構成と同様であり、次に、ＥＢ−ＰＡＤ電位判定部２１、バイアス電位生成部２２、電源電圧／バイアス電圧切替回路２３の構成について説明する。

ＥＢ−ＰＡＤ電位判定部２１は、イネーブル信号ＥＢ及び出力ＰＡＤ５と接続し、イネーブル信号ＥＢの信号レベルと出力ＰＡＤ５からのＰＡＤ電位とに基づいて回路状態を判定し、その判定結果に応じた切替信号をバイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３に出力するものである。

バイアス電圧生成部２２は、出力用電源電圧ＶＤＤＩＯに接続し、生成した出力電位Ｖｂｉａｓを、電源電圧／バイアス電圧切替回路２３に出力するものである。

電源電圧／バイアス電圧切替回路２３は、出力用電源電圧ＶＤＤＩＯ及びバイアス電圧生成部２２に接続し、ＥＢ−ＰＡＤ電位判定部２１からの切替信号に基づいて、ＶＤＤＩＯ電圧又はバイアス電圧ＶｂｉａｓのいずれかをＰｃｈＴｒ９のゲートに出力するものである。

ここで、表１は、ＥＢ−ＰＡＤ電位判定部２１、バイアス電位生成部２２及び電源電圧／バイアス電圧切替回路２３の回路動作を示す表である。

表１は、出力ＰＡＤ５のＰＡＤ電位及びイネーブル信号ＥＢの電位に基づいて回路状態を判定し、その判定結果に応じＰｃｈＴｒ９のゲートに印加するゲート電圧の動作関係を示し、これによるＰＡＤ電位の状態と対応関係をまとめたものである。

表１に示すように、回路動作は、出力ＰＡＤ５のＰＡＤ電位及びイネーブル信号ＥＢの電位に応じて４パターン（Ｎｏ．１〜Ｎｏ．４）である。

Ｎｏ．１では、ＰＡＤ電位がＬ電位であり、かつ、入力するイネーブル信号ＥＢの電位がＬ電位である場合、ＥＢ−ＰＡＤ電位判定部２１はディスイネーブル状態と判定する。電源電圧／バイアス電圧切替回路２３は、ＥＢ−ＰＡＤ電位判定部２１が判定した状態に応じて、ＶＤＤＩＯ電圧をＰｃｈＴｒ９のゲートに印加する。これにより、ＰＡＤ電位は、Ｌ電位から外部電位ＶＴＴにプルアップする。

Ｎｏ．２では、ＰＡＤ電位がＨ電位であり、かつ、入力するイネーブル信号ＥＢの電位がＬ電位である場合、ＥＢ−ＰＡＤ電位判定部２１はディスイネーブル状態と判定する。電源電圧／バイアス電圧切替回路２３は、ＥＢ−ＰＡＤ電位判定部２１が判定した状態に応じて、バイアス電位ＶｂｉａｓをＰｃｈＴｒ９のゲートに印加する。これにより、ＰＡＤ電位は、Ｈ電位から外部電位ＶＴＴにプルアップする。

ここで、出力ＰＡＤ５の先には、ディスイネーブル時に外部電圧にプルアップできるように、外部電位（プルアップ電位）ＶＴＴ及び外部抵抗（プルアップ抵抗）３０が接続されている。

Ｎｏ．３では、ＰＡＤ電位がＬ電位であり、かつ、入力するイネーブル信号ＥＢの電位がＨ電位である場合、ＥＢ−ＰＡＤ電位判定部２１はイネーブル状態と判定する。電源電圧／バイアス電圧切替回路２３は、ＥＢ−ＰＡＤ電位判定部２１が判定した状態に応じて、ＶＤＤＩＯ電圧をＰｃｈＴｒ９のゲートに印加する。このとき、ＰＡＤ電位はＬ電位である。

Ｎｏ．４では、ＰＡＤ電位がＨ電位であり、かつ、入力するイネーブル信号ＥＢの電位がＨ電位である場合、ＥＢ−ＰＡＤ電位判定部２１はイネーブル状態と判定する。電源電圧／バイアス電圧切替回路２３は、ＥＢ−ＰＡＤ電位判定部２１が判定した状態に応じて、ＶＤＤＩＯ電圧をＰｃｈＴｒ９のゲートに印加する。このとき、ＰＡＤ電位はＨ電位である。

次に、フローティングウェル充電回路７の回路構成について図２を参照して説明する。フローティングウェル充電回路７は、ＰｃｈＴｒ７１〜７３、抵抗７４を備える。

ＰｃｈＴｒ７１は、フローティングウェル８基板上にあり、ゲートが抵抗７４を介して出力用電源電圧ＶＤＤＩＯに接続し、ソースがフローティングウェル８に接続し、ドレインが出力ＰＡＤ５から入力保護抵抗６を介したノードに接続する。

ＰｃｈＴｒ７２は、ゲートが出力ＰＡＤ５から入力保護抵抗６を介したノードに接続し、ソースが出力用電源電圧ＶＤＤＩＯに接続し、ドレインがフローティングウェル８に接続する。

ＰｃｈＴｒ７３は、ゲート及びドレインがフローティングウェル８に接続し、ソースがフローティングウェル８に接続する。

（Ａ−２）第１の実施形態の動作
次に、第１の実施形態に係るトライステートバッファ回路１の回路動作について図面を参照して説明する。

以下では、イネーブル状態である場合に入力信号ＩＮが状態遷移する時の回路動作と、入力信号ＩＮの状態に応じてイネーブル状態からディスイネーブル状態に遷移する時の回路動作について順に説明する。

なお、以下では、イネーブル信号ＥＢが、Ｈ電位のときイネーブル状態とし、Ｌ電位のときディスイネーブル状態として説明する。

（Ａ−２−１）イネーブル状態の場合
（ａ）入力信号ＩＮがＨ電位からＬ電位に遷移した時の回路動作
図３（Ａ）は、イネーブル信号ＥＢがＨ電位である場合に、入力信号ＩＮがＨ電位からＬ電位に遷移したときの、トライステートバッファ回路１の回路動作図である。

イネーブル状態で、入力信号ＩＮがＨ電位からＬ電位へ遷移した時、ＮＡＮＤゲート４１及びＴＧ１０を介してノード３１はＬ電位からＨ電位となる。従って、ＰｃｈメインＴｒ２はＯＦＦとなる。

また、ＮＯＲゲート４２を介してノード３２はＬ電位からＨ電位となり、ＮｃｈメインＴｒ４はＯＮとなり、出力ＰＡＤ５の電位はＧＮＤレベルのＬ電位となる。

ここで、出力ＰＡＤ５に外部電位ＶＴＴが外部抵抗Ｒｐｕ３０を経由して接続されている場合の各端子の電位及ぶ電流を図３（Ｂ）に示す。

図３（Ａ）に示すように、まず、負荷容量１００の放電電流ＩｃがＮｃｈメインＴｒ３及び４を経由して接地電源ＧＮＤに流れ、その後、外部電圧ＶＴＴからの外部抵抗３０（抵抗をＲｐｕとする）を介したＮｃｈメインＴｒ３及び４へのＤＣ的な流れ込み電流（外部電流）Ｉｖｔｔが、外部電流Ｉｖｔｔ＝Ｖｔｔ／（Ｒｐｕ＋Ｒｎｃｈ）だけ接地電源ＧＮＤへ流れる。ここで、ＮｃｈメインＴｒのオン抵抗をＲｎｃｈとする。

したがって、ＰＡＤ電位は、外部電圧による外部電流Ｉｖｔｔが流れ込むから、厳密にはＧＮＤレベルではなく、ＶＯＬ＝Ｉｖｔｔ×Ｒｎｃｈだけ持ち上がった電位ＶＯＬ出力をとる。

また、出力ＰＡＤ５を経由した外部電流Ｉｖｔｔは、ＰｃｈメインＴｒ２がＯＦＦだからＰｃｈメインＴｒ２への経路に流れず、また後述するが、フローティングウェル７及びＥＢ−ＰＡＤ電位判定部２１を経由した出力用電源電圧ＶＤＤＩＯ／接地電源ＧＮＤへの経路も遮断されているため、ＮｃｈメインＴｒ３及び４のみに流れる。

このとき、ＥＢ−ＰＡＤ電位判定部２１、バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３は、表１のＮｏ．３に示す動作をする。

すなわち、ＥＢ−ＰＡＤ電位判定部２１は、イネーブル信号ＥＢがＨ電位であって、ＰＡＤ電位がほぼＬ電位であるから、イネーブル状態であると判定し、出力用電源電圧ＶＤＤＩＯをＰｃｈＴｒ９のゲートに印加するように切替信号を電源電圧／バイアス電圧切替回路２３に与える。

ＥＢ−ＰＡＤ電位判定部２１から電源電圧／バイアス電圧切替回路２３に切替信号が与えられると、電源電圧／バイアス電圧切替回路２３は、電源電圧ＶＤＤＩＯレベルをＰｃｈＴｒ９に印加する。

これにより、ＰｃｈＴｒ９のゲート電位は電源電圧ＶＤＤＩＯとなり、ＰｃｈＴｒ９はＯＦＦとなる。

また、フローティングウェル充電回路７では、図２に示すように、ＰＡＤ電位がＬ電位であるから、ＰｃｈＴｒ７２のゲート電位がＬ電位となるため、ＰｃｈＴｒ７２はＯＮとなり、出力用電源電圧ＶＤＤＩＯを経由してフローティングウェル８が出力用電源電圧ＶＤＤＩＯレベルに充電され、フローティングウェル電位が出力用電源電圧ＶＤＤＩＯレベルとなったときにＯＦＦとなる。

従って、ＰｃｈＴｒ７１のゲートが出力用電源電圧ＶＤＤＩＯのため、出力ＰＡＤ５への流れ出し電流はない。

（ｂ）入力信号がＬ電位からＨ電位に遷移した時の回路動作
図４（Ａ）は、イネーブル信号ＥＢがＨ電位である場合に、入力信号ＩＮがＬ電位からＨ電位に遷移したときの、トライステートバッファ回路１の回路動作図である。

入力信号ＩＮがＬ電位からＨ電位へ遷移した時、ＮＡＮＤゲート４１及びＴＧ１０を介して、ノード３１はＨ電位からＬ電位となり、ＰｃｈメインＴｒ２はＯＮとなる。

また、ＮＯＲゲート４２を介してノード３２はＨ電位からＬ電位となり、ＮｃｈメインＴｒ４はＯＦＦとなり、出力ＰＡＤ５の電位はＶＤＤＩＯレベルを出力しようとする。

ここで、出力ＰＡＤ５に外部電圧ＶＴＴが外部抵抗Ｒｐｕ３０を経由して接続されている場合の各端子の電位、電流を図４（Ｂ）に示す。

図４（Ｂ）に示すように、まず、負荷容量１００への充電電流Ｉｃが出力用電源電圧ＶＤＤＩＯからＰｃｈメインＴｒ２を経由して流れ込む。ＰＡＤ電位が出力用電源電圧ＶＤＤＩＯレベルまで上昇すると、外部電圧ＶＴＴからのＤＣ的な流れ込み電流（外部電流）Ｉｖｔｔが、出力ＰＡＤ５及びＰｃｈメインＴｒ２を経由して出力電源電圧ＶＤＤＩＯ側に流れ込む。

このときの電流量は、ＰｃｈメインＴｒ２のオン抵抗Ｒｐｃｈとした場合、外部電流Ｉｖｔｔ＝（Ｖｔｔ−ＶＤＤＩＯ）／（Ｒｐｕ＋Ｒｐｃｈ）である。

通常、外部抵抗ＲｐｕよりもＰｃｈメインＴｒ２のオン抵抗が遥かに小さいため、ＰＡＤ電位は、外部電位ＶＴＴではなく、出力用電源電圧ＶＤＤＩＯとなる。

したがって、イネーブル信号ＥＢがＨ電位でありイネーブル状態では、ＰＡＤ電位はＶＯＬからＶＯＨ（＝ＶＤＤＩＯ）の範囲をとり、外部電圧ＶＴＴが回路にかかることはない。

このとき、ＥＢ−ＰＡＤ電位判定部２１、バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３は、それぞれ表１のＮｏ．４に示す動作をする。

すなわち、ＥＢ−ＰＡＤ電位判定部２１は、イネーブル信号ＥＢがＨ電位であり、ＰＡＤ電位がＨ電位（＝ＶＤＤＩＯ）であるから、イネーブル状態であると判定し、出力用電源電圧ＶＤＤＩＯをＰｃｈＴｒ９に印加するように切替信号を電源電圧／バイアス電圧切替回路２３に与える。

ＥＢ−ＰＡＤ電位判定部２１から電源電圧／バイアス電圧切替回路２３に切替信号が与えられると、電源電圧／バイアス電圧切替回路２３は、電源電圧ＶＤＤＩＯレベルをＰｃｈＴｒ９に印加する。

これにより、ＰｃｈＴｒ９のゲート電位は電源電圧ＶＤＤＩＯとなり、ＰｃｈＴｒ９はＯＦＦとなる。

また、フローティングウェル充電回路７では、ＰＡＤ電位がＨ電位（＝ＶＤＤＩＯ）であるから、ＰｃｈＴｒ７２のゲート電位がＨ電位となり、ＰｃｈＴｒ７２はＯＦＦであるため、ＰｃｈＴｒ７３を介して出力ＰＡＤ５側からフローティングウェル８にＨレベル電位が充電される。フローティングウェル電位がＨレベルになった時点で、ＰｃｈＴｒ７１、７２及び７３はすべてＯＦＦとなる。

（Ａ−２−２）ディスイネーブル状態への遷移時
（ａ）入力信号がＬ電位である場合の回路動作
図５（Ａ）は、入力信号ＩＮがＬ電位である場合に、イネーブル状態からディスイネーブル状態に遷移した時の回路動作を示す図であり、図５（Ｂ）は、各端子の電位、電流を示す図である。

イネーブル信号ＥＢがＨ電位からＬ電位に遷移した時、ＮＯＲゲート４２を介してノード３２はＬ電位となり、ＮｃｈメインＴｒ４はＯＦＦとなり、外部電圧ＶＴＴから外部抵抗３０を介した外部電流Ｉｖｔｔへの接地電源ＧＮＤへの流れ込みは停止する。

また、ディスイネーブル遷移時に、入力信号ＩＮがＬ電位であるから、イネーブル信号ＥＢの状態にかかわらず、ノード３１はＨ電位であり、ノード３１の電位は出力用電源電圧ＶＤＤＩＯとなっており、また、ＰｃｈメインＴｒ２はもともとＯＦＦである。

ここで、出力ＰＡＤ５における外部電圧ＶＴＴが出力用電源電圧ＶＤＤＩＯより上昇した場合は、外部電圧ＶＴＴから外部抵抗３０を介した外部電流Ｉｖｔｔは、ＰｃｈメインＴｒ２がＯＦＦだから、ＰｃｈメインＴｒ２側に流れることなく、ほとんどがＰｃｈＴｒ９を経由し、ノード３１に流れ込む。従って、ノード３１は、外部電流Ｉｖｔｔの流れ込みにより、速やかに出力用電源電圧ＶＤＤＩＯから外部電圧ＶＴＴまで充電される。

このとき、ＥＢ−ＰＡＤ電位判定部２１、バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３は、表１のＮｏ．１に示す動作を行う。

すなわち、ＥＢ−ＰＡＤ電位判定部２１は、入力信号ＩＮがＬ電位であり、イネーブル信号がＬ電位であるから、ディスイネーブル状態と判定し、出力用電源電圧ＶＤＤＩＯをＰｃｈＴｒ９に印加するよう切替信号を電源電圧／バイアス電圧切替回路２３に与える。

ＥＢ−ＰＡＤ電位判定部２１から電源電圧／バイアス電圧切替回路２３に切替信号が与えられると、電源電圧バイアス電圧切替回路２３は、ＰｃｈＴｒ９のゲート電位に出力用電源電圧ＶＤＤ１Ｏを印加する。

従って、ＰＡＤ電位において外部電圧ＶＴＴが出力用電源電圧ＶＤＤＩＯより上昇した（ＶＴＴ＞ＶＤＤＩＯ）段階では、ＰｃｈＴｒ９のゲートに出力用電源電圧ＶＤＤＩＯが印加され、ＰｃｈＴｒ９はＯＮとなり、外部電流Ｉｖｔｔによりノード３１が出力用電源電圧ＶＤＤＩＯから外部電圧ＶＴＴになるまで速やかに充電された後に、ＰｃｈＴｒ９はＯＦＦとなる。また、このとき、ＰｃｈメインＴｒ２はＯＦＦであるから、外部電流Ｉｖｔｔは、ＰｃｈメインＴｒ２を経由して出力用電源電圧ＶＤＤＩＯへの流れ込みはない。

さらに、フローティングウェル充電回路７により、ＰｃｈメインＴｒ２のフローティングウェル電位も、外部電流Ｉｖｔｔにより、出力用電源電圧ＶＤＤＩＯから外部電圧ＶＴＴになるまで充電される。

したがって、ノード３１が外部電圧ＶＴＴとなり、フローティングウェル電位が外部電圧ＶＴＴとなり、ＰＡＤ電圧が外部電圧ＶＴＴとなるため、ＰｃｈメインＴｒ２はＯＦＦであり、外部電流ＩｖｔｔがＰｃｈメインＴｒ２に流れ込む経路がカットされる。

また、ＴＧ１０も、ＴＧ１０内のＰｃｈＴｒのゲートがＰＡＤ電位であり、フローティングウェル８もフローティングウェル充電回路７によりＰＡＤ電位相当に充電されるため、ＯＦＦする。

これらより、出力ＰＡＤ５から出力用電源電圧ＶＤＤＩＯまでの経路はすべてＯＦＦとなるため、出力ＰＡＤ５の電位は、Ｌ電位から外部電圧ＶＴＴまで速やかに上昇する。

（ｂ）入力信号ＩＮがＨ電位である場合の回路動作
図６（Ａ）は、入力信号がＨ電位である場合に、イネーブル状態からディスイネーブル状態への遷移した時の回路動作図であり、図６（Ｂ）は、各端子の電圧、電流を示す図である。また、図７は従来の入出力回路の回路動作及び各端子の電位、電流を示す。

入力信号ＩＮがＨ電位であるから、ディスイネーブル遷移前のノード３１はＬ電位であり、ＰｃｈメインＴｒ２はもともとＯＮとなっている。

通常、ディスイネーブル遷移時に、ＮＡＮＤゲート４１及びＴＧ１０を介してノード３１はＬ電位からＨ電位に遷移して、ＰｃｈメインＴｒ２をＯＦＦしようとする。

しかしながら、出力ＰＡＤ５における外部電圧ＶＴＴが出力用電源電圧ＶＤＤＩＯより大きい（ＶＴＴ＞ＶＤＤＩＯ）場合では、ＮｃｈメインＴｒ４がＯＦＦするため、ＰＡＤ電位は出力用電源電圧ＶＤＤＩＯから外部電圧ＶＴＴまで上昇しようとする。そのため、ＰｃｈメインＴｒ２は、ドレイン電位が外部電圧ＶＴＴとなり、ゲート電位（ノード３１）が出力用電源電圧ＶＤＤＩＯとなり、ソース電位が出力用電源電圧ＶＤＤＩＯの状態となる。

これでは、ＰｃｈメインＴｒ２はＯＦＦしないため、出力ＰＡＤ５からＰｃｈＴｒ９を介してノード３１を外部電圧ＶＴＴまで充電して、ＰｃｈメインＴｒ２をＯＦＦしようとするが、ノード３１は、ディスイネーブル遷移前にＬ電位であったため、ディスイネーブル状態へ遷移した後にＬ電位からＨ電位までの上昇に時間がかかる。そのため、この場合、入力信号ＩＮがＬ電位の場合よりもＰｃｈメインＴｒのＯＦＦが遅れる。

この点について、図７（Ｃ）の従来の各端子の電圧・電流を示す図を参照して説明する。図７（Ｃ）において、ＰｃｈメインＴｒ２を経由した出力用電源電圧ＶＤＤＩＯへの外部電流Ｉｖｔｔの流れ込みが支配的になるため、ノード３１の「Ｌ→Ｈ→ＶＴＴ」への充電はより遅くなり、ＰｃｈメインＴｒ２は完全にＯＦＦせずに、出力用電源電圧ＶＤＤＩＯに流れ続け、ノード３１の充電がさらに遅れることになる。すなわち、ディスイネーブル状態にもかかわらず、電流が流れっぱなしの状態が続く。

そこで、本実施形態では、ディスイネーブル状態への遷移時（イネーブル信号ＥＢがＨ電位からＬ電位への遷移時）、ＥＢ−ＰＡＤ電位判定部２１及び電源電圧／バイアス電圧切替回路２３は、表１のＮｏ．２に示す動作をする。

すなわち、ＥＢ−ＰＡＤ電位判定部２１は、入力信号ＩＮがＨ電位であり、イネーブル信号ＥＢがＬ電位であるから、ディスイネーブル状態と判定し、バイアス電圧ＶｂｉａｓをＰｃｈＴｒ９に印加する切替信号を電源電圧／バイアス電圧切替回路２３に与える。

ＥＢ−ＰＡＤ電位判定部２１から電源電圧／バイアス電圧切替回路２３に切替信号が与えられると、電源電圧／バイアス電圧切替回路２３は、ＰｃｈＴｒ９のゲートに、出力用電源電圧ＶＤＤＩＯよりわずかに下げたバイアス電圧Ｖｂｉａｓ（＜ＶＤＤＩＯ）を印加する（図６（Ｂ））。

これにより、電源電圧／バイアス電圧切替回路２３がＰｃｈＴｒ９のゲートにバイアス電圧Ｖｂｉａｓを印加することで、ＰｃｈＴｒ９のゲート電圧を下げることができるから、外部電圧ＶＴＴ（＞ＶＤＤＩＯ）による外部電流Ｉｖｔｔを、ＰｃｈＴｒ９を経由してノード３１に流れ込ます電流経路をつくることができる。

そして、ＰｃｈＴｒ９を経由して外部電流Ｉｖｔｔがノード３１に流れ込むことにより、ノード３１の電位を速やかに外部電圧ＶＴＴまで上昇させることができ、ノード３１が外部電圧ＶＴＴとなり、フローティングウェル電位が外部電圧ＶＴＴとなり、ＰＡＤ電圧が外部電圧ＶＴＴとなるため、ＰｃｈメインＴｒ２は速やかにＯＦＦとすることができる。またＰｃｈＴｒ９もＯＦＦにすることができる。

また、ＰｃｈＴｒ２をＯＦＦにすることができるから、外部電流ＩｖｔｔのＰｃｈメインＴｒ２への電流経路はカットされ、出力ＰＡＤ５から出力用外部電圧ＶＤＤＩＯまでの電流経路はすべてＯＦＦとすることができ、出力ＰＡＤ５の電位は、Ｈ電位から外部電圧ＶＴＴまで速やかに上昇することができる。

ここで、本実施形態の双方向若しくは出力トライステートバッファ回路１のシミュレーション結果と、従来の入出力回路によりシミュレーション結果とを図８及び図９を参照して比較する。

図８は、従来の入出力回路によるシミュレーション結果である。図８（ａ）に示すように、従来の入出力回路は、ＬｔｏＶＴＴ遷移時では、速やかにＰＡＤ電位をプルアップすることができるが、ＨｔｏＶＴＴ遷移時では、ＰＡＤ電位を速やかにプルアップすることができず滞留が生じている。この滞留が生じている間、図７（Ｃ）に示すように、外部電圧ＶＴＴによる外部電流Ｉｖｔｔは電流経路を流れ続けることになる。

一方、図９は、双方向若しくは出力トライステートバッファ回路１のシミュレーション結果である。図９（ｂ）に示すとおりに、電源電圧／バイアス電圧切替回路２３がバイアス電圧ＶｂｉａｓをＰｃｈＴｒ９に印加することで、ＰｃｈＴｒ９への印加電圧が一瞬下がるため、ＨｔｏＶＴＴ遷移時では、速やかにＰＡＤ電位をプルアップすることができ、図６（Ｂ）に示すように、外部電流Ｉｖｔｔも一瞬だけ流れてすぐ止まることが分かる。

（Ａ−２−３）フローティングウェル充電回路の動作
次に、フローティングウェル充電回路７の動作について図２を参照して詳細に説明する。

ＰＡＤ電位がＬ電位の場合は、ＰｃｈＴｒ７２のゲート電位がＬ電位なるため、ＰｃｈＴｒ７２はＯＮとなり、出力用電源電圧ＶＤＤＩＯを経由してフローティングウェル８が出力用電源電圧ＶＤＤＩＯレベルに充電される。フローティングウェル電位が出力用電源電圧ＶＤＤＩＯレベルとなったときにＯＦＦとなる。このとき、ＰｃｈＴｒ７１が出力用電源電圧ＶＤＤＩＯのため、出力ＰＡＤ５への流れ出し電流はない。

次に、ＰＡＤ電位がＨ電位の場合は、ＰｃｈＴｒ７２のゲート電位がＨ電位となり、ＰｃｈＴｒ７２はＯＦＦであるため、ＰｃｈＴｒ７３を介して出力ＰＡＤ５側からフローティングウェル８にＨレベル電位が充電される。フローティングウェル電位がＨレベルになった時点で、ＰｃｈＴｒ７１、７２及び７３はすべてＯＦＦとなる。

次に、ＰＡＤ電位が外部電圧ＶＴＴ（＞ＶＤＤＩＯ）レベルまで上がろうとした場合、ＰｃｈＴｒ７１は、ドレイン電位が外部電圧ＶＴＴに対して、ゲート電位が出力用電源電圧ＶＤＤＩＯのため、フローティングウェル８へ出力ＰＡＤ５からの外部電流Ｉｖｔｔが流れ込む。上段のＰｃｈＴｒ７２は、ゲート電位がＰＡＤ電位をモニタしているため、ドレイン電位及びゲート電位が外部電圧ＶＴＴ上昇に追従するため、ＯＦＦしたままであり、ＶＤＤＩＯへの流れ込みはない。またＰｃｈＴｒ７３にはフローティングウェルの電位をゲートとしているため、電位上昇に応じて外部電流Ｉｖｔｔをフローティングウェルに充電させる。このようにして、出力用電源電圧ＶＤＤＩＯへの経路はなく、フローティングウェル８の電位を速やかに外部電圧ＶＴＴに上昇させる動作を行う。

（Ａ−３）第１の実施形態の効果
以上のように、本実施形態によれば、入力信号ＩＮがＨ電位である場合に、イネーブル信号ＥＢがＨ電位からＬ電位に遷移した時に、ＥＢ−ＰＡＤ電位判定部２１、バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３が、出力用電源電圧ＶＤＤＩＯよりわずかに電位を下げたバイアス電圧ＶｂｉａｓをＰｃｈＴｒ９に印加することにより、ＰＡＤ電位が出力用電源電位ＶＤＤＩＯより大きい場合にＶＤＤＩＯ側へ流れる外部電流Ｉｖｔｔを、ＰｃｈメインＴｒ２よりもＰｃｈＴｒ９へ流れやすくすることができるので、ノード３１は、速やかにＰＡＤ電位レベルへ充電されるため、ＰｃｈメインＴｒ２を速やかにＯＦＦにすることができる。

これにより、ＰＡＤ電位＞ＶＤＤＩＯとなった場合も、出力用電源電圧ＶＤＤＩＯ側へ流れ込む電流経路をすべてカットできるので、出力用電源電圧ＶＤＤＩＯ、さらに接地電源ＧＮＤへの外部電流Ｉｖｔｔの流れ込みはなくすことができ、外部電圧に速やかにプルアップし、本半導体集積回路が実装されるシステム基板の消費電力低減といった効果が得られる。

（Ｂ）第２の実施形態
次に、本発明の半導体集積回路装置の入出力回路の第２の実施形態について図面を参照して説明する。

第２の実施形態は、図１におけるＥＢ−ＰＡＤ電位判定部２１、バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３の回路構成の詳細について説明する。

（Ｂ−１）ＥＢ−ＰＡＤ電位判定部２１の回路構成及び動作
以下では、まずＥＢ−ＰＡＤ電位判定部２１の詳細な回路構成及び動作について図面を参照して説明する。図１０は、図１におけるＥＢ−ＰＡＤ電位判定部２１の詳細な回路構成を示す。

なお、ここでは、イネーブル信号ＥＢが、Ｈ電位の場合イネーブル状態とし、Ｌ電位の場合ディスイネーブル状態とする。

図１０に示すように、ＥＢ−ＰＡＤ電位判定部２１は、ＮｃｈＴｒ２１１、インバータ回路２１２、ＮＯＲ回路２１３、インバータ２１４を備える。

ＮｃｈＴｒ２１１は、ソースが入力保護抵抗６を有するノードに接続し、ゲートが出力用電源電圧ＶＤＤＩＯに接続し、ドレインが次段のインバータ回路２１２のゲートに接続する。

インバータ回路２１２は、ゲートがＮｃｈＴｒ２１１に接続し、もう１個の入力が出力用電源電圧ＶＤＤＩＯに接続し、出力がＮＯＲ回路２１３の入力に接続する。

ＮＯＲ回路２１３は、インバータ回路２１２の出力と接続し、イネーブル信号ＥＢと接続し、また出力用電源電圧ＶＤＤＩＯに接続し、出力がＮＯＲＯＵＴＡ端子となり、このＮＯＲＯＵＴＡ端子はインバータ回路２１４のゲートに接続する。

インバータ回路２１４は、ＮＯＲ回路２１３の出力と接続し、もう１個の入力が出力用電源電圧ＶＤＤＩＯに接続し、出力がＮＯＲＯＵＴＢ端子となり、ＮＯＲＯＵＴ端子Ａ及びＢからの出力が共にＥＢ−ＰＡＤ電位判定部２１の出力として、電源電圧／バイアス電圧切替回路２３に接続する。

次に、第２の実施形態に係る図１０に示すＥＢ−ＰＡＤ電位判定部２１の動作について説明する。

ＰＡＤ電位がＨ電位である場合、ＮｃｈＴｒ２１１からＨ電位がインバータ回路２１２に出力される。また、ＰＡＤ電位がＬ電位である場合、ＮｃｈＴｒ２１１からＬ電位がインバータ回路２１２に出力される。

ここで、ＮｃｈＴｒ２１１のゲートは出力用電源電圧ＶＤＤＩＯに接続しており、出力ＰＡＤ５からのＰＡＤ電位が入力保護抵抗６を介してＮｃｈＴｒ２１１に印加しても、ＮｃｈＴｒ２１１は、出力用ＶＤＤＩＯより大きい場合（ＰＡＤ電位＞ＶＤＤＩＯ〜ＶＴＴ）でも、出力用電源電圧ＶＤＤＩＯ以上の電位をインバータ回路２１２に印加させないようにしてある。

ＮｃｈＴｒ２１２からの出力がインバータ回路２１２にあたえられると、インバータ回路２１２は、表２に示す論理組み合わせに応じた出力を、ＮＯＲ回路２１３に与える。

つまり、ＮｃｈＴｒ２１１からＨ電位がインバータ回路２１２に与えられると、インバータ回路２１２は、Ｌ電位をＮＯＲ回路２１３に与える。また、ＮｃｈＴｒ２１１からＬ電位がインバータ回路２１２に与えられると、インバータ回路２１２は、Ｈ電位をＮＯＲ回路２１３に与える。

インバータ回路２１２からの出力がＮＯＲ回路２１３に与えられると、ＮＯＲ回路は、インバータ回路２１３からの出力電位とイネーブル信号ＥＢの電位状態とに基づく出力をＮＯＲＯＵＴＡ端子に出力する。

すなわち、インバータ２１２からの出力がＨ電位であり、かつ、イネーブル信号ＥＢがＬ電位である場合、ＮＯＲ回路２１３は、Ｌ電位をＮＯＲＯＵＴＡ端子に出力する（表２．Ｎｏ．１）。

また、インバータ２１２からの出力がＬ電位であり、かつ、イネーブル信号ＥＢがＬ電位である場合、ＮＯＲ回路２１３は、Ｈ電位をＮＯＲＯＵＴＡ端子に出力する（表２．Ｎｏ．２）。

さらに、インバータ２１２からの出力がＨ電位であり、かつ、イネーブル信号ＥＢがＨ電位である場合、ＮＯＲ回路２１３は、Ｌ電位をＮＯＲＯＵＴＡ端子に出力する（表２．Ｎｏ．３）。

また、インバータ２１２からの出力がＬ電位であり、かつ、イネーブル信号ＥＢがＨ電位である場合、ＮＯＲ回路２１３は、Ｌ電位をＮＯＲＯＵＴＡ端子に出力する（表２．Ｎｏ．４）。

これは、第１の実施形態で説明したように、電源電圧／バイアス電圧切替回路２３がＰｃｈＴｒ９に対してバイアス電圧Ｖｂｉａｓを印加するのは、イネーブル信号ＥＢがＬ電位であり、かつ、ＰＡＤ電位がＨ電位である場合のみである。従って、この場合にのみ、異なる出力信号を電源電圧／バイアス電圧切替回路２３に出力することができるようにする。

そして、ＮＯＲ回路２１３からの出力がインバータ回路２１４に与えられると、インバータ回路２１４は、表２に示す論理組み合わせに応じた出力を、ＮＯＲＯＵＴＡ端子及びＮＯＲＯＵＴＢ端子に出力する。

これにより、ＥＢ−ＰＡＤ電位判定部２１は、イネーブル信号ＥＢがＬ電位であり、かつ、ＰＡＤ電位がＨ電位である場合のみ、異なる出力信号を電源電圧／バイアス電圧切替回路２３に出力することができる。

以上のように、第２の実施形態に係るＥＢ−ＰＡＤ電位判定部２１によれば、所定の論理組み合わせにより、出力ＰＡＤ５の電位状態及びイネーブル信号ＥＢの電位状態に応じて、電源電圧／バイアス電圧切替回路２３の出力電圧を切り替えられるような信号を出力できる。

これらについては、ＰｃｈメインＴｒ２以外はフローティングウェルを使用していないので、ＳＯＧ（Ｓｅａ Ｏｆ Ｇａｔｅ）などの決まったユニットセルにてＴｒサイズが自由に変更できない方式の半導体集積回路についても、ビルトインとして容易に適用可能である。また、簡単な組合せ回路で構成するため、速度や、ディスイネーブル→イネーブル→ディスイネーブルなど頻繁に遷移する状態になっても、滞留等生じず、速やかに論理動作がなされる。

（Ｂ−２）バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３の回路構成及び動作
次に、図１におけるバイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３の回路構成の詳細について説明する。

図１１は、第１の実施形態のバイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３の詳細な回路構成を示すものである。

バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３は、ＥＢ−ＰＡＤ電位判定部２１からの出力ＮＯＲＯＵＴＡ端子及びＮＯＲＯＵＴＢが接続している。

図１１に示すように、バイアス電圧生成部２２は、Ｎ個の縦積接続するＮｃｈＴｒ２２１〜２２Ｎ（本実施形態では、Ｎ＝５とする）、Ｎｃｈ２２６〜２２８を備える。

ＮｃｈＴｒ２２１は、ゲートがＮＯＲＯＵＴＡ端子に接続し、ドレインが出力用電源電圧ＶＤＤＩＯに接続し、ソースがＮｃｈＴｒ２２２のドレインに接続している。

各ＮｃｈＴｒ２２２〜２２Ｎは、ドレインが上段のＮｃｈＴｒ２２１〜２２４のソースに接続し、ゲートがＮｃｈＴｒ２２６〜２２８のドレイン側に接続し、ソースが下段のＮｃｈＴｒ２２３〜２２Ｎのドレインに接続する。なお、ＮｃｈＴｒ２２Ｎのソースは接地電源ＧＮＤに接続する。

また、ＮｃｈＴｒ２２１とＮｃｈＴｒ２２２との間は、バイアス電圧Ｖｂｉａｓとして接続する。

各ＮｃｈＴｒ２２６〜２２７は、ゲートがＮＯＲＯＵＴＢ端子に接続し、ドレインが、ＮｃｈＴｒ２２２〜２２４のゲートに接続し、ソースが接地電源ＧＮＤに接続する。

電源電圧／バイアス電圧切替回路２３は、ＮｃｈＴｒ２３１、ＰｃｈＴｒ２３２及びＴＧ２３３を備える。

ＮｃｈＴｒ２３１は、ソースがバイアス生成部２２からのバイアス電圧Ｖｂｉａｓに接続し、ゲートがＮＯＲＯＵＴＡ端子に接続し、ドレインがＰｃｈＴｒ９のゲートに接続する。

ＰｃｈＴｒ２３２は、ソースが出力用電源電圧ＶＤＤＩＯに接続し、ゲートがＮＯＲＯＵＴＡに接続し、ドレインがＴＧ２３３に接続する。

ＴＧ２３３は、ＰｃｈＴｒ２３２側のゲートがＮＯＲＯＵＴＡに接続し、ＮｃｈＴｒ２３１側のゲートがＮＯＲＯＵＴＢに接続し、出力はＰｃｈＴｒ９のゲートに接続する。

まず、イネーブル状態（イネーブル信号ＥＢがＨ電位）である場合、またはＰＡＤ電位がＬ電位であって、ディスイネーブル状態（イネーブル信号ＥＢがＬ電位）である場合、ＥＢ−ＰＡＤ電位判定部２１は、表２に示すように、ＮＯＲＯＵＴＡ端子の出力をＬ電位とし、及び、ＮＯＲＯＵＴＢ端子の出力をＨ電位として、バイアス生成部２２及び電源電圧／バイアス電圧切替回路２３に出力する。

このとき、電源電圧／バイアス電圧切替回路２３において、ＮｃｈＴｒ２３１はＯＦＦである。また、ＰｃｈＴｒ２３２はＯＮになり、またＴＧ２２３もＯＮであるから、出力用電源電圧ＶＤＤＩＯがＰｃｈＴｒ９のゲートに印加される。

この間、バイアス電圧生成部２２では、ＮｃｈＴｒ２２１はＯＦＦし、ＮＯＲＯＵＴＢがＨ電位であるから、ＮｃｈＴｒ２２６〜２２８はＯＮとなるため、縦積ＮｃｈＴｒ２２１〜２２Ｎまでの各ノードにおける電位は全て０となる。

また、ＰＡＤ電位がＨ電位であって、ディスイネーブル状態（イネーブル信号ＥＢがＬ電位）である場合、ＥＢ−ＰＡＤ電位判定部２１は、表２に示すように、ＮＯＲＯＵＴＡ端子の出力をＨ電位とし、ＮＯＲＯＵＴＢ端子の出力をＬ電位として、バイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３に出力する。

このとき、バイアス電圧生成部２２において、ＮｃｈＴｒ２２１はＯＮとなり、ＮｃｈＴｒ２２６〜２２８はＯＦＦとなる。

また、ＮｃｈＴｒ２２２〜２２Ｎもアクティヴになり、バイアス電圧Ｖｂｉａｓが上昇するまでＯＮしつづけ、バイアス電圧Ｖｂｉａｓが出力用電源電圧ＶＤＤＩＯからＮｃｈＴｒの約Ｖｔ分程度下げた値まで上昇してＯＦＦし、バイアス電圧Ｖｂｉａｓを電源電圧／バイアス電圧切替回路２３に出力する。

この状態では、電源電圧／バイアス電圧切替回路２３では、ＰｃｈＴｒ２３２はＯＦＦし、ＴＧ２３３もＯＦＦとなる。また、ＮｃｈＴｒ２３１はＯＮとなっているから、バイアス電圧生成部２２からのバイアス電圧Ｖｂｉａｓが、ＮｃｈＴｒ２３１を介してＰｃｈＴｒ９のゲートに印加される。

以上、第２の実施形態に係るバイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３によれば、論理回路及びシンプルなＴｒの組合せにより、容易に構成できる。また、バイアス電圧を生成する際も、余分なリーク電流が発生することはない。

これらのＴｒについては、フローティングウェルなどを使用しておらず、ＳＯＧなどの決まったユニットセルにてＴｒサイズが自由に変更できない方式の半導体集積回路についても、ビルトインとして容易に適用可能である。また、簡単な回路で構成するため、速度や、「ディスイネーブル状態→イネーブル状態→ディスイネーブル状態」など頻繁に遷移する状態になっても、滞留等生じず、速やかに論理動作がなされる。

（Ｂ−３）ＥＢ−ＰＡＤ電位判定部２１の回路構成の変形例
次に、ＥＢ−ＰＡＤ電位判定部２１の回路構成の変形例について説明する。

上述した第１の実施形態では、イネーブル信号ＥＢが、Ｈ電位の場合をイネーブル状態とし、Ｌ電位の場合をディスイネーブル状態とした場合のできようについて説明した。また、上記図１０で示したＥＢ−ＰＡＤ電位判定部２１の回路構成は、このような場合に適用可能な回路構成について説明した。

以下では、イネーブル信号ＥＢが、Ｌ電位である場合をイネーブル状態とし、Ｈ電位である場合をディスイネーブル状態とする場合に適用可能なＥＢ−ＰＡＤ電位判定部２１の回路構成について説明する。

図１２に示すように、ＥＢ−ＰＡＤ電位判定部２１は、ＮｃｈＴｒ２１１、ＮＡＮＤ回路２１５、インバータ２１４を備える。

図１０のＥＢ−ＰＡＤ電位判定部２１と異なる点は、インバータ回路２１２をなくし、ＮＯＲ回路２１３をＮＡＮＤ回路２１５に変更した点である。

従って、図１０のＥＢ−ＰＡＤ電位判定部２１の詳細な説明で説明した構成については省略する。

ＮＡＮＤ回路２１５は、ＮｃｈＴｒ２１１の出力と接続し、イネーブル信号ＥＢと接続し、また出力用電源電圧ＶＤＤＩＯに接続し、出力がＮＯＲＯＵＴＡ端子となり、このＮＯＲＯＵＴＡ端子はインバータ回路２１４のゲートに接続する。

ＮＡＮＤ回路２１５の論理動作は表３に示す動作を行う。

つまり、ディスイネーブル状態（イネーブル信号ＥＢがＨ電位）であり、ＰＡＤ電位がＨ電位である場合に、電源電圧／バイアス電圧切替回路２３がＰｃｈＴｒ９にバイアス電圧Ｖｂｉａｓを印加できるように、ＥＢ−ＰＡＤ電位判定部２１が他の状態とは異なる論理出力をバイアス電圧生成部２２及び電源電圧／バイアス電圧切替回路２３に出力できるようにするものである。

以上のように、図１２に示すＥＢ−ＰＡＤ電位判定部２１によれば、上記図１０で説明したＥＢ−ＰＡＤ電位判定部２１と同様の効果を奏することができる。

また、図１２に示すＥＢ−ＰＡＤ電位判定部２１によれば、イネーブル信号ＥＢからインバータ回路を追加経由させるように構成をとれば、図１０で説明したＥＢ−ＰＡＤ電位判定部２１と同様の動作となる。

第１の実施形態の双方向又は出力トライステートバッファ回路の回路構成図である。 第１の実施形態のフローティングウェル充電回路の回路構成図である 第１の実施形態における回路動作を示す説明図である。 第１の実施形態における回路動作を示す説明図である。 第１の実施形態における回路動作を示す説明図である。 第１の実施形態における回路動作を示す説明図である。 従来の入出力回路の回路動作を示す説明図である。 従来の入出力回路のシミュレーション結果を示す説明図である。 第１の実施形態の双方向又は出力トライステートバッファ回路のシミュレーション結果を示す説明図である。 第２の実施形態のＥＢ−ＰＡＤ電位判定部の回路構成図である。 第２の実施形態のバイアス電圧生成部及び電源電圧／バイアス電圧切替回路の回路構成図である。 第２の実施形態のＥＢ−ＰＡＤ電位判定部の回路構成図である。

符号の説明

１…双方向又は出力トライステートバッファ回路、２…ＰｃｈメインＴｒ、
３、４…ＮｃｈメインＴｒ、５…出力ＰＡＤ、６…入力保護抵抗、
７…フローティングウェル充電回路、８…フローティングウェル、
９…ＰｃｈＴｒ、１０…トランスファーゲート（ＴＧ）、
２１…ＥＢ−ＰＡＤ電位判定部、２２…バイアス電圧生成部、
２３…電源電圧／バイアス電圧切替回路、３１…ノード、
ＶＤＤＩＯ…出力用電源電圧、ＶＴＴ…外部電圧、４１…ＮＡＮＤゲート、
４２…ＮＯＲゲート、４３…インバータ回路。

Claims (8)

1. フローティングウェル基板上にあり、電源と接地との間に接続し、ゲート電極に接続するノードの電位に応じてオン・オフすることで、接続するＰＡＤ端子に印加された外部電圧により生じた電流の上記電源への流れ込みを防ぐ第１のＰＭＯＳトランジスタと、
   上記フローティングウェル基板に接続し、上記ＰＡＤ端子及び上記ノードと接続する第２のＰＭＯＳトランジスタと、
   上記ＰＡＤ端子における電位とイネーブル信号の電位とに基づいて、上記第２のＰＭＯＳトランジスタのゲート電極に印加する電位を調整する印加電位調整回路手段と
   を備えることを特徴とする半導体集積回路装置の入出力回路。
2. 上記印加電位調整回路手段は、上記ＰＡＤ端子の電位が上記電源電圧より大きい場合に、ディスネーブル状態へ遷移したとき、上記電源電圧より電位が小さいバイアス電圧を上記第２のＰＭＯＳトランジスタのゲート電極に印加することを特徴とする請求項１に記載の半導体集積回路装置の入出力回路。
3. 上記第１のＰＭＯＳトランジスタのフローティングウェルの電位を充電するフローティングウェル充電回路を備えることを特徴とする請求項２に記載の半導体集積回路の入出力回路。
4. 上記印加電位調整回路手段は、
   上記イネーブル信号の電位に基づいてディスイネーブル状態であるか否かを判定し、その判定結果と上記ＰＡＤ端子の電位状態とに応じた第１の印加電位切替信号及び第２の印加電位切替信号を出力する電位判定回路部と、
   上記電源電圧よりも電位が小さいバイアス電圧を生成するバイアス電圧生成回路部と、
   上記電源と接続し、上記電位判定回路部からの上記印加電圧切替信号に応じて、接続する上記電源からの上記電源電圧と、上記バイアス電圧生成回路部が生成した上記バイアス電圧とのいずれかを上記第２のＰＭＯＳトランジスタのゲート電極に印加する電位切替回路部と
   を有することを特徴とする請求項３に記載の半導体集積回路装置の入出力回路。
5. 上記電位判定回路部は、
   ゲート電極が上記電源に接続し、第１の電極が上記ＰＡＤ端子に接続し、第２の電極が次段のインバータ回路部に接続する第１のＮＭＯＳトランジスタと、
   上記第１のＮＭＯＳトランジスタに接続する第１のインバータ回路部と、
   入力する上記イネーブル信号の信号線に接続し、入力した上記イネーブル信号と、上記インバータ回路からの電位とに基づいて論理和否定をする論理和否定回路部と、
   上記論理和否定回路部からの上記第１の印加電位切替信号と、上記論理和否定回路部からの上記第１の印加電位切替信号を反転させた上記第２の印加電位切替信号とを出力する第２のインバータ回路部と
   を有することを特徴とする請求項４に記載の半導体集積回路装置の入出力回路。
6. 上記電位判定回路部は、
   ゲート電極が上記電源に接続し、第１の電極が上記ＰＡＤ端子に接続し、第２の電極が次段の論理積否定回路部に接続する第１のＮＭＯＳトランジスタと、
   入力する上記イネーブル信号の信号線に接続し、入力した上記イネーブル信号と、上記第１のＮＭＯＳトランジスタからの電位とに基づいて論理積否定をする論理積否定回路部と、
   上記論理積否定回路部からの上記第１の印加電位切替信号と、上記論理積否定回路部からの第１の印加電位切替信号を反転させた第１の印加電位切替信号とを出力するインバータ回路部と
   を有することを特徴とする請求項４に記載の半導体集積回路装置の入出力回路。
7. 上記バイアス電圧生成回路部は、
   電源と接地との間に縦積接続してなるＮ（Ｎは正の整数）個のＮＭＯＳトランジスタを有する第１のＮＭＯＳトランジスタ群と、
   上記電位判定回路部と接続して上記第２の印加電位切替信号を入力するゲート電極と、第１の電極が上記第１のＮＭＯＳトランジスタ群の各ＮＭＯＳトランジスタの第１の電極に接続し、第２の電極が接地する複数のＮＭＯＳトランジスタを有する第２のＮＭＯＳトランジスタ群と
   を有し、
   上記第１のＮＭＯＳトランジスタ群が、
   ゲート電極が上記電位判定回路部と接続して上記第１の印加電位切替信号を入力し、第１の電極が上記電源に接続し、第２の電極が次段ＮＭＯＳトランジスタの第１の電極に接続する第１段目のＮＭＯＳトランジスタと、
   ゲート電極が上記第２のＮＭＯＳトランジスタ群を構成するＮＭＯＳトランジスタの第１の電極及び当該ＮＭＯＳトランジスタの第１の電極と接続し、第１の電極が上記第１段目のＮＭＯＳトランジスタの第２の電極と接続し、第２の電極が次段ＮＭＯＳトランジスタの第１の電極に接続し、上記第１段目のＮＭＯＳトランジスタと接続する間にバイアス電圧として接続されている第２段目のＮＭＯＳトランジスタと、
   ゲート電極が上記第２のＮＭＯＳトランジスタ群を構成するＮＭＯＳトランジスタの第１の電極及び当該ＮＭＯＳトランジスタの第１の電極と接続し、第１の電極が第（Ｎ−２）段目のＮＭＯＳトランジスタの第２の電極と接続し、第２の電極が第Ｎ段目のＮＭＯＳトランジスタの第１の電極に接続する第（Ｎ−１）段目のＮＭＯＳトランジスタと、
   ゲート電極が上記第２のＮＭＯＳトランジスタ群を構成するＮＭＯＳトランジスタの第１の電極と接続し、第１の電極が第（Ｎ−１）段目のＮＭＯＳトランジスタの第２の電極と接続し、第２の電極が接地する第Ｎ段目のＮＭＯＳトランジスタと
   を有することを特徴とする請求項４に記載の半導体集積回路装置の入出力回路。
8. 上記電位切替回路部は、
   ゲート電極が上記電位判定回路部に接続して上記第１の印加電位切替信号を入力し、第１の電極が上記バイアス電圧生成回路部からの上記バイアス電圧を入力し、第２の電極が上記第２のＰＭＯＳトランジスタのゲート電極に接続する第２のＮＭＯＳトランジスタと、
   ゲート電極が上記電位判定回路部に接続して上記第１の印加電位切替信号を入力し、第１の電極が電源に接続し、第２の電極が後述するトランスファー回路に接続する第３のＰＭＯＳトランジスタと、
   第１の電極が上記電位判定回路部からの上記第１の印加電位切替信号を入力し、第２の電極が上記電位判定回路部からの上記第２の印加電位切替信号を入力し、第３の電極が上記第３のＰＭＯＳトランジスタに接続し、第４の電極が上記第２のＰＭＯＳトランジスタのゲート電極に接続するトランスファー回路と
   を有することを特徴とする請求項４に記載の半導体集積回路装置の入出力回路。
   
   
   
   
   

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