JP3684210B2 - Ｃｍｏｓ出力バッファー回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、出力バッファーの駆動力をその動作中に変えるように制御する駆動力制御回路を有するＣＭＯＳ出力バッファー回路に関する。
【０００２】
【従来の技術】
近年の集積回路の動作速度向上の著しい進展に伴い、その出力バッファーにも高速化が要求されてきた。この要求に応える手段として、出力バッファーの駆動力の向上が図られてきたが、一方、駆動力の向上は、オーバーシュート、アンダーシュート、リンギングといったノイズ発生の問題を引き起こしていた。
【０００３】
そこで、出力バッファーには、駆動力の向上と低ノイズ化という相反する要求を同時に解決することが求められてきた。
【０００４】
この解決策の一つとして、出力バッファーの動作中にその駆動力を変えるものがある。デジタル回路の出力バッファーに求められる高速化とは、次段入力の論理しきい値に如何に早く到達するかであり、そのため出力バッファーには、状態遷移開始から次段入力の論理しきい値レベル到達までは高い駆動力が求められる。
【０００５】
一方、ノイズが発生しやすいのは、出力レベルが次段入力の論理しきい値に到達した後であり、特に駆動力が高いとノイズが顕著に発生する。ノイズ低減のためには、出力レベルが次段入力の論理しきい値に到達したら出力バッファーの駆動力を下げることが有効である。
【０００６】
図６に従来のＣＭＯＳ出力バッファー制御回路の回路構成を示す。入力１０１はサブバッファー１０２を介して出力バッファーのメインバッファー１０３に接続されている。メインバッファー１０３は出力端子１０４に接続され、負荷容量１０５を駆動する。また、出力端子１０４には、立ち上がり駆動力増強用のＰチャネルＭＯＳＦＥＴ（以下ＰＭＯＳと称す）１０６_１と立ち下がり駆動力増強用のＮチャネルＭＯＳＦＥＴ（以下ＮＭＯＳと称す）１０６_２からなる駆動力増強バッファー１０６がメインバッファー１０３に並列に接続されている。
【０００７】
ＰＭＯＳ１０６_１のゲート端子には、２入力のＮＡＮＤ１０８が接続され、ＮＭＯＳ１０６_２のゲート端子には、２入力のＮＯＲ１０９が接続されている。ＮＡＮＤ１０８とＮＯＲ１０９の入力はともに、入力１０１と出力端子１０４のインバータ１０７による反転出力である。すなわち、この駆動力増強バッファ１０６のオン／オフの制御は、入力１０１と出力端子１０４からのフィードバックにより行われるものである。
【０００８】
なお、出力端子１０４と負荷容量１０５の間には、集積回路のパッケージのピンやボンディングワイヤ等による寄生インダクタンス１１０が存在している。
【０００９】
ここで、出力遷移時の駆動力増強バッファー１０６の動作について説明する。まず、入力１０１が‘Ｈ’で入出力とも安定しているとき、出力端子１０４も‘Ｈ’であるのでインバータ１０７の出力は‘Ｌ’となっている。したがって、ＮＡＮＤ１０７の出力は‘Ｈ’、ＮＯＲ１０８の出力は‘Ｌ’となっており、ＰＭＯＳ１０６_１およびＮＭＯＳ１０６_２はともにオフ、すなわち駆動力増強バッファー１０６は機能していない。
【００１０】
次に入力１０１が‘Ｈ’から‘Ｌ’に変化すると、出力端子１０４も‘Ｈ’から‘Ｌ’へ変化し始めるが、負荷容量１０５の大きさに依存する出力遅延時間がある。したがって、インバータ１０７の出力は、入力１０１が‘Ｈ’から‘Ｌ’に変化した直後は依然‘Ｌ’のままである。そのため、ＮＯＲ１０８の入力がともに‘Ｌ’となり、出力が‘Ｈ’となってＮＭＯＳ１０６_２はオンする。
【００１１】
一方、ＮＡＮＤ１０７は入力１０１が‘Ｌ’となったため、出力の‘Ｈ’が継続し、ＰＭＯＳ１０６_１はオフしたままである。
【００１２】
すなわち、この期間、駆動力増強バッファー１０６は、ＮＭＯＳ１０６_２のみがオンすることにより、メインバッファー１０３が出力を立ち下げようとする駆動力を増強する働きをする。
【００１３】
その後、出力端子１０４のレベルがインバータ１０７の論理しきい値を越えるとインバータ１０７の出力は‘Ｈ’となり、ＮＯＲ１０８の出力が‘Ｌ’となってＮＭＯＳ１０６_２はオフする。ここで駆動力増強バッファー１０６の動作は終了する。つまり、駆動力増強バッファー１０６は、出力端子１０４のレベルが変化を始めてからインバータ１０７の論理しきい値を越えるまで機能するものである。
【００１４】
図７にその様子を示す。出力波形の立ち下がり当初はメインバッファー１０３と駆動力増強バッファー１０６が共に働くため急激に立ち下がるが、出力レベルがインバータ１０７の論理しきい値を越えると駆動力増強バッファー１０６が動作しなくなるため出力の変化が緩やかになる。
【００１５】
なお、図７には示していないが、入力１０１が‘Ｌ’から‘Ｈ’に変化するときは、出力端子１０４のレベルがインバータ１０７の論理しきい値を越えるまでＮＡＮＤ１０８の出力が‘Ｌ’となり、ＰＭＯＳ１０６_１をオンにして立ち上がり直後の出力の変化を速くする。
【００１６】
このようにして、図６の回路では、インバータ１０７とＮＯＲ１０９もしくはＮＡＮＤ１０８が、出力遷移直後は駆動力を高くし、遷移途中からは駆動力を下げるという出力バッファーの駆動力を制御する動作を行っている。
【００１７】
【発明が解決しようとする課題】
しかしながら従来のＣＭＯＳ出力バッファー制御回路には、遷移途中で駆動力を下げる際に内部振動が発生しやすいという問題点がある。これは、駆動力の急激な変化により単位時間当たりの電流変化率が大きくなり、これと寄生インダクタンス１１０との積からなる逆起電力が増大し、出力の変化を逆方向へ押し戻そうとすることに起因する。
【００１８】
この逆起電力によるレベルの低下により、一旦インバータ１０７の論理しきい値を越えたと判定された出力が再度論理しきい値以下と判定され、駆動力増強バッファー１０６を再度オンさせる。すると先程とは逆方向に働く逆起電力が生じ、今度は駆動力増強バッファー１０６をオフさせるように作用する。この繰り返しが振動を発生させるものであり、そのシミュレーション例を図８に示す。
【００１９】
この駆動力の急激な変化をもたらす要因は、駆動力増強バッファー１０６を制御するインバータ１０７とＮＡＮＤ１０８もしくはＮＯＲ１０９で構成される駆動力制御回路のゲインの高さにある。
【００２０】
図９は、出力端子１０４が‘Ｈ’から‘Ｌ’に変化するときを例にとって、この駆動力制御回路からインバータ１０７とＮＯＲ１０９で構成される部分を抜き出したもので、ここではＮＯＲ１０９をＭＯＳＦＥＴを用いて表わしている。
【００２１】
図９において、入力１０１が‘Ｈ’から‘Ｌ’に変化した直後は、出力端子１０４がまだ‘Ｈ’のままであり、インバータ１０７の反転出力であるＮＯＲ入力１０９_１は‘Ｌ’のままである。したがってＮＯＲ出力１０９_２は‘Ｈ’となる。
【００２２】
その後、出力端子１０４が‘Ｌ’に変化するとＮＯＲ入力１０９_１は‘Ｈ’に変化する。するとＰＭＯＳ１０９_３はオンからオフ、ＮＭＯＳ１０９_４はオフからオンへ状態が変化し、ＮＯＲ出力１０９_２は‘Ｌ’となる。このときＰＭＯＳ１０９_３の状態変化とＮＭＯＳ１０９_４の状態変化が同時に起きるため、ＮＯＲ出力１０９_２の‘Ｌ’から‘Ｈ’への変化は急峻である。
【００２３】
図１０に出力端子１０４の電圧の変化に対するＮＯＲ出力１０９_２の電圧の変化の様子を示す。入力に対する出力の変化が急峻であることは、この駆動力制御回路のゲインが高いことを示している。
【００２４】
ＮＯＲ出力１０９_２の出力変化が急峻であるため、駆動力増強バッファー１０６のＮＭＯＳ１０６_２が急激にオフし、出力端子１０４への駆動力は急激に減少する。
【００２５】
また、この駆動力制御回路のゲインの高さにより制御回路の出力信号傾きは、出力端子１０４の電圧変化の傾きによらず、ほぼ一定である。図１１に出力端子１０４の傾きの異なる２種類の波形（入力波形１、入力波形２）に対するＮＯＲ出力１０９_２の応答波形（出力波形１、出力波形２）を示すが、出力波形１と出力波形２で、電圧変化の傾きがほぼ同じであることがわかる。
【００２６】
寄生インダクタンス１１０の逆起電力に起因する発振に関しては、図１１の入力波形２のような傾きの緩やかな波形に対して制御回路の出力信号傾きが急であることが問題である。出力端子１０４の電圧変化の傾きが急な波形の場合、多少逆起電力が発生してもそれを上回る速さで出力端子１０４の電圧レベルが変化するため、逆起電力の影響が打ち消されるが、傾きの緩やかな波形では、逆起電力の影響を打ち消すほど出力端子１０４の電圧レベルが変化しないため、振動が顕著に起きる。
【００２７】
一方、出力端子１０４の電圧変化傾きが急な波形の場合、駆動力増強バッファー１０６を早くオフさせるためにこの駆動力制御回路の出力傾きも急であることが望ましい。さもないと、ノイズが問題となる状況でも駆動力が増強されたままとなってしまう。
【００２８】
なお、ここまでは、入力１０１が‘Ｈ’から‘Ｌ’に変化する場合を例にとって説明したが、入力１０１が‘Ｌ’から‘Ｈ’に変化する場合も、ＰＭＯＳ１０６_１を制御するインバータ１０７とＮＡＮＤ１０８により構成される駆動力制御回路のゲインの高さに起因して、やはり出力端子１０４に振動が生じる。
【００２９】
すなわち、ＣＭＯＳ出力バッファーの制御回路のスイッチング時に出力端子に振動が生じるという問題がある。
【００３０】
そこで、本発明の目的は、駆動力制御回路出力の傾きをバッファー出力信号の変化の傾きに応じて変化させることにより、出力端子に生じる振動を抑制することができるＣＭＯＳ出力バッファー回路を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の一態様によれば、入力信号が入力され、出力端子から出力信号を出力するバッファーと、前記出力端子と第１の電源との間である第１の位置、及び、前記出力端子と第２の電源との間の第２の位置の一方に設けられた第１ＭＯＳＦＥＴを有する駆動力増強用バッファーと、前記出力端子に接続され、第１の論理しきい値を有し、前記出力信号を用いて前記第１の論理しきい値で論理演算をし、第１論理信号を出力する第１論理回路と、前記出力端子に接続され、前記第１の論理しきい値より高い第２の論理しきい値を有し、前記出力信号を用いて前記第２の論理しきい値で、前記第１論理回路と同じ論理演算をし、第２論理信号を出力する第２論理回路と、前記第１ＭＯＳＦＥＴのゲートに接続され、前記第１ＭＯＳＦＥＴを制御する制御信号を出力する、第３論理回路であって、第３の電源と第４の電源との間で直列に接続されたＰチャネルの第２ＭＯＳＦＥＴとＮチャネルの第３ＭＯＳＦＥＴとを有し、第２ＭＯＳＦＥＴのゲートには前記第１論理信号が入力され、第３ＭＯＳＦＥＴのゲートには前記第２論理信号が入力される第３論理回路とを備えることを特徴とする出力バッファー回路が提供される。
【００３２】
また、本発明の出力バッファー回路は、入力信号を入力とする出力反転型のサブバッファーと、前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、前記出力端子とＶＤＤ端子の間に接続される駆動力増強用ＰチャネルＭＯＳＦＥＴと、前記出力端子とＶＳＳ端子の間に接続される駆動力増強用ＮチャネルＭＯＳＦＥＴと、前記駆動力増強用ＰチャネルＭＯＳＦＥＴのゲート端子と前記ＶＤＤ端子との間に接続された第１のＰチャネルＭＯＳＦＥＴおよびこれに並列接続されて前記入力信号をゲート入力とする第２のＰチャネルＭＯＳＦＥＴ、ならびに前記駆動力増強用ＰチャネルＭＯＳＦＥＴのゲート端子と前記ＶＳＳ端子との間に直列に接続される第１のＮチャネルＭＯＳＦＥＴおよび前記入力信号をゲート入力とする第２のＮチャネルＭＯＳＦＥＴからなる第１のＣＭＯＳ回路と、前記駆動力増強用ＮチャネルＭＯＳＦＥＴのゲート端子と前記ＶＤＤ端子との間に直列に接続される第３のＰチャネルＭＯＳＦＥＴおよび前記入力信号をゲート入力とする第４のＰチャネルＭＯＳＦＥＴ、ならびに前記駆動力増強用ＮチャネルＭＯＳＦＥＴのゲート端子と前記ＶＳＳ端子との間に接続された第３のＮチャネルＭＯＳＦＥＴおよびこれに並列接続されて前記入力信号をゲート入力とする第４のＮチャネルＭＯＳＦＥＴからなる第２のＣＭＯＳ回路と、前記出力端子を入力とし、且つその出力が前記第1のＣＭＯＳ回路の前記第１のＰチャネルＭＯＳＦＥＴおよび前記第２のＣＭＯＳ回路の前記第３のＰチャネルＭＯＳＦＥＴのゲート端子に接続される第1のインバータと、前記出力端子を入力とし、その出力が前記第1のＣＭＯＳ回路の前記第１のＮチャネルＭＯＳＦＥＴおよび前記第２のＣＭＯＳ回路の前記第３のＮチャネルＭＯＳＦＥＴのゲート端子に接続され、且つ論理しきい値が前記第1のインバータと異なる第２のインバータとからなることを特徴とする。
【００３３】
また、本発明の出力バッファー回路は、入力信号を入力とする出力反転型のサブバッファーと、前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、前記出力端子とＶＤＤ端子の間に接続される駆動力増強用ＰチャネルＭＯＳＦＥＴと、前記出力端子とＶＳＳ端子の間に接続される駆動力増強用ＮチャネルＭＯＳＦＥＴと、前記駆動力増強用ＰチャネルＭＯＳＦＥＴのゲート端子と前記ＶＤＤ端子との間に接続されるＰチャネルＭＯＳＦＥＴと前記ゲート端子と前記ＶＳＳ端子との間に接続されるＮチャネルＭＯＳＦＥＴからなる第１のＣＭＯＳ回路と、前記駆動力増強用ＮチャネルＭＯＳＦＥＴのゲート端子と前記ＶＤＤ端子との間に接続されるＰチャネルＭＯＳＦＥＴと前記ゲート端子と前記ＶＳＳ端子との間に接続されるＮチャネルＭＯＳＦＥＴからなる第２のＣＭＯＳ回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、且つその出力が前記第１のＣＭＯＳ回路のＰチャネルＭＯＳＦＥＴに接続される第１のＮＯＲ回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、その出力が前記第１のＣＭＯＳ回路のＮチャネルＭＯＳＦＥＴに接続され、且つ論理しきい値が前記第1のＮＯＲ回路と異なる第２のＮＯＲ回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、且つその出力が前記第２のＣＭＯＳ回路のＰチャネルＭＯＳＦＥＴに接続される第１のＮＡＮＤ回路と、前記サブバッファーの出力および前記メインバッファーの出力を入力とし、その出力が前記第２のＣＭＯＳ回路のＮチャネルＭＯＳＦＥＴに接続され、且つ論理しきい値が前記第1のＮＡＮＤ回路と異なる第２のＮＡＮＤ回路とからなることを特徴とする。
【００３４】
また、本発明の出力バッファー回路は、入力信号を入力とする出力反転型のサブバッファーと、前記サブバッファーの出力を入力として出力端子を駆動する出力反転型のメインバッファーと、前記出力端子とＶＳＳ端子の間に接続される駆動力増強用ＮチャネルＭＯＳＦＥＴと、前記駆動力増強用ＮチャネルＭＯＳＦＥＴのゲート端子と前記ＶＤＤ端子との間に直列に接続される第１のＰチャネルＭＯＳＦＥＴおよび前記入力信号をゲート入力とする第２のＰチャネルＭＯＳＦＥＴ、ならびに前記駆動力増強用ＮチャネルＭＯＳＦＥＴのゲート端子と前記ＶＳＳ端子との間に接続された第１のＮチャネルＭＯＳＦＥＴおよびこれに並列接続されて前記入力信号をゲート入力とする第２のＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路と、前記出力端子を入力とし、且つその出力が前記ＣＭＯＳ回路の前記第１のＰチャネルＭＯＳＦＥＴのゲート端子に接続される第1のインバータと、前記出力端子を入力とし、その出力が前記ＣＭＯＳ回路の前記第１のＮチャネルＭＯＳＦＥＴのゲート端子に接続され、且つ論理しきい値が前記第1のインバータと異なる第２のインバータとからなることを特徴とする。
【００３５】
このような本発明のＣＭＯＳ出力バッファー回路によれば、駆動力制御回路のゲインは小さくなり、出力信号の変化の傾きに応じて駆動力制御回路出力の傾きも変化させることができる。したがって、ＣＭＯＳ出力バッファーの出力端子に生じる振動の発生を抑制することできる。
【００３６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００３７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＣＭＯＳ出力バッファー回路の回路図である。
【００３８】
図１において、入力１はサブバッファー２を介して出力バッファーのメインバッファー３に接続されている。メインバッファー３は出力端子４に接続され、負荷容量（図示せず）を駆動する。また、出力端子４には、立ち上がり駆動力増強用のＰＭＯＳ５_１と立ち下がり駆動力増強用のＮＭＯＳ５_２からなる駆動力増強バッファー５が接続されている。
【００３９】
ＰＭＯＳ５_１のゲート端子には、２入力のＮＡＮＤ８が接続され、ＮＭＯＳ５_２のゲート端子には、２入力のＮＯＲ９が接続されている。
【００４０】
ＮＡＮＤ８を構成するＭＯＳＦＥＴのうち、ＰＭＯＳ８_１とＮＭＯＳ８_４のゲート端子には入力１が接続され、ＰＭＯＳ８_２のゲート端子には、第１のインバータ６の出力が接続され、ＮＭＯＳ８_３のゲート端子には、第２のインバータ７の出力が接続されている。
【００４１】
ＮＯＲ９を構成するＭＯＳＦＥＴのうち、ＰＭＯＳ９_１とＮＭＯＳ９_４のゲート端子には入力１が接続され、ＰＭＯＳ９_２のゲート端子には、第１のインバータ６の出力が接続され、ＮＭＯＳ９_３のゲート端子には、第２のインバータ７の出力が接続されている。
【００４２】
第１のインバータ６と第２のインバータ７の入力は、ともに出力端子１０４に接続されているが、その論理しきい値に違いがある。通常ＣＭＯＳ回路においては、論理しきい値は電源電圧ＶＤＤの１／２、すなわち１／２ＶＤＤに設計されるが、ここでは、第１のインバータ６の論理しきい値は通常値より低く、第２のインバータ７の論理しきい値は通常値より高く設計されている。
【００４３】
以下、本実施形態の動作について説明するが、ここでは特に駆動力増強バッファー５のうち、立ち下がり駆動力増強用のＮＭＯＳ５_２に関し、その駆動を制御するＮＯＲ９に関して説明する。
【００４４】
まず、図２を用いて第１のインバータ６と第２のインバータ７の働きについて説明する。図２は、横軸に出力端子４の電圧、すなわち第１のインバータ６および第２のインバータ７の入力電圧を取り、第１のインバータ６と第２のインバータ７のそれぞれの出力電圧の変化の様子を示したものである。また、入力１を‘Ｌ’としたときのＮＯＲ９の出力電圧の変化の様子も併せて示している。
【００４５】
図２に示すように、出力端子４の電圧が次第に高くなった場合、論理しきい値の低い第１のインバータ６は、早く立ち下がり、論理しきい値の高い第２のインバータ７は、遅れて立ち下がる。したがって、出力端子４の電圧が図２中のＶ１からＶ４の間は、第１のインバータ６と第２のインバータ７は、同一の入力電圧に対して異なる出力電圧を示す。
【００４６】
特に、出力端子４の電圧が図２中のＶ２からＶ３の間は、第１のインバータ６の出力は‘Ｌ’レベル近くまで下がっているのに対し、第２のインバータ７の出力は、まだ‘Ｈ’レベル近くに留まっている。
【００４７】
このとき、ＮＯＲ９においては、第１のインバータ６の出力が接続されるＰＭＯＳ９_２と第２のインバータ７の出力が接続されるＮＭＯＳ９_３がともにオン状態となり、ＮＯＲ９の出力電圧は、ＰＭＯＳ９_２とＰＭＯＳ９_１のオン抵抗を足し合わせた値とＮＭＯＳ９_３のオン抵抗の比によって定まる中間電位を取る。ＮＯＲ９の出力電圧変化の様子も併せて図２に示す。
【００４８】
図２のＮＯＲ９の出力電圧の変化の波形と図１０に示す従来の回路の電圧変化の波形を比べてわかるように、ＮＯＲ９の出力電圧変化の傾きは非常になだらかである。このことは、出力端子４からＮＯＲ９の出力に至る駆動力制御回路のゲインが小さいことを意味する。そのため、ＮＯＲ９の出力は、出力端子４の変化の傾きに追随して変化する。
【００４９】
図３にその様子を示す。レベル変化の傾きが急である出力端子４の波形１に対しては、ＮＯＲ９の出力波形１に示すようにＮＯＲ９の出力も急速に変化する。一方、レベル変化の傾きが緩やかな出力端子４の波形２に対しては、ＮＯＲ９の出力波形２に示すようにＮＯＲ９の出力も緩やかに変化する。
【００５０】
これにより、ＮＭＯＳ５_２のゲート電圧が出力端子４の出力信号の変化の傾きに応じて変化するようになり、ＮＭＯＳ５_２を流れる電流量も出力端子４の出力信号の変化の傾きに応じて変化するようになる。
【００５１】
すなわち、出力端子４の出力信号の変化の傾きが緩やかなときは、出力端子4の電流変化率を小さくでき、逆起電力の大きさが抑制されて出力遷移中の振動の発生を小さくできる。
【００５２】
以上、立ち下がり駆動力増強用のＮＭＯＳ５_２を制御するＮＯＲ９について説明したが、立ち上がり駆動力増強用のＰＭＯＳ５_１を制御するＮＡＮＤ８も、出力端子４の波形に対しては同様の動作をするのでここでは説明を省略する。
【００５３】
このように本実施形態によれば、駆動力制御回路の出力傾きをバッファー回路の出力信号の変化の傾きに応じて変化させることができる。したがって、出力信号の変化の傾きが緩やかなときに発生するの駆動力増強バッファーのスイッチングに伴う過大な逆起電力を抑制でき、遷移中の出力に生じる振動の発生を小さくできるＣＭＯＳ出力バッファー回路を実現することが可能である。
【００５４】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るＣＭＯＳ出力バッファー回路の回路図である。
【００５５】
図４において、入力１がサブバッファー２とメインバッファー３を順次経て出力端子４に接続されることと、出力端子４にＰＭＯＳ５_１とＮＭＯＳ５_２からなる駆動力増強バッファー５がメインバッファー３に並列に接続されることは、第1の実施形態に係る図１と同様である。
【００５６】
図１と異なるのは、出力端子４の出力信号をフィードバックしてＰＭＯＳ５_１およびＮＭＯＳ５_２を制御するそれぞれの駆動力制御回路の構成である。
【００５７】
ＰＭＯＳ５_１を制御する駆動力制御回路は、サブバッファー２の出力と出力端子４をともに入力とする第１のＮＯＲ１６と第２のＮＯＲ１７と、第１のＮＯＲ１６がゲート端子に接続されるＰＭＯＳ１０_１および第２のＮＯＲ１７がゲート端子に接続されるＮＭＯＳ１０_２からなり、ＰＭＯＳ１０_１およびＮＭＯＳ１０_２のそれぞれのドレイン端子が共通に接続される端子１０_３がＰＭＯＳ５_１のゲート端子に接続されている。
【００５８】
一方、ＮＭＯＳ５_２を制御する駆動力制御回路は、サブバッファー２の出力と出力端子４をともに入力とする第１のＮＡＮＤ１８と第２のＮＡＮＤ１９と、第１のＮＡＮＤ１８がゲート端子に接続されるＰＭＯＳ１１_１および第２のＮＡＮＤ１９がゲート端子に接続されるＮＭＯＳ１１_２からなり、ＰＭＯＳ１１_１およびＮＭＯＳ１１_２のそれぞれのドレイン端子が共通に接続される端子１１_３がＮＭＯＳ５_２のゲート端子に接続されている。
【００５９】
ここで、第１のＮＯＲ１６と第２のＮＯＲ１７は論理しきい値が異なり、第１のＮＯＲ１６の論理しきい値は１／２ＶＤＤより低く、第２のＮＯＲ１７の論理しきい値は１／２ＶＤＤより高く設計されている。
【００６０】
また、第１のＮＡＮＤ１８と第２のＮＡＮＤ１９も、第１のＮＡＮＤ１８の論理しきい値は１／２ＶＤＤより低く、第２のＮＡＮＤ１９の論理しきい値は１／２ＶＤＤより高くなるように設計されている。
【００６１】
以下、本実施形態の動作について説明するが、ここでも第１の実施形態の説明と同じく、立ち下がりの駆動力増強用のＮＭＯＳ５_２を制御する回路を例にとって説明する。
【００６２】
入力１が‘Ｈ’から‘Ｌ’に変化し始めて、サブバッファー２の出力が、‘Ｌ’から‘Ｈ’に変化しても、出力端子４は、メインバッファー３の出力に遅延があるため、しばらくは直前の出力‘Ｈ’のままであり、この間第１のＮＡＮＤ１８と第２のＮＡＮＤ１９の出力はともに‘Ｌ’である。したがって、このときＰＭＯＳ１１_１はオン、ＮＭＯＳ１１_２はオフして端子１１_３は‘Ｈ’となる。
【００６３】
その後、出力端子４は、‘Ｈ’から‘Ｌ’に変化し始めるが、第２のＮＡＮＤ１９は論理しきい値が高く、第１のＮＡＮＤ１８は論理しきい値が低いため、第２のＮＡＮＤ１９の出力は、第１のＮＡＮＤ１８よりも先に‘Ｈ’に変化し始める。
【００６４】
第２のＮＡＮＤ１９の出力が‘Ｈ’に変化し始めると、ＮＭＯＳ１１_２はオンし始めるが、このとき第１のＮＡＮＤ１８の出力は依然‘Ｈ’のため、ＰＭＯＳ１１_１もオンしている。この状態は、第１のＮＡＮＤ１８の出力が‘Ｈ’に変化するまで続く。
【００６５】
ＰＭＯＳ１１_２とＮＭＯＳ１１_２がともにオン状態の場合、端子１１_３の電圧は、ＰＭＯＳ１１_２とＮＭＯＳ１１_２のオン抵抗の比によって定まる中間電位を取る。このときの出力端子４の電圧変化に対する端子１１_３の電圧変化の様子を見ると、図２に示した実施形態１のＮＯＲ９の波形と同様に、その電圧変化の傾きは非常になだらかである。このことは、出力端子４から端子１１_３に至る駆動力制御回路のゲインが小さいことを意味し、その効果も実施形態１の説明で述べたことと同様である。
【００６６】
さらに、本実施形態では、上記駆動力制御回路のトランジスタ寸法を小さくできる効果もある。
【００６７】
一般に、駆動力増強バッファー５のような駆動力の大きなバッファーを使用する場合、その前段の回路もある程度大きな駆動力が必要で、そのためそのトランジスタ寸法を大きくする必要がある。その回路がＮＯＲやＮＡＮＤの場合、回路構成上ＰＭＯＳあるいはＮＭＯＳの直列のトランジスタ列が存在するが、直列のトランジスタ列は、その段数に比例してオン抵抗が上がる。動作速度を確保するためには、オン抵抗を上げないことが必要で、そのためには、直列段数に比例して、さらにトランジスタ寸法を大きくする必要がある。
【００６８】
したがって、本実施形態のように、駆動力増強バッファー５の前段の回路が直列のトランジスタ列を持たない場合、トランジスタ寸法を大きくする必要がない。このことは、素子密度向上の点で効果がある。
【００６９】
（第３の実施形態）
図５は、本発明の第３の実施形態に係るＣＭＯＳ出力バッファー回路の回路図である。
【００７０】
図５の回路は、第１の実施形態に係る図1の回路から、立ち上がりの駆動力増強に関わるＰＭＯ５_１およびＮＡＮＤ８を取り除いたものである。また、図５の回路の動作は、第１の実施形態の説明で述べた図１の回路の動作と同じであるので、ここでは動作の説明を省略する。
【００７１】
本実施形態は、出力バッファーのインターフェイスレベル仕様がＴＴＬレベルのような低レベル側に設定されている場合に用いると効果がある。
【００７２】
ＴＴＬレベルの仕様は、最大低電位レベルが０．８Ｖ、最小高電位レベルが２．０Ｖと非常に低電位側に偏っている。したがって出力端子４のレベルを‘Ｈ’から‘Ｌ’に変化させるときには、そのレベルを０．８Ｖ以下にまで急速に立ち下げる必要があり、大きな駆動力が必要である。同時にリンギング等のノイズも０．８Ｖを超えることは許されず、大駆動力と低ノイズの両立は難しい。
【００７３】
一方、出力端子４のレベルを‘Ｌ’から‘Ｈ’に変化させるときは、２．０Ｖまで立ち上げればよく、大きな駆動力を必要としない。
【００７４】
このような場合、駆動力増強バッファー５は、ＮＭＯＳ５_２だけあればよい。
【００７５】
出力レベルの仕様に合わせて、不要な回路を削除することにより出力バッファーのデバイス面積を少なくすることができる。
【００７６】
【発明の効果】
本発明のＣＭＯＳ出力バッファー回路によれば、駆動力増強バッファーを制御する回路のゲインを出力端子の波形の傾き応じて変化させることができ、出力端子に発生する振動を減少させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＣＭＯＳ出力バッファー回路の回路図。
【図２】 本発明の第１の実施形態に係るＣＭＯＳ出力バッファー回路の第１の動作波形図。
【図３】 本発明の第１の実施形態に係るＣＭＯＳ出力バッファー回路の第２の動作波形図。
【図４】 本発明の第２の実施形態に係るＣＭＯＳ出力バッファー回路の回路図。
【図５】 本発明の第３の実施形態に係るＣＭＯＳ出力バッファー回路の回路図。
【図６】 従来のＣＭＯＳ出力バッファー回路の回路図。
【図７】 従来のＣＭＯＳ出力バッファー回路の第１の動作波形図。
【図８】 従来のＣＭＯＳ出力バッファー回路の第２の動作波形図。
【図９】 従来のＣＭＯＳ出力バッファー回路の一部を抜き出した回路図。
【図１０】 従来のＣＭＯＳ出力バッファー回路の第３の動作波形図。
【図１１】 従来のＣＭＯＳ出力バッファー回路の第４の動作波形図。
【符号の説明】
１、１０１ 入力
２、１０２ サブバッファー
３、１０３ メインバッファー
４、１０４ 出力端子
５、１０６ 駆動力増強バッファー
６ 第１のインバータ
７ 第２のインバータ
８、１０８ ＮＡＮＤ
９、１０９ ＮＯＲ
１６ 第１のＮＯＲ
１７ 第２のＮＯＲ
１８ 第１のＮＡＮＤ
１９ 第２のＮＡＮＤ
１０５ 負荷容量
１０７ インバータ
１１０ 寄生インダクタンス
５_１、８_１、８_２、９_１、９_２、１０_１、１１_１、１０６_１、１０９_３ ＰチャネルＭＯＳＦＥＴ
５_２、８_３、８_４、９_３、９_４、１０_２、１１_２、１０６_２、１０９_４ ＮチャネルＭＯＳＦＥＴ
１０_３、１０_４ 端子
１０９_１ ＮＯＲ入力
１０９_２ ＮＯＲ出力

Claims (16)

1. 入力信号が入力され、出力端子から出力信号を出力するバッファーと、
   前記出力端子と第１の電源との間である第１の位置、及び、前記出力端子と第２の電源との間の第２の位置の一方に設けられた第１ＭＯＳＦＥＴを有する駆動力増強用バッファーと、
   前記出力端子に接続され、第１の論理しきい値を有し、前記出力信号を用いて前記第１の論理しきい値で論理演算をし、第１論理信号を出力する第１論理回路と、
   前記出力端子に接続され、前記第１の論理しきい値より高い第２の論理しきい値を有し、前記出力信号を用いて前記第２の論理しきい値で、前記第１論理回路と同じ論理演算をし、第２論理信号を出力する第２論理回路と、
   前記第１ＭＯＳＦＥＴのゲートに接続され、前記第１ＭＯＳＦＥＴを制御する制御信号を出力する、第３論理回路であって、第３の電源と第４の電源との間で直列に接続されたＰチャネルの第２ＭＯＳＦＥＴとＮチャネルの第３ＭＯＳＦＥＴとを有し、第２ＭＯＳＦＥＴのゲートには前記第１論理信号が入力され、第３ＭＯＳＦＥＴのゲートには前記第２論理信号が入力される第３論理回路とを備えることを特徴とする出力バッファー回路。
2. 前記第１ＭＯＳＦＥＴをオフからオンに切り替える間に、前記第２ＭＯＳＦＥＴと前記第３ＭＯＳＦＥＴとが、ともに所定期間オンになることを特徴とする請求項１に記載の出力バッファー回路。
3. 前記駆動力増強用バッファは、前記第１の位置及び前記第２の位置の他方に接続された第４ＭＯＳＦＥＴを有することを特徴とする請求項１に記載の出力バッファー回路。
4. 前記第４ＭＯＳＦＥＴのゲートに接続され、前記第４ＭＯＳＦＥＴを制御する制御信号を出力する第４論理回路であって、前記第３の電源と前記第４の電源との間で直列に接続されたＰチャネルの第５ＭＯＳＦＥＴとＮチャネルの第６ＭＯＳＦＥＴとを有し、第５ＭＯＳＦＥＴのゲートには前記第１論理信号が入力され、第６ＭＯＳＦＥＴのゲートには前記第２論理信号が入力される第 ４論理回路をさらに備えることを特徴とする請求項３に記載の出力バッファー回路。
5. 前記第１論理回路はインバータであり、前記第２論理回路もインバータであることを特徴とする請求項４に記載の出力バッファー回路。
6. 前記第１ＭＯＳＦＥＴはＮチャネルであり、前記第４ＭＯＳＦＥＴはＰチャネルであることを特徴とする請求項５に記載の出力バッファー回路。
7. 前記第３論理回路は、前記第２ＭＯＳＦＥＴに直列に接続されたＰチャネルの第７ＭＯＳＦＥＴであって、ゲートには前記入力信号が入力される第７ＭＯＳＦＥＴと、
   前記第３ＭＯＳＦＥＴに並列に接続されたＮチャネルの第８ＭＯＳＦＥＴであって、ゲートには前記入力信号が入力される第８ＭＯＳＦＥＴとを備え、
   前記第４論理回路は、前記第５ＭＯＳＦＥＴに並列に接続されたＰチャネルの第９ＭＯＳＦＥＴであって、ゲートには前記入力信号が入力される第９ＭＯＳＦＥＴと、
   前記第６ＭＯＳＦＥＴに直列に接続されたＮチャネルの第１０ＭＯＳＦＥＴであって、ゲートには前記入力信号が入力される第１０ＭＯＳＦＥＴとを備えることを特徴とする請求項４に記載の出力バッファー回路。
8. 前記第１論理回路はＮＡＮＤ回路であり、前記第２論理回路もＮＡＮＤ回路であることを特徴とする請求項１に記載の出力バッファー回路。
9. 前記第１論理回路と前記第２論理回路には、前記出力信号と、前記入力信号を反転した信号とが入力されることを特徴とする請求項８に記載の出力バッファー回路。
10. 前記第１論理回路はＮＯＲ回路であり、前記第２論理回路もＮＯＲ回路であることを特徴とする請求項１に記載の出力バッファー回路。
11. 前記第１論理回路と前記第２論理回路には、前記出力信号と、前記入力信号を反転した信号とが入力されることを特徴とする請求項１０に記載の出力バッファー回路。
12. 前記出力端子に接続され、第３の論理しきい値を有し、前記出力信号を用いて前記第３の論理しきい値で論理演算をし、第３論理信号を出力す る第５論理回路と、
    前記出力端子に接続され、前記第３の論理しきい値より高い第４の論理しきい値を有し、前記出力信号を用いて前記第４の論理しきい値で、前記第５論理回路と同じ論理演算をし、第４論理信号を出力する第６論理回路と、
    前記第４ＭＯＳＦＥＴのゲートに接続され、前記第４ＭＯＳＦＥＴを制御する制御信号を出力する第７論理回路であって、第３の電源と第４の電源との間で直列に接続されたＰチャネルの第１１ＭＯＳＦＥＴとＮチャネルの第１２ＭＯＳＦＥＴとを有し、第１１ＭＯＳＦＥＴのゲートには前記第３論理信号が入力され、第１２ＭＯＳＦＥＴのゲートには前記第４論理信号が入力される第７論理回路とを備えることを特徴とする請求項３に記載の出力バッファー回路。
13. 前記第１論理回路はＮＡＮＤ回路であり、前記第２論理回路もＮＡＮＤ回路であるが、前記第５論理回路はＮＯＲ回路であり、前記第６論理回路もＮＯＲ回路であり、前記第１論理回路と前記第２論理回路と前記第５論理回路と前記第６論理回路には、前記出力信号と、前記入力信号を反転した信号とが、入力されることを特徴とする請求項１２に記載の出力バッファー回路。
14. 前記第２の電源の電圧と前記第４の電源の電圧は、前記第１の電源の電圧と前記第３の電源の電圧より低い電圧であることを特徴とする請求項１に記載の出力バッファー回路。
15. 前記第１の電源の電圧と前記第３の電源の電圧は電源電圧であり、前記第２の電源の電圧と前記第４の電源の電圧はグラウンドであることを特徴とする請求項１４に記載の出力バッファー回路。
16. 前記第３論理回路からの前記制御信号の出力を制御するために、前記入力信号が前記第３論理回路に入力されることを特徴とする請求項１に記載の出力バッファー回路。

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