KR200266020Y1 - 저잡음출력버퍼 - Google Patents

Abstract

본 고안은 반도체 기술에 관한 것으로, 특히 반도체 회로 기술에 관한 것이며, 더 자세히는 저잡음 출력 버퍼에 관한 것이다. 본 고안은 출력단 구동 능력은 그대로 유지하면서 스위칭 잡음을 줄일 수 있는 반도체 소자의 출력 버퍼를 제공하는데 그 목적이 있다. 본 고안의 일 측면에 따르면, 반도체 소자의 출력 버퍼에 있어서, 출력단을 풀업 구동하기 위한 풀다운 트랜지스터; 상기 출력단을 풀다운 구동하기 위한 풀업 트랜지스터; 입력 신호에 응답하여 상기 풀업 트랜지스터의 게이트 입력 전압 레벨을 결정하되, 상기 풀업 트랜지스터의 게이트에 접지전원보다 높은 레벨의 턴온 전압을 제공하기 위한 풀업 구동 제어부; 상기 입력 신호에 응답하여 상기 풀다운 트랜지스터의 게이트 입력 전압 레벨을 결정하되, 상기 풀다운 트랜지스터의 게이트에 공급전원보다 낮은 레벨의 턴온 전압을 제공하기 위한 풀다운 구동 제어부; 상기 풀업 트랜지스터의 풀업 구동 동작을 안정화하기 위한 풀업 안정화 회로부; 및 상기 풀다운 트랜지스터의 풀다운 구동 동작을 안정화하기 위한 풀다운 안정화 회로부를 구비하는 반도체 소자의 출력 버퍼가 제공된다.

Description

저잡음 출력 버퍼{Output buffer with lowered noise}

본 고안은 반도체 기술에 관한 것으로, 특히 반도체 회로 기술에 관한 것이며, 더 자세히는 저잡음 출력 버퍼에 관한 것이다.

잘 알려진 바와 같이, 마이크로컨트롤러(microcontroller) 또는 마이크로프로세서(microprocessor) 칩 등의 출력 포트(port)들은 각 포트의 특성에 따라 다양한 출력 구동 능력을 가지고 있으며, 특히 구동 능력이 큰 포트들을 요구하는 어플리케이션이 많아지는 추세에 따라 큰 구동 능력을 가지는 포트의 경우 출력단 로드(load)에 대해 정해진 규격(specification)을 만족하기 위해 전류 구동 능력이 큰 트랜지스터, 즉 사이즈가 큰 트랜지스터로 구현된다. 그러나, 이처럼 큰 사이즈의 트랜지스터를 사용하게 되면 스위칭 잡음이 커져 칩 전체의 동작 특성을 저하시키는 문제점이 있었다.

도 1은 종래의 가장 간단한 형태의 출력 버퍼를 도시한 도면이다. 도면을 참조하면, 종래의 출력 버퍼는 출력하고자 입력되는 데이터(IN)를 각각의 게이트단으로 입력받아 그에 응답하여 출력단(OUT)을 풀-업 또는 풀-다운 구동하는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 구비한 CMOS 인버터 회로로 구성되었다.

도 1을 참조하여, 종래의 출력 버퍼에 대한 동작을 간단히 설명한다.

종래의 출력버퍼는, "로우(low)" 레벨의 데이터(IN)에 의해 풀-다운 구동하는 NMOS 트랜지스터(N1)가 턴-온(turn-on)되어 출력단(OUT)의 커패시턴스를 디스차지(discharge)하고, 출력단(OUT)으로부터 접지전원단(VSS)으로 전류를 흘려보내 출력단(OUT)의 전위를 "하이(high)" 레벨에서 "로우" 레벨로 변화시킨다. 그러나, 이러한 출력단(OUT)의 스위칭 시 출력단(OUT)의 갑작스런 전하 변화로 인해 출력단(OUT)에 접지 언더슈트(ground undershoot) 현상 또는 접지 바운스(ground bounce) 현상으로 인한 잡음이 발생하게 된다. 출력단(OUT)의 인덕턴스(inductance)를 L이라 할 때, 출력단(OUT)의 전위 레벨이 잡음에 의해"Ldi/dt"만큼 변화된다.

그리고, "하이" 레벨의 데이터(IN)에 의해 풀-업 구동하는 PMOS 트랜지스터(P1)가 턴-온되어 출력단(OUT)의 커패시턴스를 차지(charge)시키고, 전원공급단(VCC)으로부터 출력단(OUT)으로 전류를 흘려보냄으로써 출력단(OUT)의 전위를 "로우" 레벨에서 "하이" 레벨로 변화시킨다. 이때도 상기와 바와 마찬가지로, 출력단(OUT)으로 들어온 전류의 갑작스런 변화로 인해 순간적으로 전원공급단(VCC)으로부터 공급되는 공급 전압의 드롭 현상 및 바운스 현상에 의해 출력단(OUT)에 잡음이 발생하게 된다.

상기와 같은 종래의 출력 버퍼에서 출력단(OUT)의 전압 스위칭 시 발생하는 잡음은 전체 칩 동작에 큰 영향을 미치게 되며, 칩의 성능을 저하시키게 된다.

본 고안은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 출력단 구동 능력은 그대로 유지하면서 스위칭 잡음을 줄일 수 있는 반도체 소자의 출력 버퍼를 제공하는데 그 목적이 있다.

도 1은 종래의 출력 버퍼에 대한 회로도.

도 2는 본 고안의 일 실시예에 따른 출력 버퍼의 회로도.

도 3은 본 고안의 다른 실시예에 따른 출력 버퍼의 회로도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 풀업 및 풀다운 구동부

120 : 풀업 구동 제어부

140 : 풀다운 구동 제어부

상기 목적을 달성하기 위한 본 고안의 일 측면에 따르면, 반도체 소자의 출력 버퍼에 있어서, 출력단을 풀업 구동하기 위한 풀다운 트랜지스터; 상기 출력단을 풀다운 구동하기 위한 풀업 트랜지스터; 입력 신호에 응답하여 상기 풀업 트랜지스터의 게이트 입력 전압 레벨을 결정하되, 상기 풀업 트랜지스터의 게이트에 접지전원보다 높은 레벨의 턴온 전압을 제공하기 위한 풀업 구동 제어부; 상기 입력 신호에 응답하여 상기 풀다운 트랜지스터의 게이트 입력 전압 레벨을 결정하되, 상기 풀다운 트랜지스터의 게이트에 공급전원보다 낮은 레벨의 턴온 전압을 제공하기 위한 풀다운 구동 제어부; 상기 풀업 트랜지스터의 풀업 구동 동작을 안정화하기 위한 풀업 안정화 회로부; 및 상기 풀다운 트랜지스터의 풀다운 구동 동작을 안정화하기 위한 풀다운 안정화 회로부를 구비하는 반도체 소자의 출력 버퍼가 제공된다.

본 고안의 출력 버퍼는 "Ldi/dt"로 표현되는 출력단의 스위칭 잡음을 줄이기 위해 출력단 전압 스위칭 시간을 크게 만들어 준다. 이를 위해 본 고안은 풀업 또는 풀다운 구동하는 풀업 트랜지스터 및 풀다운 트랜지스터의 턴-온 전압의 천이 기울기를 완만하게 만들어줌으로써 출력단 전압 스위칭 시간을 지연시켜 출력단의 전압 스위칭 잡음 성분을 줄인다.

이하, 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자가 본 고안의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 고안의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 고안의 일 실시예에 따른 출력 버퍼의 회로도이다.

도면에 도시된 바와 같이, 본 고안에 따른 출력 버퍼는 출력단(OUT), 풀업 트랜지스터(P2) 및 풀다운 트랜지스터(N2)를 구비하여 상기 출력단(OUT)을 풀업 또는 풀다운 구동하는 풀업 및 풀다운 구동부(100), 출력하고자 입력되는 데이터(IN)에 응답하여 상기 풀업 트랜지스터(P2)의 게이트단에 인가되는 턴-온 전압의 천이 기울기를 완만하게 제어함으로써 풀-업 구동 시 출력단(OUT)에 발생하는 잡음을 제거하기 위한 풀업 구동 제어부(120), 출력하고자 입력되는 데이터(IN)에 응답하여 상기 풀다운 트랜지스터(N2)의 게이트단에 인가되는 턴-온 전압의 천이 기울기를 완만하게 제어함으로써 풀-다운 구동 시 출력단(OUT)에 발생하는 잡음을 제거하기 위한 풀다운 구동 제어부(140)로 이루어진다.

본 고안의 구체적인 구성을 살펴보면, 먼저 풀업 및 풀다운 구동부(100)는 전원공급단 및 접지전원단 사이에 차례로 직렬 연결되는 풀업 트랜지스터(P2)와 풀다운 트랜지스터(N2)로 이루어지되, 풀업 트랜지스터(P2)의 게이트단은 풀업 구동 제어부(120)에 연결되어 풀업 동작을 제어받으며, 풀다운 트랜지스터(N2)의 게이트단은 풀다운 구동 제어부(140)에 연결되어 풀다운 동작을 제어받는다. 또한, 풀업 및 풀다운 구동부(100)는 풀업 트랜지스터(P2)의 안정적인 풀업 구동 동작을 보장하기 위한 풀업 안정화 회로부(101)와, 풀다운 트랜지스터(N2)의 안정적인 풀다운 구동 동작을 보장하기 위한 풀다운 안정화 회로부(102)를 더 포함한다. 여기서, 풀업 안정화 회로부(101)는 전원공급단 및 풀업 트랜지스터(P2)의 게이트단(G1) 사이에 연결되되, 게이트 및 소스가 공통 연결되는 다이오드 접속된 PMOS 트랜지스터(P3)와, 풀업 트랜지스터(P2)의 게이트단(G1) 및 접지전원단 사이에 연결되되, 게이트 및 소스가 공통 연결되는 다이오드 접속된 NMOS 트랜지스터(N3)로 구성되고, 풀다운 안정화 회로부(102)는 전원공급단 및 풀다운 트랜지스터(N2)의게이트단(G2) 사이에 연결되되, 게이트 및 소스가 공통 연결되는 다이오드 접속된 PMOS 트랜지스터(P4)와, 풀다운 트랜지스터(N2)의 게이트단(G2) 및 접지전원단 사이에 연결되되, 게이트 및 소스가 공통 연결되는 다이오드 접속된 NMOS 트랜지스터(N4)로 이루어진다.

그리고, 풀업 구동 제어부(120)는 전원공급단에 일측이 각각 연결되며 각각의 게이트로 데이터(IN)를 입력받는 2개의 PMOS 트랜지스터(P5, P6) 및 PMOS 트랜지스터(P5)의 타측(N1)과 PMOS 트랜지스터(P6)의 타측 사이에 연결되며 게이트단이 접지전원단에 연결되는 PMOS 트랜지스터(P7)로 이루어지되, PMOS 트랜지스터(P6)와 PMOS 트랜지스터(P7)의 공통 드레인단이 풀업 트랜지스터(P2)의 게이트단에 연결되도록 구성된다.

마지막으로, 풀다운 구동 제어부(140)는 접지전원단에 일측이 각각 연결되며 각각의 게이트로 데이터(IN)를 입력받는 2개의 NMOS 트랜지스터(N5, N6) 및 NMOS 트랜지스터(N5)의 타측(N1)과 NMOS 트랜지스터(N6)의 타측 사이에 연결되며 게이트단이 전원공급단에 연결되는 NMOS 트랜지스터(N7)로 이루어지되, NMOS 트랜지스터(N6)와 NMOS 트랜지스터(N7)의 공통 드레인단이 풀다운 트랜지스터(N2)의 게이트단에 연결되도록 구성된다.

이하, 상기와 같이 이루어진 출력 버퍼의 동작을 살펴본다.

본 고안에 따른 출력 버퍼는, 풀업 구동 제어부(120) 및 풀다운 구동 제어부(140)에서 스위칭 트랜지스터로 각각 사용되는 PMOS 트랜지스터(P7)와 NMOS 트랜지스터(N7)의 스위칭 특성을 이용하여, 풀업 및 풀다운 구동부(100)의 풀업 트랜지스터(P2) 및 풀다운 트랜지스터(N2)의 전체 턴-온 시간을 느리게 함으로써, 즉 풀업 트랜지스터(P2) 및 풀다운 트랜지스터(N2)를 천천히 턴-온시킴으로써 출력단(OUT)의 "로우"에서 "하이"로, 또는 "하이"에서 "로우"로의 스위칭 시 발생하는 풀업 트랜지스터(P2) 및 풀다운 트랜지스터(N2)의 동시 턴-온에 의한 전류 소비를 줄이고, 또한, 출력단(OUT) 전위의 상승 및 하강 슬로프(slope)를 길게 하여 스위칭 시 잡음을 줄여주게 된다.

일 예로, 출력단(OUT)이 논리 "하이" 레벨(5V)을 출력하고 있을 때, 데이터(IN)에 논리 "로우" 레벨(0V) 신호가 인가되었다고 가정한다. 이때, PMOS 트랜지스터(P5, P6)에 의해서 노드(N1) 및 풀업 트랜지스터(P2)의 게이트단(G1)이 빠르게 VCC만큼 차지되어서 현재 턴-온되어 있는 풀업 트랜지스터(P2)를 신속히 턴-오프시켜 전하 공급을 차단한다. 그리고, 논리 "하이" 레벨 신호에 대한 전달 특성이 나쁜 NMOS 트랜지스터(N7)에 의해 풀다운 트랜지스터(N2)의 게이트단(G2)은, 노드(N1)의 전압 레벨(VCC)보다 NMOS 트랜지스터(N7)의 문턱전압(threshold voltage, Vtn7)만큼 낮아진 "VCC-Vtn7"의 전압을 인가받게 된다. 따라서, 풀다운 트랜지스터(N2)는 게이트단으로 인가되는 "VCC-Vtn7" 전압에 의해 서서히 턴-온되어져 출력단(OUT)의 전압이 "하이"에서 "로우"로 서서히 변화하게 됨으로써, 출력단의 전압 스위칭 잡음이 급격히 줄어들게 된다. 또한, 풀업 트랜지스터(P2)를 완전히 턴오프시키고 난 후에 풀다운 트랜지스터(N2)를 턴-온시킴으로써 스위칭 전류가 줄어들게 되어 전체 소비 전류를 줄이게 된다.

한편, 데이터(IN)에 논리 "하이" 레벨(5V) 신호가 인가되면, NMOS 트랜지스터(N5, N6)에 의해서 노드(N1) 및 풀다운 트랜지스터(N2)의 게이트단(G2)이 빠르게 디스차지되고, 풀다운 트랜지스터(N2)를 턴-오프시켜 출력단(OUT)의 디스차지 경로를 제거하게 된다. 그리고, 논리 "로우" 레벨 신호에 대한 전달 특성이 나쁜 PMOS 트랜지스터(P7)에 의해 풀업 트랜지스터(P2)의 게이트단(G1)은, 노드(N1)의 "로우" 전압 레벨보다 PMOS 트랜지스터(P7)의 문턱전압(Vtp7)만큼 높아진 전압을 인가받게 된다. 따라서, 풀업 트랜지스터(P2)는 게이트단으로 인가되는 문턱전압(Vtp7)만큼 높아진 전압에 의해 서서히 턴-온되어져 출력단(OUT)의 전압이 "로우"에서 "하이"로 서서히 변화하게 됨으로써, 출력단의 전압 스위칭 잡음이 급격히 줄어들게 된다.

첨부된 도면 도 3은 본 고안의 다른 실시예에 따른 출력 버퍼의 회로도로서, 상기 도 2의 출력 버퍼와 동일한 구성을 가지되, 풀업 구동 제어부(120) 및 풀다운 구동 제어부(140)의 PMOS 트랜지스터(P7)와 NMOS 트랜지스터(N7)가 노드(N1)에 응답하여 스위칭 동작을 하도록 구성한다. 이때, 노드(N1)가 데이터(IN)의 논리 레벨에 응답하여 차지 또는 디스차지됨으로 인해 상기 도 2의 출력 버퍼와 동일한 동작을 수행한다.

본 고안의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 고안의 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 고안은, 풀업 또는 풀다운 구동하는 풀업 및 풀업 트랜지스터의 턴-온 및 턴-오프 시간을 제어함으로써 출력단의 전압 스위칭 시 발생하는 전원공급단과 접지전원단 사이의 정적 전류 경로를 제거하여 전류 소비를 줄일 수 있는 효과가 있다. 또한, 본 고안은 출력단의 전압 레벨 천이 시의 상승 및 하강 시간을 늘려줌으로써 출력단의 전압 스위칭 시 발생하는 스위칭 잡음을 제거할 수 있는 효과가 있으며, 이때 출력 버퍼의 구동 능력은 그대로 유지할 수 있다.

Claims (7)

1. 반도체 소자의 출력 버퍼에 있어서,

   출력단을 풀업 구동하기 위한 풀다운 트랜지스터;

   상기 출력단을 풀다운 구동하기 위한 풀업 트랜지스터;

   입력 신호에 응답하여 상기 풀업 트랜지스터의 게이트 입력 전압 레벨을 결정하되, 상기 풀업 트랜지스터의 게이트에 접지전원보다 높은 레벨의 턴온 전압을 제공하기 위한 풀업 구동 제어부;

   상기 입력 신호에 응답하여 상기 풀다운 트랜지스터의 게이트 입력 전압 레벨을 결정하되, 상기 풀다운 트랜지스터의 게이트에 공급전원보다 낮은 레벨의 턴온 전압을 제공하기 위한 풀다운 구동 제어부;

   상기 풀업 트랜지스터의 풀업 구동 동작을 안정화하기 위한 풀업 안정화 회로부; 및

   상기 풀다운 트랜지스터의 풀다운 구동 동작을 안정화하기 위한 풀다운 안정화 회로부

   를 구비하는 반도체 소자의 출력 버퍼.
2. 제1항에 있어서,

   상기 풀업 안정화 회로부는,

   전원공급단 및 상기 풀업 트랜지스터의 게이트단 사이에 연결되되, 게이트와 소스가 다이오드 접속된 PMOS 트랜지스터와,

   상기 풀업 트랜지스터의 게이트단 및 접지전원단 사이에 연결되되, 게이트와 소스가 다이오드 접속된 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
3. 제1항에 있어서,

   상기 풀다운 안정화 회로부는,

   전원공급단 및 상기 풀다운 트랜지스터의 게이트단 사이에 연결되되, 게이트와 소스가 다이오드 접속된 PMOS 트랜지스터와,

   상기 풀다운 트랜지스터의 게이트단 및 접지전원단 사이에 연결되되, 게이트와 소스가 다이오드 접속된 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
4. 제1항에 있어서,

   상기 풀업 구동 제어 수단은,

   전원공급단에 일측이 각각 연결되며 각각의 게이트로 상기 입력 데이터를 입력받는 제1 및 제2 PMOS 트랜지스터와,

   상기 제1 PMOS 트랜지스터의 타측과 상기 제2 PMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 접지전원단에 연결되는 제3 PMOS 트랜지스터를 구비하며,

   상기 제2 및 제3 PMOS 트랜지스터의 공통 드레인단이 상기 풀업 트랜지스터의 게이트단에 연결된 것을 특징으로 하는 반도체 소자의 출력 버퍼.
5. 제1항에 있어서,

   상기 풀다운 구동 제어 수단은,

   접지전원단에 일측이 각각 연결되며 각각의 게이트로 상기 입력 데이터를 입력받는 제1 및 제2 NMOS 트랜지스터와,

   상기 제1 NMOS 트랜지스터의 타측과 상기 제2 NMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 전원공급단에 연결되는 제3 NMOS 트랜지스터를 포함하며,

   상기 제2 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 공통 드레인단이 상기 풀다운 트랜지스터의 게이트단에 연결된 것을 특징으로 하는 반도체 소자의 출력 버퍼.
6. 제1항에 있어서,

   상기 풀업 구동 제어 수단은,

   전원공급단에 일측이 각각 연결되며 각각의 게이트로 상기 입력 데이터를 입력받는 제1 및 제2 PMOS 트랜지스터와,

   상기 제1 PMOS 트랜지스터의 타측과 상기 제2 PMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제1 PMOS 트랜지스터의 타측에 공통 연결되는 제3 PMOS 트랜지스터를 포함하며,

   상기 제2 및 제3 PMOS 트랜지스터의 공통 드레인단이 상기 풀업 트랜지스터의 게이트단에 연결된 것을 특징으로 하는 반도체 소자의 출력 버퍼.
7. 제1항에 있어서,

   상기 풀다운 구동 제어 수단은,

   접지전원단에 일측이 각각 연결되며 각각의 게이트로 상기 입력 데이터를 입력받는 제1 및 제2 NMOS 트랜지스터와,

   상기 제1 NMOS 트랜지스터의 타측과 상기 제2 NMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제1 NMOS 트랜지스터의 타측에 공통 연결되는 제3 NMOS 트랜지스터를 포함하며,

   상기 제2 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 공통 드레인단이 상기 풀다운 트랜지스터의 게이트단에 연결된 것을 특징으로 하는 반도체 소자의 출력 버퍼.