KR100356070B1 - 이중 안정 래치를 가지는 반도체 장치의 파워-업 회로 - Google Patents

이중 안정 래치를 가지는 반도체 장치의 파워-업 회로 Download PDF

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KR100356070B1
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Abstract

이중 안정 래치를 가지는 반도체 장치의 파워-업 회로가 개시된다. 본 발명의 파워-업 회로는 이중 안정 래치부, 전압 검출부 및 이중 안정 래치 초기화부를 구비한다. 이중 안정 래치부는 소정의 제어 래치 신호에 응답하여 로직 상태가 제어되는 출력 래치 신호를 발생한다. 상기 출력 래치 신호 및 상기 제어 래치 신호는 이중 안정 래치부에 의하여, 제1 로직 상태 또는 상기 제1 로직 상태에 대칭되는 제2 로직 상태로 래치되며, 전원 전압이 소정의 구동 전압 레벨 이상으로 상승함에 응답하여 래치된 로직 상태가 천이된다. 전압 검출부는 출력 래치 신호에 의하여 구동이 제어되어, 제어 래치 신호를 발생한다. 이중 안정 래치 초기화부는 전원 전압이 인가되어 상승할 경우, 상기 출력 래치 신호의 초기값을 접지전압(VSS) 즉, 로직 "로우(low)"로 만들어 준다. 본 발명의 파워-업 회로에 의하면, 출력 래치 신호(LATOUT)와 제어 래치 신호(LATCON)는 래치 상태를 유지하므로, 상기 파워-업 회로는 외부의 노이즈나 공정 조건에 변화에 대해 매우 안정적이다. 그리고, 전원 전압(VDD)이 안정화될 때, 파워-업 회로는 전류 패스를 형성하지 않으므로, 전류의 소모가 최소화된다.

Description

이중 안정 래치를 가지는 반도체 장치의 파워-업 회로{Power-up Circuit having bi-stable latch}
본 발명은 반도체 장치의 파워-업(power-up) 회로에 관한 것으로서, 특히, 이중 안정 래치(bi-stable latch)를 가지는 반도체 장치의 파워-업 회로에 관한 것이다.
반도체 장치는 외부에서 공급되는 전원 전압(VDD)에 의하여 구동된다. 전원 전압(VDD)은, 파워-업(power-up) 시에, 일정한 시간을 두고 소정 레벨의 전압으로 상승한다. 한편, 반도체 장치에 내장되는 여러 가지 단위 회로들은, 소정의 전압 레벨이상의 전원 전압(VDD)을 기준으로 하여 설계된다. 그러므로, 상기 전원 전압(VDD)이 일정한 전압 레벨이 되기 전에 반도체 장치가 동작하는 경우에는, 오동작의 가능성이 매우 높다.
일반적으로 반도체 장치에는, 파워-업시의 오동작 가능성을 저감시키기 위하여, 파워-업 회로를 내장한다. 파워-업 회로는, 전원 전압(VDD)이 일정한 전압 레벨에 도달하였을 때, 반도체 장치가 비로소 동작하도록 제어한다.
도 1은 종래의 파워-업 회로를 나타내는 도면이다. 종래의 파워-업 회로는, 파워-업 시에 전원 전압의 점차적인 상승을 유도하는 지연부(1)와, 상기 지연부(1)로부터 출력되는 전압에 따라 동작되며, 분배된 전원 전압을 출력하는 전압 분배부(2), 및 상기 전압 분배부(2)의 출력 전압에 따라 파워-업 신호(OUT)를 출력하는 전압 검출부(3)로 이루어진다. 상기 파워-업 신호(OUT)는 전원 전압(VDD)의 인가로부터 일정한 시간이 경과한 후에, 로직 "하이(high)" 상태로 천이된다. 그리고, 로직 "하이(high)"의 상기 파워-업 신호(OUT)에 응답하여, 반도체 장치가 동작된다. 그러므로, 종래의 파워-업 회로에 의하여, 파워-업 초기의 오동작 가능성이 어느 정도 완화될 수 있다.
그런데, 종래의 파워-업 회로에서는, 다음과 같은 문제점을 지니고 있다.
첫째, 파워-업 동작이 완료된 후에도, 전류 패스가 형성된다. 즉, 제1 및제2 트랜지스터(N1, N2) 그리고, 제3 및 제4 트랜지스터(N3, N4)에 의해서, 각각 전류 패스가 형성된다. 따라서, 과다한 전류 소모가 발생할 가능성이 있다.
둘째, 상기 파워-업 신호(OUT)의 로직 상태의 천이는 제1 트랜지스터(N1) 및 제4 트랜지스터(N4)에 인가되는 신호의 전압 레벨과 제1 내지 제4 트랜지스터(N1, N2, N3, N4)의 구동 능력에 의하여 결정된다. 그러므로, 공정 조건의 변화나 노이즈(noise) 등의 외부 요인에, 상기 파워-업 신호(OUT)의 로직 상태의 천이는 영향을 받는다. 따라서, 종래의 파워-업 회로의 동작은 매우 불안하다고 할 수 있다.
따라서, 본 발명의 목적은 상기와 같은 종래의 파워-업 회로의 문제점을 해결하기 위한 것으로, 전류 소모를 최소화하고, 안정된 동작을 수행하는 파워-업 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 파워-업 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 파워-업 회로의 블락도이며, 도 3은 본 발명의 일실시예에 따른 파워-업 회로의 회로도이다.
도 4는 도 3의 실시예에서, 전원 전압(VDD)의 상승에 따른 주요 신호의 전압 레벨의 변화를 나타내는 도면이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 장치의 파워-업 회로에 관한 것이다. 본 발명의 일실시예에 따른 파워-업 회로는 소정의 제어 래치 신호에 응답하여 로직 상태가 제어되는 출력 래치 신호를 발생하는 이중 안정 래치부로서, 상기 출력 래치 신호 및 상기 제어 래치 신호는 제1 로직 상태 또는 상기 제1 로직 상태에 대칭되는 제2 로직 상태로 래치되며, 전원 전압이 소정의 구동 전압 레벨 이상으로 상승함에 응답하여 래치된 상기 로직 상태가 천이되는상기 이중 안정 래치부; 상기 출력 래치 신호에 의하여 구동이 제어되어, 상기 제어 래치 신호를 발생하는 전압 검출부; 및 전원 전압이 인가되어 상승할 경우, 상기 출력 래치 신호의 초기값을 접지전압(VSS) 즉, 로직 "로우(low)"로 만들어 주는 이중 안정 래치 초기화부를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 파워-업 회로의 블락도이며, 도 3은 본 발명의 일실시예에 따른 파워-업 회로의 회로도이다. 도 2 및 도 3을 참조하면, 본 발명의 일실시예에 따른 파워-업 회로는 전압 검출부(21), 이중 안정 래치부(23) 및 이중 안정 래치 초기화부(25)를 구비한다.
상기 전압 검출부(21)는 상기 이중 안정 래치부(23)에서 제공되는 출력 래치 신호(LATOUT)를 수신하고, 제어 래치 신호(LATCON)를 공급한다. 전원 전압(VDD)가 소정의 구동 전압 레벨(Vdri, 도 4와 관련하여 후술됨) 이상으로 상승함에 응답하여, 상기 제어 래치 신호(LATCON)의 로직(logic) 상태가 변화한다.
상기 전압 검출부(21)는 피모스 트랜지스터(31)와 전압 분배 수단(바람직한 실시예에서는 다수개의 앤모스 트랜지스터들(32, 33, 34)) 및 스위치(36)로 구성된다. 상기 피모스 트랜지스터(31)는 상기 출력 래치 신호(LATOUT)의 초기화 값인 접지전압에 의하여 "턴온"된다. 그리고, 상기 피모스 트랜지스터(31)와 상기 앤모스 트랜지스터들(32, 33, 34)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 전류 패스를 형성하며, 분배 신호(VDIV)를 발생한다. 상기 분배 신호(VDIV)는 전원 전압(VDD)과 접지 전압(VSS)이, 상기 피모스 트랜지스터(31)와 상기 앤모스 트랜지스터들(32, 33, 34)에 의하여, 분배된 전압 레벨을 가진다.
본 명세서에서는, 앤모스 트랜지스터(33)의 드레인 단자를 인출하여 상기 분배 신호(VDIV)를 형성하는 예가 기술되었다. 그러나, 전원 전압(VDD)의 전압 레벨 변화에 따라서는, 상기 분배 신호(VDIV)는 앤모스 트랜지스터(32)나 앤모스 트랜지스터(34)의 드레인 단자가 인출되어 형성될 수도 있음은 당업자에게는 자명한 사실이다. 또한 본 발명에서 예로 기술한 다수의 앤모스 트랜지스터 대신에 다수의 저항이나 또는 다수의 피모스 트랜지스터, 혹은 앤모스 트랜지스터, 피모스 트랜지스터 및 저항 모두의 조합을 사용해도 전압 분배의 목적을 달성할 수 있음은 당업자에게는 자명한 일이다.
상기 스위치(36)는 전원전압의 증가에 따라 같이 증가하는 상기 분배 신호(VDIV)에 의하여 게이팅되어, 상기 제어 래치 신호(LATCON)를 접지 전압(VSS) 쪽으로 구동한다. 바람직한 실시예에 의하면, 상기 스위치(36)는 앤모스 트랜지스터(26a)로 구현된다.
상기 전압 검출부(21)는 상기 분배 신호(VDIV)의 전압 레벨 변화를 지연시키는 지연기(35)를 더 구비할 수 있다. 상기 지연기(35)에 의하여, 상기 앤모스 트랜지스터(36a)의 "턴온"은 일정 시간만큼 지연된다. 그러므로, 상기 지연기(35)를 구비하는 파워-업 회로에 의하면, 상기 지연기로 전원 전압(VDD)의 인가에서부터 파워-업 신호(VOUT)의 "하이(high)"로의 천이까지는, 일정한 시간이 확보될 수 있다. 이와 같이, 확보된 시간에 의하여, 반도체 장치의 오동작 가능성이 감소될 수 있다.
바람직한 실시예에 의하면, 상기 지연기(35)는 일측 단자에 상기 분배 신호(VDIV)가 인가되고, 타측 단자에 접지 전압(VSS)이 인가되는 커패시터(35a)를 구비할 수 있다.
이중 안정 래치부(23)는, 상기 제어 래치 신호(LATCON)에 응답하여, 로직 상태가 제어되는 출력 래치 신호(LATOUT)를 발생한다. 구체적으로, 상기 이중 안정 래치부(23)는 제1 및 제2 피모스 트랜지스터(41, 43)와 제1 및 제2 앤모스 트랜지스터(42,44)를 구비한다.
상기 제1 피모스 트랜지스터(41)는 접지 전압(VSS) 레벨 쪽의 상기 출력 래치 신호(LATOUT)에 의하여 "턴온"되어, 상기 제어 래치 신호(LATCON)를 전원 전압(VDD) 쪽으로 구동한다. 상기 제1 앤모스 트랜지스터(42)는 전원 전압(VDD) 레벨 쪽의 상기 출력 래치 신호(LATOUT)에 의하여 "턴온"되어, 상기 제어 래치 신호(LATCON)를 접지 전압(VSS) 쪽으로 구동한다.
상기 제2 피모스 트랜지스터(43)는 접지 전압(VSS) 레벨 쪽의 상기 제어 래치 신호(LATCON)에 의하여 "턴온"되어, 상기 출력 래치 신호(LATOUT)를 전원 전압(VDD) 쪽으로 구동한다. 상기 제2 앤모스 트랜지스터(44)는 전원 전압(VDD) 레벨 쪽의 상기 제어 래치 신호(LATCON)에 의하여 "턴온"되어, 상기 출력 래치 신호(LATOUT)를 접지 전압(VSS) 쪽으로 구동한다.
따라서, 상기 출력 래치 신호(LATOUT)와 상기 제어 래치 신호(LATCON)는, 상기 이중 안정 래치부(23)에 의하여, 접지 전압(VSS) 즉, 로직 "로우(low)" 또는 전원 전압(VDD) 즉, 로직 "하이(high)" 상태로 래치된다.
상기 이중 안정 래치 초기화부(25)는 전원전압이 인가되어 상승할 경우 상기 출력 래치 신호(LATOUT)의 초기값을 접지전압으로 만들어 준다. 바람직한 실시예에 의하면, 상기 이중 안정 래치 초기화부(25)는 일측 단자에 상기 출력 래치 신호(LATOUT)가 인가되고, 타측 단자에 접지 전압(VSS)이 인가되는 커패시터(25a)를 구비할 수 있다.
버퍼부(27)는 상기 출력 래치 신호(LATOUT)를 버퍼링하여, 씨모스(CMOS) 레벨의 파워-업 신호(VOUT)를 발생한다.
도 4는 도 3의 실시예에서, 전원 전압(VDD)의 상승에 따른 주요 신호의 전압 레벨의 변화를 나타내는 도면이다. 도 4를 참조하여, 본 발명의 파워-업 회로의 동작을 기술하면, 다음과 같다.
먼저, 전원 전압(VDD)이 인가되어 상승하기 직전의 순간에는, 출력 래치 신호(LATOUT), 제어 래치 신호(LATCON) 및 분배 신호(VDIV) 모두는 접지 전압(VSS) 상태를 나타낸다.
계속하여, 영역 I 즉, 전원 전압(VDD)이 구동 전압 레벨(Vdri)로 되기 전의 구간의 주요 신호의 전압 레벨의 변화가 기술된다. 전원 전압(VDD)이 상승함에 따라, 이중 안정 래치부(23)는 가능한 두 가지 상태, 즉 상기 출력 래치 신호(LATOUT)가 접지 전압(VSS) 즉, 로직 "로우(low)" 상태나 상기 출력 래치 신호가 전원 전압(VDD) 즉, 로직 "하이(high)" 상태 중의 한 상태로 래치된다. 그런데 이 과정에서 이중 안정 래치 초기화부(25)는 상기 출력 래치 신호(LATOUT)가 반드시 접지 전압(VSS) 즉, 로직 "로우(low)" 상태가 되도록 이중 안정 래치의 동작을 제어해 준다. 이 경우 제어 래치 신호(LATCON)는 자동적으로 전원 전압(VDD) 즉, 로직 "하이(high)" 상태가 된다. 바람직한 실시예에서는 이중 안정 래치 초기화부(25)의 회로로서 하나의 커패시터를 사용하였는데, 이 커패시터는 전원 전압이 인가되기 직전의 양단간 초기 전압이 0V이므로 전원 전압이 상승할 경우 제1 피모스 트랜지스터(41)를 가장 먼저 "턴온" 상태로 들어가게 한다. 제1 피모스 트랜지스터(41)는 상기 제어 래치 신호(LATCON)의 상태를 전원 전압(VDD)으로 상승시켜 제2 앤모스 트랜지스터(44)를 "턴온" 상태로 구동한다. 이 상태는 가능한 두 가지 상태 중 어느 하나의 상태로 들어가면 그 상태를 계속해서 유지하려는 이중 안정 래치의 특성에 의하여 상기 전압 검출부(21)에서 제어 래치 신호(LATCON)를 구동할 때까지 유지된다. 이 상태에서 상기 전압 검출부(21)의 피모스 트랜지스터(31)는 게이트 구동 전압인 출력 전원 전압(LATOUT)이 접지 전압(VSS)이므로 "턴온"되어 있고, 따라서 상기 분배 신호(VDIV)로는 전원 전압(VDD)를 분배한 전압 레벨이 출력되고, 상기 분배 신호(VDIV)는 전원 전압(VDD)의 상승에 따라서 같이 상승하여 제어 래치 신호(LATCON)을 구동하는 앤모스 트랜지스터(36a)의 전류 구동 능력이 증가시키는데, 앤모스 트랜지스터(36a)의 전류 구동 능력이 상기 이중안정 래치부(23)의 제1 피모스 트랜지스터(41)의 전류 구동 능력을 초과하는 순간의 전원 전압 레벨인 Vdri에 도달하면 이중 안정 래치부(23)의 상태에 변화가 일어나는 영역 II로 들어가게 된다.
이어서, 영역 II에서의 주요 신호의 전압 레벨의 변화가 기술된다. 전원 전압(VDD)의 전압 레벨이 구동 전압 레벨(Vdri)을 넘어서는 경우에는, 상기 분배 신호(VDIV)에 의하여 스위치(36)로 사용된 앤모스 트랜지스터의 전류 구동력이 이중 안정 래치부(23)의 제1 피모스 트랜지스터(41)의 전류 구동력보다 커지게 된다. 그리고, 제어 래치 신호(LATCON)의 전압 레벨은 접지 전압(VSS)으로 하강시킨다. 계속하여, 접지 전압(VSS) 쪽으로 하강된 상기 제어 래치 신호(LATCON)에 의하여, 제2 피모스 트랜지스터(43)는 "턴온" 된다. 그리고, 상기 턴온된 상기 제2 피모스 트랜지스터(43)에 의하여, 출력 래치 신호(LATOUT)는 전원 전압(VDD)으로 상승된다. 그리고, 전원 전압(VDD)으로 상승된 출력 래치 신호(LATOUT)는 제1 피모스 트랜지스터(41)를 "턴오프"시키며, 제1 앤모스 트랜지스터(43)는 "턴온" 상태를 유지한다. 따라서, 제어 래치 신호(LATCON)는 "로우(low)" 상태로, 출력 래치 신호(LATOUT)는 "하이(high)" 상태로 계속 래치된다.
이때, 분배 신호(VDIV)는 피모스 트랜지스터(31)가 "턴오프" 상태이므로, 2Vt(여기서, Vt는 앤모스 트랜지스터들(33, 34)의 문턱 전압)를 유지한다.
결국, 상기 출력 래치 신호(LATOUT)와 제어 래치 신호(LATCON)는, 영역 I에서는 접지 전압(VSS)과 전원 전압(VDD)으로 각각 래치되고, 영역 II에서는 전원 전압(VDD)과 접지 전압(VSS)으로 각각 래치된다.
이와 같이, 출력 래치 신호(LATOUT)와 제어 래치 신호(LATCON)는 영역 I 및 영역 II에서 래치 상태를 유지하므로, 상기 파워-업 회로는 외부의 노이즈나 공정 조건에 변화에 대해 매우 안정적이다.
그리고, 전원 전압(VDD)이 구동 전압 레벨(Vdri)을 넘어서는 경우에는, 상기 출력 래치 신호(LATOUT)가 전원 전압(VDD)과 동일한 전압 레벨을 유지한다. 따라서, 전압 검출부(21, 도 3참조)의 피모스 트랜지스터(31)가 "턴오프"되고 전류의 소모를 최소화한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 상기 전압 검출부(21)가 출력 래치 신호(LATOUT)에 의하여, 직접적으로 제어되는 실시예가 기재되었다. 그러나, 본 발명의 변형된 실시예에서는, 출력 래치 신호(LATOUT)에 동기되는 신호에 의하여, 상기 전압 검출부(21)가 제어될 수도 있을 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 파워-업 회로에 의하면, 출력 래치 신호(LATOUT)와 제어 래치 신호(LATCON)는 래치 상태를 유지하므로, 상기 파워-업 회로는 외부의 노이즈나 공정 조건에 변화에 대해 매우 안정적이다. 그리고, 전원 전압(VDD)이 안정화될 때, 파워-업 회로는 전류 패스를 형성하지 않으므로, 전류의 소모가 최소화된다.

Claims (8)

  1. 반도체 장치의 파워-업 회로에 있어서,
    소정의 제어 래치 신호에 응답하여 로직 상태가 제어되는 출력 래치 신호를 발생하는 이중 안정 래치부로서, 상기 출력 래치 신호 및 상기 제어 래치 신호는 제1 로직 상태 또는 상기 제1 로직 상태에 대칭되는 제2 로직 상태로 래치되며, 전원 전압이 소정의 구동 전압 레벨 이상으로 상승함에 응답하여 래치된 상기 로직 상태가 천이되는 상기 이중 안정 래치부;
    상기 출력 래치 신호에 의하여 구동이 제어되어, 상기 제어 래치 신호를 발생하는 전압 검출부; 및
    상기 이중 안정 래치부의 초기화를 제어하는 이중 안정 래치 초기화부를 구비하는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
  2. 제1 항에 있어서, 상기 이중 안정 래치 초기화부는
    일측 단자에 상기 출력 래치 신호가 인가되는 제1 커패시터를 포함하는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
  3. 제1 항에 있어서, 상기 이중 안정 래치부는
    상기 출력 래치 신호에 의하여 게이팅되어, 상기 제어 래치 신호를 상기 전원 전압쪽으로 제어하는 제1 피모스 트랜지스터; 및
    상기 출력 래치 신호에 의하여 게이팅되어, 상기 제어 래치 신호를 접지 전압쪽으로 제어하는 제1 앤모스 트랜지스터
    상기 제어 래치 신호에 의하여 게이팅되어, 상기 출력 래치 신호를 상기 전원 전압쪽으로 제어하는 제2 피모스 트랜지스터;
    상기 제어 래치 신호에 의하여 게이팅되어, 상기 출력 래치 신호를 접지 전압쪽으로 제어하는 제2 앤모스 트랜지스터;
    를 구비하는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
  4. 제3 항에 있어서, 상기 전압 검출부는
    상기 출력 래치 신호에 응답하여 전류 패스가 형성되어, 상기 전원 전압과 상기 접지 전압 사이의 전압이 분배되는 전압을 가지는 분배 신호를 출력하는 전압 분배기; 및
    상기 분배 신호에 의하여 스위칭되며, 상기 제어 래치 신호를 발생하는 스위치
    를 구비하는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
  5. 제4 항에 있어서, 상기 전압 검출부는
    상기 분배 신호의 전압 레벨 변화를 지연시키는 지연기를 더 구비하는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
  6. 제5 항에 있어서, 상기 지연기는
    일측 단자에 상기 분배 신호가 인가되는 제2 커패시터를 포함하는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
  7. 제4 항에 있어서,
    상기 스위치는 상기 제어 래치 신호를 상기 접지 전압쪽으로 제어하는 제3 앤모스 트랜지스터를 구비하며,
    상기 출력 래치 신호는 파워-업 초기에 상기 제1 앤모스 트랜지스터에 의하여 상기 접지 전압 쪽으로 제어되고, 상기 전원 전압의 레벨이 상기 구동 전압 레벨 이상일 때, 상기 제1 피모스 트랜지스터에 의하여 상기 전원 전압 쪽으로 제어되며,
    상기 제어 래치 신호는 파워-업 초기에 상기 제2 피모스 트랜지스터에 의하여 상기 전원 전압 쪽으로 제어되고, 상기 전원 전압의 레벨이 상기 구동 전압 레벨 이상일 때, 상기 스위치에 의하여 상기 접지 전압 쪽으로 제어되는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
  8. 제1 내지 제7 항 중의 어느 하나의 항에 있어서,
    상기 출력 래치 신호를 버퍼링하여, 파워-업 신호를 발생하는 버퍼부를 더 구비하는 것을 특징으로 하는 반도체 장치의 파워-업 회로.
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