KR19990044240A

KR19990044240A - 공유 중간 노드를 내장한 출력버퍼

Info

Publication number: KR19990044240A
Application number: KR1019980701476A
Authority: KR
Inventors: 유니스 제이 로트피; 존 디 포터
Original assignee: 미키오 이시마루; 아드밴스트 마이크로 디이바이시스 인코포레이티드
Priority date: 1995-09-01
Filing date: 1996-07-11
Publication date: 1999-06-25
Also published as: EP0847623B1; DE69612007D1; DE69612007T2; US5717342A; EP0847623A1; WO1997009784A1; JPH11512572A

Abstract

출력버퍼는 변수의 동시 스위칭 출력을 가진 지적 회로에 기술된다. 집적회로상의 보다 적은 수의 출력이 동시에 스위칭함에 따라, 집적회로상의 각 출력버퍼내의 소정의 논리게이트의 출력 컨덕턴스는 각 출력버퍼 사이에서 중간 노드(PUCOM, PDCOM)를 공유함으로써 증가된다.

따라서, 출력버퍼의 속도는 보다 적은 수의 출력이 동시에 스위치하고, 내부 발생된 잡음이 적을 시에 증가한다.

역으로, 부가적인 출력이 동시에 스위치할 시에, 출력버퍼내의 소정의 논리 게이트의 출력 컨덕턴스는 감소되어, 출력버퍼의 속도를 감소시켜, 이에 따라 내부 발생된 잡음이 줄어든다.

Description

공유 중간 노드를 내장한 출력버퍼

출력버퍼는 집적회로에 필요한 빌딩 블록이다. 최근 몇 년에 걸쳐 온-칩 지연이 향상되었음에 따라, 출력버퍼의 성능은 더욱 더 큰 관심사가 되었다.

많은 출력을 가진 디지털 집적회로, 특히 동시에 스위치하는 많은 출력을 가진 디지털 집적회로를 설계함에 있어서, 실제로 출력단자의 전압을 고 또는 저로 구동하는 데 이용된 큰 구동기 트랜지스터의 턴-온 과도부(transient)를 제어하기 위해서는 상당한 주의를 해야 한다. 때때로, 턴-오프 과도부의 제어도 또한 중요하다. 집적회로 패키지, 본딩 와이어(bonding wire) 및 온-칩 파워 버스의 피할 수 없는 인덕턴스에 의해, 고 전류 과도부는 실제로 집적회로의 각종 회로블록에 도달하는 순시 전원 공급 전압에서 바람직하지 않은 전압 변동을 유발시킬 수 있다. 출력버퍼에 이용된 구동기 트랜지스터가 빈번히 가장 큰 트랜지스터의 온-칩에 속하고, 제어되지 않을 경우 그런 원치않은 전류과도의 중요한 원천이 될 수 있기 때문에, 그런 집적회로상의 출력버퍼는 빈번히 제어된 전류 과도로 설계되는데, 이는 많은 출력버퍼가 동시에 스위칭 한다는 조건에 최적화 된다.

그런 제약조건(constraint)은 출력버퍼를 통해 더욱 큰 전파 지연 및/ 또는, 출력 단자 그 자체의 전압 파형의 저속 상승 및 하강 시간으로 측정될 수 있는 출력버퍼의 성능을 저하시킨다.

많은 집적회로에서, (출력의 천이(transition)동안) 출력버퍼의 성능은 동시 스위칭 출력의 수가 감소함에 따라 향상된다. 이는 내부적으로 발생된 전원 공급 노이즈가 적기 때문에 간단히 그렇게 된다. 불행히도, (전술된 바와 같이) 제어된 과도 출력버퍼의 성능 저하는 단지 하나 또는 소수출력이 동시에 스위칭 할 시에도 실제로 계속되는데, 이는 그런 접근 방식의 결점이다. 소정의 동기 설계 기술은 명백히 이용된 각종 회로의 최악의 성능에 따르지만 의존하지만, 다른 설계 기술은 캐릭터에서 더 비동기적이고, 가능한 빨리 집적회로에서의 유효출력을 이용할 수 있다. 그런 설계기술은 더욱 적은 출력이 동시에 스위치할 시에도 출력버퍼가 저하되는 회로로부터 충분히 이익을 보지 못한다.

발명의 요약

본 발명의 목적은 모든 출력버퍼가 동시에 스위치 할 때보다 소수의 출력이 동시에 스위치할 시에 더욱 더 고성능을 가진 고성능 디지털 출력버퍼를 제공하는 것이다.

본 발명의 또다른 목적은 단지 전원공급 노이즈만의 대응 감축으로부터 일어나는것보다 소수의 출력이 동시에 스위치할 시에 더욱 고성능을 가진 고성능 디지털 출력버퍼를 제공하는 것이다.

상기 및 다른 목적은 일 실시예에 대하여 다른 출력버퍼내의 동일 노드와 공유된 소정의 중간노드를 가진 출력버퍼를 포함한 본 발명에 의해 달성된다. 그런 중간노드를 공유함으로써, 출력버퍼내의 논리게이트의 출력 컨덕턴스(또는, 풀업(pullup) 또는 풀다운 세기)는 소수의 출력이 동시에 스위치할 시에 증가되고, 또한 부가적인 출력버퍼가 그런 중간노드를 공유하도록 접속될 시에 증가된다. 예를 들면, 출력버퍼내의 N-채널 MOS 트랜지스터(NMOS 트랜지스터)의 드레인은 다른 출력버퍼내의 각 트랜지스터의 드레인과 공유될 수 있는데, 이때 각 게이트 단자는 공동신호에 결합되고, 각 소스단자는 VSS 전원공급 단자에 결합된다. 또한, 출력버퍼내의 P-채널 MOS 트랜지스터(PMOS 트랜지스터)의 드레인은 다른 출력버퍼내의 각 트랜지스터의 드레인과 공유될 수 있는데, 이대 각 게이트 단자는 공동신호에 결합되고, 각 소스단자는 VDD 전원공급 단자에 결합된다.

출력버퍼내의 논리 게이트의 유효 풀업 또는 풀다운 세기가 소수의 출력이 동시에 스위치할 시에 증가되기 때문에, 출력의 천이율은 동시 스위칭 출력수의 감소에 따라 증가한다.

한 장치의 실시예에서, 본 발명은 가변수의 동시 스위칭 출력을 가진 다중 출력 집적회로에 출력버퍼를 제공하는데, 상기 출력버퍼는 출력상에 제 1 구동기의 제어신호를 발생시키는 제 1 논리 회로를 가지며, 상기 제 1 논리회로의 출력은 제 1 구동기의 제어신호를 관련된 능동상태로 천이할 동안 제어된 출력 컨덕턴스를 가지는데, 여기서 제어된 출력 컨덕턴스는 동시 스위칭 출력수의 감소에 따라 증가한다. 출력버퍼는 또한 제 1 구동기의 제어신호에 응답하여, 제 1 구동기의 제어신호가 각 능동상태로 천이할 시에 버퍼출력 전압을 제 1 의 전원공급 전압으로 구동하는 제 1 구동기 회로를 포함한다. 제 1 의 전원 공급 전압으로 구동될 시에 버퍼출력 전압의 천이율은 동시 스위칭 출력수의 감소에 따라 증가한다.

본 발명의 다른 실시예에서, 가변 수의 동시 스위칭 출력을 가진 다중 출력 집적회로용 출력버퍼장치는 제 1 전원 공급전압을 수신하는 제 1 전원공급 단자, 제 2 전원공급 전압을 수신하는 제 2 전원공급 단자와, 기준 전압을 수신하는 기준 전압 단자를 포함한다. 각 버퍼 출력 단자상에서 각 버퍼출력 전압을 구동하는 각각의 다수의 출력버퍼가 포함된다. 각 출력버퍼는 제 1 전원공급 단자에 접속된 드레인/소스 단자, 게이트 단자 및, 버퍼 출력단자에 접속된 소스/드레인 단자를 가진 제 1 MOS 트랜지스터를 포함한다. 제 2 MOS 트랜지스터는 제 1 MOS 트랜지스터의 게이트 단자에 접속된 드레인/소스 단자, 제 1 제어신호에 접속된 게이트 단자 및, 제 1 중간노드에 접속된 소스/드레인 단자를 가지고 있다. 제 3 MOS 트랜지스터는 제 1 중간노드에 접속된 드레인/소스 단자, 기준 전압 단자에 접속된 게이트 단자 및/ 제 2 전원 공급단자에 접속된 소스/드레인 단자를 갖는다.

각 출력버퍼내의 각 제 1 중간노드는 상호 접속된다.

본 발명의 또다른 실시예에서, 가변수의 동시 스위칭 출력을 가진 다중 출력 집적회로용 출력버퍼장치는 제 1 전원공급 전압을 수신하는 제 1 전원 공급 단자, 제 2 전원 공급 전압을 수신하는 제 2 전원 공급 단자, 제 1 전원 공급 전압을 수신하는 제 3 전원 공급 단자, 제 2 전원 공급 전압을 수신하는 제 4 전원 공급 단자와, 기준 전압을 수신하는 기준 단자를 포함한다. 각 버퍼 출력 단자상에서 각 버퍼 출력 전압을 구동하는 각각의 다수의 출력버퍼가 포함된다. 각 출력버퍼는 제 1 및 2 입력과 출력을 가진 제 1 논리 게이트를 포함하는데, 상기 제 1 입력은 진(true) 출력 극성 제어신호에 응답하고, 상기 제 2 입력은 버퍼출력 인에이블 제어 신호에 응답하며, 상기 제 1 논리 게이트는 제 1 제어된 전류 회로를 통해 제 1 전원 공급 단자에 결합되고, 제 2 전원 공급 단자에도 결합되며, 상기 제 1 논리 게이트 및 상기 제 1 제어된 전류 회로는 그 사이에서의 제 1 중간 노드를 한정한다.

제 1 논리 게이트 출력에 결합된 입력 및 출력을 가진 제 2 논리 게이트가 포함되는데, 상기 제 2 논리 게이트는 제 2 제어된 전류 회로를 통한 제 1 전원 공급 단자 및 제 2 전원 공급 단자에 결합되고, 상기 제 2 논리 게이트 및 상기 제 2 제어된 전류 회로는 그 사이에 제 2 중간노드를 한정한다. 제 2 논리 게이트 출력에 응답하는 입력 및, 버퍼출력 단자에 결합된 출력을 가지는 제 1 구동기 회로가 포함되는데, 상기 제 1 구동기 회로는 제 3 전원공급 단자에 결합된다. 제 3 논리 게이트는 제 1 및 2 입력과 출력을 가지는데, 상기 제 1 입력은 상보 출력 극성 제어신호에 응답하고, 상기 제 2 입력은 버퍼 출력 인에이블 제어신호에 응답하며, 상기 제 3 논리 게이트는 제 3 제어된 전류 회로를 통한 제 1 전원공급 단자 및 제 2 전원 공급단자에 결합되며, 상기 제 3 논리 게이트 및 상기 제 3 제어된 전류회로는 그 사이에 제 3 중간노드를 한정한다. 제 4 논리 게이트는 제 3 논리 게이트 출력에 결합된 입력 및 출력을 가지며, 상기 제 4 논리 게이트는 제 4 제어된 전류 회로를 통한 제 1 전원 공급 단자 및 제 2 전원 공급 단자에 결합되고, 상기 제 4 논리 게이트 및 상기 제 4 제어된 전류 회로는 그 사이에 제 4 중간 노드를 한정한다. 제 4 논리 게이트 출력에 응답하는 입력 및 버퍼출력 단자에 결합된 출력을 가진 제 2 구동기 회로가 포함되는데, 상기 제 2 구동기 회로는 제 4 전원 공급 단자에 결합된다. 다수의 각 출력버퍼내의 각 제 3 중간노드는 상호 접속되고, 다수의 각 출력버퍼내의 각 제 4 중간노드는 상호 접속된다.

본 발명은 집적회로의 설계에 관한 것으로서, 특히 디지털 출력버퍼의 설계에 관한 것이다.

도 1 은 본 발명에 따른 출력버퍼의 개략도이다.

도 2는 도 1의 출력버퍼에 유용한 기준 전압 회로의 개략도이다.

도 3 은 도 1 에 도시된 바와 같이, 본 발명에 따라 상호 접속된 각각의 8개의 출력버퍼의 그룹의 개략도이다.

도 4는 서로 다른 다수의 동시 스위칭 출력에 대해 도 3의 출력버퍼 그룹의 출력 파형을 도시한 파형도이다.

도 5는 도 1의 출력버퍼의 출력 구동기 회로의 선택적인 실시예의 개략도이다.

도 1에서, 출력버퍼(10·X)는 상당한 부하 출력을 구동하기에 적당한, 특히 오프-칩 핀 구동기로서 유용한 출력(10X)을 구동하도록 버퍼되는 진 및 상보 논리 신호(제각기, QX 및 QBX)를 수신한다. 출력 인에이블 신호(QE)는 3-상태출력(논리 "0" 및 "1"과 고-임피던스 상태)을 제공한다.

전체 관점에서, 버퍼 섹션(25)을 진 논리 신호(QX)를 수신하여, 트랜지스터(M19)인 출력 구동기 섹션(29)의 NMOS 풀업 트랜지스터의 게이트 단자를 구동하는 관련신호(NPU)를 발생시킨다. 신호(NPU)는 출력 구동기 섹션(29)의 PMOS 풀업 트랜지스터(M20)의 게이트 단자를 구동하는 신호(PPU)를 형성하도록 반전된다. 출력 인에이블 신호(OE)에 의해 디스에이블될 시에, 버퍼 섹션(25)은 신호(NPU)를 (단자(20)상으로 전송된)VSS 전위로 구동시켜, 신호(NPU)가 진 논리 신호(QX)를 폴로우(follow) 하기 보다는 트랜지스터(M19)를 턴 오프시킨다.

유사한 버퍼섹션(27)은 상보 논리신호(QBX)를 수신하여, 출력 구동기 섹션(29)의 NMOS 풀다운 트랜지스터(M21)의 게이트 단자를 구동하는 관련 신호(PD)를 발생시킨다. 출력 인에이블 신호(OE)에 의해 디스에이블될 시에, 버퍼섹션(27)은 신호(PD)를 VSS 전위로 구동시켜, 신호(PD)가 상보 논리 신호(QBX)를 폴로우하기 보다는 트랜지스터(M21)를 턴 오프시킨다.

버퍼섹션(25)에서, 트랜지스터(M3 및 M6)는 진 논리 신호(QX)의 상보인 노드(14)상에서 신호를(출력 인에이블 신호(OE)에 의해 인에이블될 시에) 발생시키는 인버터를 형성한다. 출력 인에이블 신호(OE)가 저 일시에(따라서, 버퍼 섹션(25)은 디스에이블 됨), 트랜지스터(M9)는 M3/M6 인버터를 통해 흐르는 전류를 제거하도록 턴 오프되고, 트랜지스터(M16)는 노드(14)의 레벨을 고로 구동하도록 턴 온 된다.

트랜지스터(M8 및 M10)에 의해 형성된 인버터는 NPU 신호를 저로 구동하여, 출력 구동기(29)의 트랜지스터(M19)를 턴 오프시킴으로써 노드(14)상의 그런 고 레벨에 응답한다.

트랜지스터(M1 및 M5)는 출력 천이 동안 VDD 전원공급부로부터 생성된 전류를 제한하는데 이용된다. 기준 전압 REFMOD은 사실상 일정한 전류원으로 동작하도록 기준 전압 REFMOD에 의해 바이어스되는 트랜지스터(M1 및 M5)의 게이트 단장 결합된다.

따라서, 중간노드(12) 및 중간노드 PUCOM는 잔여 버퍼섹션(25)에 대한 제어된-컨덕턴스 "의사-VDD" 노드 역할을 한다.

선택적으로, 트랜지스터(M5 및 M8)간의 중간노드(노드 PUCOM)와, 트랜지스터(M1 및 M3/M4)간의 중간노드(12)는 양자 모두 단자(23)상에 제공된 VDD 전원 공급부에 직접 접속될 경우, 버퍼섹션(25)은 전술된 바와 같이 노드 NPU에서 동일한 논리기능을 기준 전압 REFMOD에 의해 생성된 전류를 제한하지 않고 제공한다.

REFMOD의 전압 레벨은 양호하게도 트랜지스터(M1 및 M5)를 통해 일정한 전류 레벨을 제공하기 위해 VDD 전원 공급 레벨의 변화를 보상하도록 설계된다. 따라서, VDD가 고전압에 있을 시와, (동일한 집적회로상의 다른 회로를 통할 뿐만아니라) 출력버퍼를 통한 속도가 결과적으로 더욱 고속일 경우, REFMOD의 레벨은 트랜지스터(M1 및 M5)를 통해 전류를 일정하게 유지하도록 더욱 고전압으로 조절한다.

이는 노드 NPU가 고로 구동되고, 또한 VDD 전원 공급 레벨의 증가에 따라 증가하는 율을 안정화시키는 경향이 있다.

대조적으로, VDD가 저전압에 있을 시와, (동일한 집적회로상의 다른 회로를 통할 뿐만아니라) 출력버퍼를 통한 속도가 결과적으로 더욱 저속일 경우, REFMOD의 레벨은 트랜지스터(M1 및 M5)를 통해 전류를 유지하도록 더욱 저전압으로 조절한다. 이는 노드 NPU가 고로 구동되는 율을 다시 안정화시키는 경향이 있다.

선택적으로, REFMOD의 전압 레벨이 또한 VDD 전원 공급 레벨의 변화를 과보상하도록 설계될 수 있다.

VDD가 고전압에 있을 시와, (동일한 집적회로상의 다른 회로를 통할 뿐만아니라)출력버퍼를 통한 속도가 결과적으로 더욱 고속일 경우, REFMOD의 레벨은 트랜지스터(M1 및 M5)를 통해 전류를 더욱 낮추도록 조절한다. 이는 M8/M10 인버터의 출력 컨덕턴스(출력 풀업 세기)를 감소시킴으로써 출력버퍼(10·X)의 과도전류를 감소시킨다. 이는 노드 NPU가 고로 구동되고, 또한 VDD 전원 공급 레벨의 증가에 따라 증가하는 율을 감소시키다. 대조적으로, VDD가 저 전압에 있을 시와, (동일한 집적회로상의 다른 회로를 통할 뿐만아니라) 출력버퍼를 통한 속도가 더욱 늦추어질 경우, REFMOD의 레벨은 트랜지스터(M1 및 M5)를 통한 전류를 증가시키도록 조절한다. 이는 M8/M10 인버터의 풀업 세기를 증가시켜, 노드 NPU가 고로 구동되고, 또한 VDD 전원 공급 레벨의 감소의 결과로서 감소하는 율을 증가시킴으로써 출력버퍼(10·X)의 속도를 증가시킨다.

버퍼 섹션(27)에서, 트랜지스터(M14 및 M16)는 상보 논리신호(QBX)에 대해 극성이 반대인 노드(18)상에서 신호를 (출력 인에이블 신호(OE)에 의해 인에블될 시에) 발생시키는 인버터를 형성한다. 출력 인에이블 신호(OE)가 저 일시에 (따라서, 버퍼섹션(27)은 디스에이블 됨), 트랜지스터(M18)는 M14/M16 인버터를 통해 흐르는 전류를 제거하도록 턴 오프되고, 트랜지스터(M15)는 노드(18)의 레벨을 고로 구동하도록 턴온된다. 트랜지스터(M13 및 M17)에 의해 형성된 인버터는 PD 신호를 저로 구동하여, 출력 구동기(29)의 트랜지스터(M21)를 턴 오프시킴으로써 노드(18)상의 그런 고 레벨에 응답한다.

버퍼섹션(25)에 대해 전술된 바와 같이, 트랜지스터(M11 및 M13)간의 중간노드(노드 PDCOM)와 트랜지스터(M12 및 M14/M15)간의 중간노드(16)는 제어된-컨덕턴스 "의사 VDD" 노드 역할을 한다. 트랜지스터(M12 및 M11)는 출력 천이 동안 VDD 전원 공급부로부터 생성된 전류를 제한하는데 이용된다. 기준 전압 REFMOD은 트랜지스터(M12 및 M11)의 게이트 단자에 결합되어, 거의 일정한 전류원으로서 동작한다. 전술된 바와 같이, REFMOD의 전압 레벨은 양호하게도 VDD 전원 공급 레벨의 변화를 보상하도록 설계되어, 신호 NPU에 대해 전술된 바와 유사하게 신호 PD의 상승 및 하강 시간을 변조한다.

트랜지스터(M2 및 M7)에 의해 형성된 인버터는 전술된 바와 같이 PMOS 트랜지스터(M20)의 게이트 단자를 구동하는 신호 PPU를 발생시킨다. NMOS 트랜지스터(M19) 및 PMOS 트랜지스터(M20)양자 모두는 출력 IOX 고를 구동하는데 이용되는데, 그 이유는 NMOS 트랜지스터(M19)가 전압 천이 동안 더욱 일정한 전류를 제공하지만, 출력 IOX의 전압을 내내 VDD 레벨로 구동할 수 없는 반면에, PMOS 트랜지스터(M20)는 내내 VDD 레벨로 구동할 수 있고, "레일-투-레일(rail-to-rail)" 출력 (내내 VSS 전원 공급 레벨로 구동된 출력 저 전압 및, 내내 VDD 전원 공급 레벨로 구동된 출력 고전압)을 제공한다.

도 2는 기준 전압 REFMOD을 발생시키는 회로 실시예의 개략도이다. P-채널 트랜지스터(M30 및 M31)와 N-채널 트랜지스터(M32)는 단자(23)상에 제공된 VDD 전원 공급부와, 단자(20)상에 제공된 VSS 전원 공급부 사이에서 직렬 접속된다. 트랜지스터(M30)의 게이트 및 드레인 단자는 함께 노드(35)에 접속되고, 트랜지스터(M31)의 게이트 및 드레인 단자는 함께 출력 노드 REFMOD에 접속된다. 따라서, 트랜지스터(M30 및 M31) 양자 모두는 "다이오드" 구성으로 접속된다. 트랜지스터(M32)는 양호하게도 좁고, 긴 NMOS 트랜지스터인데, 이는 그의 게이트 단자가 VDD 전위에서 바이어스되기 때문에 작은 바이어스 전류를 설정한다. 이런 작은 바이어스 전류는 트랜지스터(M30 및 M31)를 통해 흐르며, 상기 트랜지스터는 실제로 트랜지스터(M32) 보다 크며, 전류가 각 트랜지스터(M30 및 M31) 양단에서 P-채널 임계 전압과 거의 동일한 전압을 설정한다. 결과적으로, 기준 전압 REFMOD 은 일반적으로 VDD 전원 공급 전압을 트랙(track)하고, 대략 P-채널 임계 전압의 두배만큼 VDD 레벨 이하로 시프트된다. 환언하면, REFMOD=VDD-2×V_TP

도 3에서 각각의 8개의 개별 출력을 위한 출력버퍼를 나타내는 출력버퍼(39)의 블록이 도시된다. 출력버퍼(10.1)는 진 및 상보 논리신호(제각기, Q1 및 QB1)를 수신하여, 출력 인에이블 신호(OE)에 의해 인에이블될 시에 대응 출력(IO1)을 발생시키며, 출력버퍼(10.1)는 출력 인에비블 신호(OE)에 의해 디스에이블될 시에 출력 (IO1)상에서 고 임피던스 상태를 제공한다. 출력버퍼(10.2, 10.3, ...10.8)는 제각기 논리신호(Q2/QB2, Q3/QB3, ....Q8/QB8)를 수신하여, 제각기 출력 (IO2, IO3,....IO8)을 발생시킨다.

8개의 출력버퍼(10.1, 10.2, .....10.8)의 각각으로부터의 각 중간노드 PUCOM는 도시된 바와 같이 상호 접속된다.

또한, 8개의 출력버퍼(10.1, 10.2, .....10.8)의 각각으로 부터의 각 중간노드 PDCOM는 상호 접속된다.

이런 출력버퍼장치의 동작 및 잇점을 이해하기 위하여서는 단 하나의 출력이 안정을 유지하는(값이 변화되지 않는)다른 7개의 출력으로 고로 스위치할 때의 경우를 고려한다. 예를 들면, 8개의 모든 출력버퍼는 출력 인에이블 신호(OE)에 의해 인에이블 될 경우, 진 논리신호(Q1)는 고로 구동된다(이에 따라 그의 상보 논리 신호(QB1)는 저로 구동됨). 따라서, 출력버퍼(10.1)는 그때 출력(IO1)을 고로 구동시킨다.

신호(Q2/QB2 내지 Q8/QB8)는 각 출력 (IO2 내지 IO8)이 변화되지 않도록 안정상태를 유지하는 것으로 추정한다. 도 1에서, 신호(NPU)는 진 논리신호(QX)(물론, 출력버퍼(10.1)에 대해서 Q1임)의 극성을 폴로우하여, 트랜지스터(M5 및 M8)의 직렬 조합에 의해 고로 구동된다. 그러나, 트랜지스터(M5)를 통한 전류는 전술된 바와 같이 게이트 단자에 결합된 기준 전압 REFMOD을 바이어스함으로써 제한된다. 그러나, 8개의 출력버퍼의 각각내의 트랜지스터(M5)의 소스, 게이트 및 드레인 단자는 제각기 VDD 전원 공급부, 기준 전압 REFMOD 및 PUCOM 노드에 접속된다. 따라서, 8개의 출력버퍼의 각각으로부터의 각 트랜지스터(M5)는 필수적으로 PUCOM 노드의 상호 접속으로 함께 병렬로 결합되고, 단일 트랜지스터(M5)에 대해서 보다 함께 접속될 시에 더욱 고 전류(사실상, 이런 예에 대한 전류의 8배)를 제공한다. 이런 증가된 전류는 M8/M10 인버터에 대해 증가된 출력 풀업 세기를 제공한다.

2개의 출력이 동시에 스위치하고, 다른 6개의 출력이 변화되지 않은 상태로 남아 있는 서로 다른 예에서, 8개의 트랜지스터(M5)(8개의 출력버퍼(10.1, 10.2, ... 10.8)의 각각 내의 트랜지스터(M5))를 통한 조합된 전류는 2개의 NPU 신호(하나는 2개의 고-진행 출력버퍼의 각각내의 NPU 신호임)를 고로 구동하는데 이용되어, 효과적인 전류 증가는 단일 트랜지스터(M5)를 통한 값의 4배로 감소시킨다.

결과적으로, 2개의 고-진행 NPU 신호의 상승시간은 상기의 단일 출력 천이 경우보다 적어, 출력(IOX)에 대해 더욱 느린 상승시간을 유발시킨다.

최종예에서, 8개의 모든 출력버퍼가 동시에 고로 스위치할 경우, 8개의 트랜지스터(M5)(8개의 출력버퍼(10.1, 10.2,.....10.8)의 각각 내의 트랜지스터(M5)를 통한 조합된 전류는 8개의 모든 NPU 신호(하나는 8개의 고-진행출력버퍼의 각각내의 NPU 신호임)를 고로 구동하는데 이용되어, 효과적인 전류는 단일 트랜지스터(M5)에 대해서와 다르지 않다.

결과적으로 8개의 고-진행 NPU 신호의 상승시간은 PUCOM 노드가 공유되지 않을 경보와 다르지 않아, 각각의 개별 출력버퍼내의 트랜지스터에 의해 제어되는 8개의 출력(IOX)에 대한 상승시간을 유발시킨다.

도 4는 다수의 동시 스위칭 출력에 대한 출력(IOX)의 상승시간을 도시한 파형 플롯이다. 중간 노드 PUCOM 및 PDCOM가 버퍼 사이에서 공유되는 기술된 경우에 대해, 파형(41)은 단지 하나의 출력이 스위칭할 시에 출력(IOX)에 대응한다. 파형(41)보다 느린 상승시간을 나타내는 파형(44)은 4개의 동시 스위칭 출력(IOX)의 각각에 대응한다. 파형(44)보다 동등하게 느린 상승시간을 나타내는 파형(48)은 8개의 동시 스위칭 출력(IOX)의 각각에 대응한다. 명백히 알 수 있는 바와 같이, 출력(IOX)의 상승시간은 소수의 출력이(버퍼사이에서의 중간노드를 공유할 시에) 동시에 스위치할 시에 증가한다.

대조적으로, 파형(51)은 블록내의 각 출력버퍼사이에서 노드 PUCOM를 공유하지 않는 출력버퍼 블록내에서 단지 하나의 출력만이 스위칭 할 시에 출력(IOX)에 대응한다. 파형(54)은, PUCOM이 공유되지 않을 경우, 4개의 출력(IOX)이 스위칭할 시에 상승시간을 나타낸다.

각 출력버퍼가 개별적으로 많은 신호의 지연 및 상승시간을 결정할 시에 속도는 증진되지 않는다.

도 1 및 3에서, 유사한 분석이 중간 노드 PDCOM에 적용될 수 있는데, 상기 중간노드는 각각의 8개의 출력버퍼 사이에 접속되고(따라서, 공유됨), N-채널 풀 다운 트랜지스터(M21)의 게이트에 결합된 신호(PD)의 상승시간을 변조시킨다. 결과적으로, 출력버퍼(10.X)의 출력(IOX)의 하강 시간은 또한 더욱 더 적은 출력이 동시에 스위치함에 따라 부가적인 속도를 이용하도록 변조된다.

도 5는 도 1 에 도시된 바와 같은 출력버퍼 회로로 유용한 부가적 실시예인 출력 구동기(29a)의 개략도이다. 출력버퍼 출력(IOX)은 2개의 직렬 접속된 트랜지스터(M20a 및 M19a)를 통해 고로 구동된다. 트랜지스터(M20a)는 PPU 신호에 의해 게이트되고, 단자(33)상에 제공된 I/O 전원 공급 전압 VDDIO을 중간 노드(60)에 결합하는 PMOS 트랜지스터이다. 분리 전원 공급 단자는, 출력 구동기내에서 큰 전류의 스위칭으로부터 생긴 과도 잡음의 격리(isolate)에 도움을 줄 출력 구동기 트랜지스터, 특히 트랜지스터(M19a 및 M21a)에 VDDIO 및 VSSIO 전원 공급 레벨을 제공하는데 이용된다. 단자(33)가 단자(23)로서 최종 사용자에 의해 동일한 전원 공급부에 접속될 지라도, 인쇄 배선판상, 집적회로 패키지내와 집적회로 다이상에 회로 트레이스(trace)의 분리로, 잡음이 상당히 격리된다. 트랜지스터(M19a)는 NPU 신호에 의해 게이트 되고, 중간 노드(60)를 출력(IOX)에 결합하는 디플리션 모드(depletion mode)NMOS 트랜지스터이다. 도 1에 도시된 출력 구동기(29)에서와 같이, 인핸스먼트 모드(enhancement mode)NMOS 트랜지스터(M21)는 PD신호에 의해 게이트 되고, 출력(IOX)을 단자(30)상에 제공된 I/O 전원 공급 전압 VSSIO에 결합한다.

출력 구동기(29a)의 출력(IOX)의 상승시간은 PMOS 트랜지스터(M20a)에 의해 제어되는 반면에, 출력(IOX)은 NMOS 트랜지스터(M19a)가 디플리션 모드소자(네가티브 임계 전압을 가진 N-채널 트랜지스터)이기 때문에 VDD 레벨로 완전히 구동될 수 있다. 디스에이블 될 시에도 불구하고, 출력 구동기(29a)의 고 출력 임피던스는 트랜지스터(M20a 및 M21)가 적당히 턴 오프되게 함으로써 유지되고, 특정 디플리션 임계 전압의 선택에 의존하지 않는다.

트랜지스터는 제 1 전류 조절 단자 및 제 2 전류조절 단자 사이에서 전류의 흐름을 제어하는 제어 단자를 갖는 것으로 개념화(conceptualize) 될 수 있다. 제어 단자상의 적당한 조건은 전류가 제 1 및 2 전류조절 단자로 부터와 그로 흐르게 하는 것이다. 바이폴라 NPN 트랜지스터에서, 제 1 전류 조절단자는 콜렉터이고, 제어단자는 베이스이며, 제 2 전류 조절 단자는 에미터라고 생각할 수 있다. 베이스로의 충분한 베이스 전류는 콜렉터-에미터 전류가 흐르게 한다. 바이폴라 PNP 트랜지스터에서, 제 1 전류조절 단자는 에미터이고, 제어단자는 베이스이며, 제 2 전류조절 단자는 콜렉터라고 생각할 수 있다. 베이스를 통하는 충분한 베이스 전류는 에미터-콜렉터 전류가 흐르게 한다.

MOS 트랜지스터는 또한 제 1 전류 조절 단자 및 제 2 전류 조절 단자 사이에서 전류의 흐름을 제어하는 제어단자를 갖는 것으로 개념화 될 수 있다. MOS 트랜지스터가 드레인, 게이트 및 소스를 갖는 것으로 자주 기술되었지만, 대부분의 그런 장치에서, 드레인은 소스와 상호 교환할 수 있다. 이는 트랜지스터의 레이아웃(layout) 및 반도체 처리가 대칭적이기 때문이다(통상적으로 바이폴라 트랜지스터에 대해서는 대칭적이 아님). N-채널 MOS 트랜지스터에 대해, 보통 더욱 고 전압에 있는 전류 조절 단자는 통상적으로 드레인이라 부른다. 보통 더욱 저 전압에 있는 전류조절 단자는 통상적으로 소스라 부른다. (소스 전압에 관한) 게이트상의 충분한 전압은 전류가 드레인에서 소스로 흐르게 한다. N-채널 MOS 소자식에서 언급된 소스전압은 드레인 또는 소스 단자가 적절한 소정의 포인트에서 더욱 저 전압을 갖는 것으로 간주한다. 예를 들면, 양 방향 CMOS 전달 게이트의 N-채널소자의 "소스"는 어느측의 전달 게이트가 저 전압에 있는 지에 의존한다. 대부분의 N-채널 MOS 트랜지스터의 이런 대칭을 나타내기 위하여, 제어 단자는 게이트이고, 제 1 전류 조절단자는 "드레인/소스"이며, 제 2 전류 조절단자는 "소스/드레인"이라 생각할 수 있다. 그런 기술은 P-채널 MOS 트랜지스터에 균등하게 유효한데, 그 이유는 들인 및 소스 전압간의 극성과, 드레인 및 소스간의 전류 흐름 방향이 그런 용어로 암시되지 않기 때문이다. 선택적으로, 하나의 전류 조절 단자는 임의로 "드레인"이라 생각할 수 있고, 다른 하나는 "소스"라 생각할 수 있는데, 둘은 서로 다르진 않지만, 상호 교환할 수 있는 것으로 이해된다.

본 발명이 전술된 실시예에 대해 주로 기술되었지만, 본 발명은 반드시 이런 실시예로 제한되지 않는다. 예를 들면, 인버터와 다른 논리 게이트는 버퍼섹션(25)내의 신호(NPU)를 발생시키는 데 이용될 수 있다. 또한, 노드(14)상에 제공된 신호는 인에이블(게이트)될 시에 입력신호를 폴로우 하고, 디스에이블 될 시에 비활동 상태를 취하는 한 다양한 실시예에 의해 발생될 수 있다. 부가적인 예로서, 중간 노드 PUCOM 및 PDCOM 양자 모두는 상호 접속되고, 다중 출력버퍼 사이에서 공유될 수 잇다. 그렇게 행함으로써, 더욱 적은 출력버퍼가 동시에 스위칭 할 시에, 성능은 더욱 좋아진다

다른 예로서, 노드 NPU 상에서 저-진행 천이를 구동할 시에 인버퍼 M8/M10의 제어된 컨덕턴스 출력은 트랜지스터(M10)와 직렬인 적당히 바이어스된 NMOS 소자를 포함하고, 다른 출력버퍼 사이에서 신규 생성된 중간 노드를 공유함으로써 성취될 수 있다. 저-진행 신호 NPU 상의 그런 제어된 컨덕턴스는 전술된 바와 유사하게 더욱 적은 출력이 도시에 스위치할 시에 턴 오프 과도의 성능이 상승되게 한다. 더욱이, 실시예가 집적회로에 대한 출력버퍼에 대해 기술되었지만, 그런 회로는 고 부하 출력을 구동할 필요가 있는 소정의 회로 블록에 유용한 것으로 간주된다. 따라서, 기술되지 않은 다른 실시예, 변경 및 증진은 첨부된 청구의 범위로 한정된 본 발명의 범주로부터 반드시 제외되는 것은 아니다.

Claims

가변수의 동시 스위칭 출력을 가진 다중 출력 집적회로용 출력버퍼에 있어서,

제 1 전원 공급 전압을 수신하는 제 1 전원 공급 단자,

버퍼 출력 전압을 제공하는 버퍼 출력 단자,

출력상에서 제 1 구동기 제어신호를 발생시키는 제 1 논리 회로로서, 상기 제 1 논리 회로의 출력은 그 상에 전송된 제 1 구동기 제어신호를 관련 능동상태로 천이할 동안 제어된 출력 커덕턴스를 가지는데, 상기 제어된 출력 컨덕턴스는 동시 스위칭 출력수의 감소에 따라 증가하는 제 1 논리 회로와,

상기 제 1 구동기 제어신호에 응답하여, 제 1 구동기 제어 신호가 각 능동상태로 천이할 시에 버퍼 출력 전압을 제 1 전원 공급 전압으로 구동하는 제 1 구동기 회로를 구비함으로써,

제 1 전원 공급 전압으로 구동될 시에, 버퍼 출력 전압의 결과적인 천이율은 동시 스위칭 출력수의 감소에 따라 증가하는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼.
제 1 항에 있어서,

제 2 전원 공급 전압을 수신하는 제 2 전원 공급단자,

출력상에서 제 2 구동기 제어신호를 발생시키는 제 2 논리 회로로서, 상기 제 2 논리 회로의 출력은 그 상에 전송된 제 2 구동기 제어신호를 관련 능동상태로 천이할 동안 제어된 출력 컨덕턴스를 가지는데, 상기 제어된 출력 컨덕턴스는 동시 스위칭 출력수의 감소에 따라 증가하는 제 2 논리 회로와,

상기 제 2 구동기 제어신호에 응답하여, 제 2 구동기 제어신호가 각 능동상태로 천이할 시에 버퍼 출력 전압을 제 2 전원 공급 전압으로 구동하는 제 2 구동기 회로를 더 포함함으로써,

제 2 전원 공급 전압으로 구동될 시에, 버퍼 출력 전압의 결과적인 천이율은 동시 스위칭 출력수의 감소에 따라 증가하는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼.
제 1 항에 있어서,

상기 제 1 논리회로는,

제 1 출력 제어신호를 수신하는 입력 단자 및 제 1 구동기 제어신호를 전송하는 출력 단자를 가진 제 1 인버터와,

제 1 인버터 및 전원 공급 단자 사이에 결합되어, 제 1 인버터의 출력 컨덕턴스를 제어하는 제 1 제어된 전류회로를 포함하는데, 상기 제 1 인버터 및 상기 제 1 제어된 전류 회로는 그 사이에서 제 1 중간 노드를 한정하는 것을 특징으로 하는 다중 출력 집적 회로용 출력버퍼.
제 2 항에 있어서,

상기 제 2 논리회로는,

제 2 출력 제어신호를 수신하는 입력단자 및 제 2 구동기 제어신호를 전송하는 출력 단자를 가진 제 2 인버터와,제 2 인버터 및 전원 공급 단자 사이에 결합되어, 제 2 인버터의 출력 컨덕턴스를 제어하는 제 2 제어된 전류회로를 포함하는데, 사기 제 2 인버터 및 상기 제 2 제어된 전류 회로는 그 사이에서 제 2 중간 노드를 한정하는 것을 특징으로 하는 다중 출력 집적 회로용 출력버퍼.
제 3 항에 있어서,

상기 제 1 제어된 전류 회로는,

기준 전압을 수신하는 기준 전압 단자와,

P-채널 임계 전압, 제 1 중간노드에 접속된 드레인/소스 단자, 기준 전압 단자에 속된 게이트 단자 및, 제 1 전원공급 단자에 접속된 소스/드레인 단자를 가진 제 1 PMOS 트랜지스터를 포함하는데,

기준 단자상에 수신된 기준전압은 P-채널 임계 전압에 관련된 양보다 적게 제 1 전원 공급 단자상에 수신된 제 1 전원 공급 전압과 거의 동일한 전압이며, 제 1 중간노드는 다른 출력버퍼내의 각 제 1 중간 노드와 상호 접속되는 것을 특징으로 하는 다중 출력 집적 회로용 출력버퍼.
제 4 항에 있어서,

상기 제 2 제어된 전류회로는,

P-채널 임계 전압, 제 2 중간노드에 접속된 드레인/소스단자, 기준전압 단자에 접속된 게이트 단자 및 제 1 전원 공급 단자에 접속된 소스/드레인 단자를 가진 제 2 PMOS 트랜지스터를 포함하는데,

제 2 중간노드는 다른 출력버퍼내의 각 제 2 중간 노드와 상호 접속되는 것을 특징으로 하는 다중 출력 집적 회로용 출력버퍼.
제 1 항에 있어서,

제 1 구동기 회로는 병렬 조합된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 다중 출력 집적 회로용 출력버퍼.
제 1 항에 있어서,

제 1 구동기 회로는 직렬 조합된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 것틀 특징으로 하는 다중 출력 집적 회로용 출력버퍼.
가변 수의 동시 스위칭 출력을 가진 다중 출력 집적회로용 출력버퍼장치에 있어서,

제 1 전원 공급 전압을 수신하는 제 1 전원공급 단자,

제 2 전원 공급 전압을 수신하는 제 2 전원 공급 단자,

기준 전압을 수신하는 기준 전압 단자와,

각 버퍼 출력 단자상에서 각 버퍼 출력 전압을 구동하는 각각의 다수의 출력버퍼를 구비하는데,

각 출력버퍼는 버퍼 출력 전압을 제공하는 버퍼 출력 단자,

제 1 전원 공급 단자에 접속된 드레인/소스 단자, 게이트 단자 및 버퍼 출력 단자에 접속되 소스/드레인 단자를 가진 제 1 MOS 트랜지스터,

제 1 MOS 트랜지스터의 게이트 단자에 접속된 드레인/소스 단자, 제 1 제어 신호에 접속된 게이트 단자 및, 제 1 중간노드에 접속된 소스/드레인 단자를 가진 제 2 MOS 트랜지스터 및,

제 1 중간 노드에 접속된 드레인/소스 단자, 기준 전압 단자에 접속된 게이트 단자 및, 제 2 전원 공급단자에 접속된 소스/드레인 단자를 가진 제 3 MOS 트랜지스터를 포함하는데, 각각의 출력버퍼내의 각 제 1 중간 노드는 상호 접속되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 9 항에 있어서,

제 2 및 3 MOS 트랜지스터는 제각기 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 10 항에 있어서,

제 1 전원 공급 단자상에 제공된 제 1 전원 공급 전압은 제 2 전원 공급 단자상에 제공된 제 2 전원 공급 전압과 명목상 동일한 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 10 항에 있어서,

제 1 전원 공급 단자상에 제공된 제 1 전원 공급전압은 제 2 전원 공급 단자상에 제공된 제 2 전원 공급 전압과 동일하지 않는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 12 항에 있어서,

제 1 전원 공급 단자상에 제공된 제 1 전원 공급 전압은 VDD 전압으로 이루어지고, 제 2 전원 공급 단자상에 제공된 제 2 전원 공급 전압은 VSS 전압으로 이루어지는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 9 항에 있어서,

제 2 및 3 MOS 트랜지스터는 제각기 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 14 항에 있어서,

제 1 전원 공급 단자상에 제공된 제 1 전원 공급 전압은 제 2 전원 공급 단자상에 제공된 제 2 전원 공급 전압과 명목상 동일한 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 14 항에 있어서,

제 2 및 3 MOS 트랜지스터는 제각기 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 9 항에 있어서,

제 3 전원 공급 전압을 수신하는 제 3 전원 공급단자 및,

제 4 전원 공급 전압을 수신하는 제 4 전원 공급 단자를 더 포함하는데,

각 출력버퍼는,

버퍼 출력 단자에 접속된 드레인/소스 단자, 게이트 단자 및, 제 3 전원 공급 단자에 접속된 소스/드레인 단자를 가진 제 4 MOS 트랜지스터,

제 4 MOS 트랜지스터의 게이트 단자에 접속된 드레인/소스 단자, 제 2 제어 신호에 접속된 게이트 단자 및, 제 2 중간 노드에 접속된 소스/드레인 단자를 가진 제 5 MOS 트랜지스터 및, 제 2 중간 노드에 접속된 드레인/소스 단자, 기준 전압 단자에 접속된 게이트 단자 및,

제 4 전원 공급 단자에 접속된 소스/드레인 단자를 가진 제 6 MOS 트랜지스터를 더 포함하는데,

각각의 출력버퍼내의 각 제 2 중간 노드는 상호 접속되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 17 항에 있어서,

각각의 출력버퍼내의 각 제 1 중간 노드 및 각 제 2 중간 노드는 모두 상호 접속되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 17 항에 있어서,

제 2, 3, 5 및 6 MOS 트랜지스터는 PMOS 트랜지스터로 구성되고, 제 1 및 4 MOS 트랜지스터는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 19 항에 있어서,

제 1, 3 및 4 전원 공급 전압은 제각기 VDD 전원 공급 전압으로 이루어지고, 제 2 전원 공급 전압은 VSS 전압으로 이루어지는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
가변수의 동시 스위칭 출력을 가진 다중 출력 집적회로용 출력버퍼 장치에 있어서,

제 1 전원 공급 전압을 수신하는 제 1 전원 공급 단자,

제 2 전원 공급 전압을 수신하는 제 2 전원 공급단자,

제 1 전원 공급 전압을 수신하는 제 3 전원 공급 단자,

제 2 전원 공급 전압을 수신하는 제 4 전원 공급 단자,

기준 전압을 수신하는 기준 단자 및,

각 버퍼 출력 단자상에서 각 버퍼 출력 전압을 구동하는 각각의 다수의 출력버퍼를 구비하는데, 각 출력버퍼는,

버퍼 출력 전압을 제공하는 버퍼 출력 단자,

제 1 및 2 입력과 출력을 가진 제 1 논리 게이트로서, 상기 제 1 입력은 진 출력 극성 제어 신호에 응답하고, 상기 제 2 입력은 버퍼 출력 인에이블 제어신호에 응답하며, 상기 제 1 논리 게이트는 제 1 제어된 전류 회로를 통해 제 1 전원 공급 단자에 결합되고, 제 2 전원 공급 단자에도 결합되며, 상기 제 1 논리 게이트 및 상기 제 1 제어된 전류 회로는 그 사이에서의 제 1 중간 노드를 한정하는 제 1 논리 게이트,

제 1 논리 게이트 출력에 결합된 입력 및 출력을 가진 제 2 논리 게이트로서, 상기 제 2 논리 게이트는 제 2 제어된 전류 회로를 통한 제 1 전원 공급 단자 및 제 2 전원 공급 단자에 결합되고, 상기 제 2 논리 게이트 및 상기 제 2 제어된 전류 회로는 그 사이에 제 2 중간 노드를 한정하는 제 2 논리게이트,

제 2 논리 게이트 출력에 응답하는 입력 및, 버퍼 출력 단자에 결합된 출력을 가지고, 제 3 전원 공급 단자에 결합되는 제 1 구동기 회로,

제 1 및 2 입력과 출력을 가진 제 3 논리 게이트로서, 상기 제 1 입력은 상보 출력 극성 제어 신호에 응답하고, 상기 제 2 입력은 버퍼 출력 인에이블 제어신호에 응답하며, 상기 제 3 논리 게이트는 제 3 제어된 전류 회로를 통한 제 1 전원 공급 단자 및 제 2 전원 공급 단자에 결합되며, 상기 제 3 논리 게이트 및 상기 제 3 제어된 전류 회로는 그 사이에 제 3 중간 노드를 한정 하는 제 3 논리게이트,

제 3 논리 게이트 출력에 결합된 입력 및 출력을 가진 제 4 논리 게이트로서, 상기 제 4 논리 게이트는 제 4 제어된 전류 회로를 통한 제 1 전원 공급 단자 및 제 2 전원 공급 단자에 결합되고, 상기 제 4 논리 게이트 및 상기 제 4 제어된 전류 회로는 그 사이에 제 4 중간 노드를 한정 하는 제 4 논리게이트 및,

제 4 논리 게이트 출력에 응답하는 입력 및, 버퍼 출력 단자에 결합된 출력을 가지고, 제 4 전원 공급 단자에 결합되는 제 2 구동기 회로를 포함하며,

다수의 각 출력버퍼내의 각 제 3 중간 노드는 상호 접속되고,

다수의 각 출력버퍼내의 각 제 4 중간노드는 상호 접속되는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 21 항에 있어서,

다수의 각 출력버퍼내의 제 1 구동기 회로는,

제 3 전원 공급 단장 결합된 드레인/소스 단자, 제 1 구동기 회로의 입력에 결합된 게이트 단자 및, 제 1 구동기 회로의 출력에 결합된 소스/드레인 단자를 가진 NMOS 트랜지스터,

제 1 구동기 회로 입력에 결합된 입력 및 출력을 가진 인버터와,

제 1 구동기 회로 출력에 결합된 드레인 단자, 인버터 출력에 결합된 게이트 단자 및 제 3 전원 공급 단자에 결합된 소스/드레인 단자를 가진 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 21 항에 있어서,

다수의 각 출력버퍼내의 제 1 구동기 회로는,

드레인/소스 단자, 제 1 구동기 회로의 입력에 결합된 게이트 단자 및, 제 1 구동기 회로의 출력에 결합된 소스/드레인 단자를 가진 NMOS 트랜지스터,

제 1 구동기 회로 입력에 결합된 입력 및 출력을 가진 인버터와,

NMOS 트랜지스터의 드레인/소스 단자에 결합된 드레인 단자, 인버터 출력에 결합된 게이트 단자 및, 제 3 전원 공급 단자에 결합된 소스/드레인 단자를 가진 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 21 항에 있어서,

다수의 각 출력버퍼내의 제 2 구동기 회로는 제 2 구동기 회로의 출력에 접속된 드레인/소스 단자, 제 2 구동기 회로의 입력에 결합된 게이트 단자 및, 제 4 전원 공급 단자에 결합된 소스/드레인 단자를 가진 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 21 항에 있어서,

제 1, 2, 3 및 4 제어된 전류 회로는 제각기 PMOS 트랜지스터를 포함하는데, 상기 트랜지스터는 P-채널 임계 전압, 제각기 각 제 1, 2, 3 및 4 중간 노드에 접속된 드레인/소스 단자, 기준 단자에 접속된 게이트 단자와, 제 1 전원 공급 단자에 접속된 소스/드레인 단자를 가지는 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.
제 25 항에 있어서,

기준 단자상에 제공된 기준전압은 P-채널 임계 전압에 관련된 양보다 적게 제 1 전원 공급 단자상에 수신된 제 1 전원 공급 전압과 거의 동일한 전압인 것을 특징으로 하는 다중 출력 집적회로용 출력버퍼 장치.