KR100498453B1 - 출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로 - Google Patents

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KR100498453B1 KR10-2002-0067745A KR20020067745A KR100498453B1 KR 100498453 B1 KR100498453 B1 KR 100498453B1 KR 20020067745 A KR20020067745 A KR 20020067745A KR 100498453 B1 KR100498453 B1 KR 100498453B1
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Abstract

PVT가 변화하더라도 출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로가 개시된다. 상기 출력버퍼 회로는, 풀업 트랜지스터, 풀다운 트랜지스터, 상기 풀업 트랜지스터를 구동하는 낸드게이트, 및 상기 풀다운 트랜지스터를 구동하는 노아게이트를 구비하며, 특히 전원전압으로부터 상기 낸드게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수가 상기 전원전압으로부터 상기 노아게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수와 동일하고, 상기 낸드게이트의 출력단으로부터 접지전압까지의 경로에서의 엔모스 트랜지스터 개수가 상기 노아게이트의 출력단으로부터 상기 접지전압까지의 경로에서의 엔모스 트랜지스터 개수와 동일한 것을 특징으로 한다.

Description

출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로{Output buffer circuit capable of reducing skew of output data}
본 발명은 반도체장치에 관한 것으로, 특히 반도체장치의 출력버퍼 회로에 관한 것이다.
반도체장치에서는 큰 부하를 구동하기 위하여 버퍼회로가 사용되며 특히 매우 큰 부하가 연결되는 출력핀을 구동하는 회로를 출력버퍼 회로라 한다. 도 1은 한 개의 제어신호(CNT)를 갖는 종래의 출력버퍼 회로를 나타내고 도 2는 두 개의 제어신호(CNT1,CNT2)를 갖는 종래의 출력버퍼 회로를 나타낸다. 도 1 및 도 2에서와 같이 출력버퍼 회로는 풀업 트랜지스터(11), 풀다운 트랜지스터(13), 풀업 트랜지스터를 구동하는 낸드게이트(15,25), 및 풀다운 트랜지스터를 구동하는 노아게이트(17,27)를 구비한다.
그런데 출력버퍼 회로에서는 출력핀(DQ)을 통해 출력되는 데이터의 하이/로우 스큐를 줄이기 위해서 낸드게이트(15,25)의 특성과 노아게이트(17,27)의 특성을 동일하게 유지하는 것이 매우 중요하다. 그러나 도 1 및 도 2에 도시된 종래의 출력버퍼 회로에서는 설계시 트랜지스터들의 크기를 조절하여 낸드게이트의 특성과 노아게이트의 특성을 동일하게 설계하였다 하더라도 PVT(Process, Voltage, Temperature) 변화가 발생되면 두 특성이 달라질 수 있다.
특히 데이터(DATA)가 분리되어 낸드게이트(15,25) 및 노아게이트(17,27)로 입력되는 경우에는, 낸드게이트(15,25)의 입력 커패시턴스와 노아게이트(17,27)의 입력 커패시턴스의 차이로 인하여 PVT 변화에 따라 낸드게이트의 특성과 노아게이트의 특성이 더욱 달라질 수 있다. 낸드게이트(15,25)의 특성과 노아게이트(17,27)의 특성이 다른 경우에는 출력핀(DQ)을 통해 출력되는 데이터의 스큐가 커지게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는, PVT가 변화하더라도 출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 출력버퍼 회로는, 풀업 제어신호에 응답하여 출력단을 풀업시키는 풀업 트랜지스터, 풀다운 제어신호에 응답하여 상기 출력단을 풀다운시키는 풀다운 트랜지스터, 적어도 하나의 제어신호와 데이터를 수신하여 상기 풀업 제어신호를 발생하는 낸드게이트, 및 상기 제어신호의 반전신호와 상기 데이터를 수신하여 상기 풀다운 제어신호를 발생하는 노아게이트를 구비한다.
특히 제1전원전압으로부터 상기 낸드게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수가 상기 제1전원전압으로부터 상기 노아게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수와 동일하고, 상기 낸드게이트의 출력단으로부터 제2전원전압까지의 경로에서의 엔모스 트랜지스터 개수가 상기 노아게이트의 출력단으로부터 상기 제2전원전압까지의 경로에서의 엔모스 트랜지스터 개수와 동일한 것을 특징으로 한다.
따라서 본 발명에 따른 출력버퍼 회로에서는 상기 낸드게이트와 상기 노아게이트 내의 피모스 트랜지스터들의 크기를 모두 동일하게 가져갈 수 있으며 또한 엔모스 트랜지스터들의 크기를 모두 동일하게 가져갈 수 있다. 그러므로 부수적으로 상기 낸드게이트의 입력 커패시턴스와 상기 노아게이트의 입력 커패시턴스도 동일하게 유지된다. 따라서 본 발명에 따른 출력버퍼 회로에서는 PVT 변화가 발생되더라도 상기 낸드게이트의 특성과 상기 노아게이트의 특성이 동일하게 유지될 수 있으며 그 결과 상기 출력단을 통해 출력되는 데이터의 스큐가 감소되는 장점이 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 한 개의 제어신호(CNT)를 갖는 본 발명의 제1실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 출력버퍼 회로는, 풀업 트랜지스터(31), 풀다운 트랜지스터(33), 낸드게이트(35), 노아게이트(37), 및 인버터(39)를 구비한다.
풀업 트랜지스터(31)는 풀업 제어신호(PUC)에 응답하여 출력핀, 즉 출력단(DQ)을 풀업시키고, 풀다운 트랜지스터(33)는 풀다운 제어신호(PDC)에 응답하여 출력단(DQ)을 풀다운시킨다. 낸드게이트(35)는 제어신호(CNT)와 데이터(DATA)를 수신하여 풀업 제어신호(PUC)를 발생하고, 노아게이트(37)는 제어신호의 반전신호(CNTB) 및 데이터(DATA)를 수신하여 풀다운 제어신호(PDC)를 발생한다.
낸드게이트(35)는 피모스 트랜지스터(P33), 피모스 트랜지스터(P31), 피모스 트랜지스터(P32), 엔모스 트랜지스터(N31), 및 엔모스 트랜지스터(N32)를 구비한다. 피모스 트랜지스터(P33)는 소오스에 전원전압(VDD)이 인가되고 게이트에 접지전압(VSS)이 인가된다. 피모스 트랜지스터(P31)는 소오스에 피모스 트랜지스터(P33)의 드레인이 연결되고 게이트에 데이터(DATA)가 인가되며 드레인에 낸드게이트(35)의 출력단(O1)이 연결된다. 피모스 트랜지스터(P32)는 소오스에 피모스 트랜지스터(P33)의 드레인이 연결되고 게이트에 제어신호(CNT)가 인가되며 드레인에 낸드게이트의 출력단(O1)이 연결된다.
엔모스 트랜지스터(N31)는 드레인에 낸드게이트의 출력단(O1)이 연결되고 게이트에 데이터(DATA)가 인가된다. 엔모스 트랜지스터(N32)는 드레인에 엔모스 트랜지스터(N31)의 소오스가 연결되고 게이트에 제어신호(CNT)가 인가되며 소오스에 접지전압(VSS)이 인가된다.
노아게이트(37)는 피모스 트랜지스터(P34), 피모스 트랜지스터(P35), 엔모스 트랜지스터(N34), 엔모스 트랜지스터(N35), 및 엔모스 트랜지스터(N36)를 구비한다. 피모스 트랜지스터(P34)는 소오스에 전원전압(VDD)이 인가되고 게이트에 제어신호의 반전신호(CNTB)가 인가된다. 피모스 트랜지스터(P35)는 소오스에 피모스 트랜지스터(P34)의 드레인이 연결되고 게이트에 데이터(DATA)가 인가되며 드레인에 노아게이트(37)의 출력단(O2)이 연결된다. 엔모스 트랜지스터(N34)는 드레인에 노아게이트의 출력단(O2)이 연결되고 게이트에 데이터(DATA)가 인가된다. 엔모스 트랜지스터(N35)는 드레인에 노아게이트의 출력단(O2)이 연결되고 게이트에 제어신호의 반전신호(CNTB)가 인가된다. 엔모스 트랜지스터(N36)는 드레인에 엔모스 트랜지스터(N34)의 소오스 및 엔모스 트랜지스터(N35)의 소오스가 공통 연결되고 게이트에 전원전압(VDD)이 인가되며 소오스에 접지전압(VSS)이 인가된다.
이상에서와 같이 본 발명의 제1실시예에 따른 출력버퍼 회로에서는, 전원전압(VDD)으로부터 낸드게이트(35)의 출력단(O1)까지의 경로에서의 피모스 트랜지스터 개수(2개)가 전원전압(VDD)으로부터 노아게이트(37)의 출력단(O2)까지의 경로에서의 피모스 트랜지스터 개수(2개)와 동일하다. 다시말해 전원전압(VDD)과 낸드게이트(35)의 출력단(O1) 사이에 직렬로 연결되는 피모스 트랜지스터의 개수가 전원전압(VDD)과 노아게이트(37)의 출력단(O2) 사이에 직렬로 연결되는 피모스 트랜지스터 개수와 동일하다.
또한 낸드게이트(35)의 출력단(O1)으로부터 접지전압(VSS)까지의 경로에서의 엔모스 트랜지스터 개수(2개)가 노아게이트(37)의 출력단(O2)으로부터 접지전압(VSS)까지의 경로에서의 엔모스 트랜지스터 개수(2개)와 동일하다. 다시말해 낸드게이트(35)의 출력단(O1)과 접지전압(VSS) 사이에 직렬로 연결되는 엔모스 트랜지스터의 개수가 노아게이트(37)의 출력단(O2)과 접지전압(VSS) 사이에 직렬로 연결되는 엔모스 트랜지스터 개수와 동일하다.
즉 도 1에 도시된 종래의 회로와 비교하여 낸드게이트(35)에서는 피모스 트랜지스터(P33)가 추가되고 노아게이트(37)에서는 엔모스 트랜지스터(N36)가 추가된다.
따라서 낸드게이트(35)와 노아게이트(37) 내의 피모스 트랜지스터들의 크기를 모두 동일하게 가져갈 수 있으며 또한 엔모스 트랜지스터들의 크기를 모두 동일하게 가져갈 수 있다. 그러므로 부수적으로 낸드게이트(35)의 입력 커패시턴스와 노아게이트(37)의 입력 커패시턴스도 동일하게 유지된다. 그 결과 본 발명의 제1실시예에 따른 출력버퍼 회로에서는 PVT 변화가 발생되더라도 낸드게이트(35)의 특성과 노아게이트(37)의 특성이 동일하게 유지될 수 있으며 이에 따라 출력핀(DQ)을 통해 출력되는 데이터의 스큐가 감소된다.
도 4는 한 개의 제어신호(CNT)를 갖는 본 발명의 제2실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 출력버퍼 회로에서는 낸드게이트(45)가 도 3에 도시된 낸드게이트(35)와 비교하여, 드레인에 낸드게이트(45)의 출력단(O3)이 연결되고 게이트에 접지전압(VSS)이 인가되며 소오스에 엔모스 트랜지스터(N31)의 소오스가 연결되는 엔모스 트랜지스터(N33)를 더 구비한다. 또한 노아게이트(47)는 도 3에 도시된 노아게이트(37)와 비교하여, 소오스에 피모스 트랜지스터(P34)의 드레인이 연결되고 게이트에 전원전압(VDD)이 인가되며 드레인에 노아게이트(47)의 출력단(O4)이 연결되는 피모스 트랜지스터(P36)를 더 구비한다.
따라서 제2실시예에 따른 출력버퍼 회로에서는, 낸드게이트(45)의 출력단(O3)에 연결되는 피모스 트랜지스터의 개수(2개)와 노아게이트(47)의 출력단(O4)에 연결되는 피모스 트랜지스터의 개수(2개)가 동일하다. 또한 낸드게이트(45)의 출력단(O3)에 연결되는 엔모스 트랜지스터의 개수(2개)와 노아게이트(47)의 출력단(O4)에 연결되는 엔모스 트랜지스터의 개수(2개)가 동일하다.
또한 낸드게이트(45)와 노아게이트(47)의 내부 노드들도 모두 거의 동일한 커패시턴스를 가진다.
이에 따라 낸드게이트의 출력단(O3)의 커패시턴스와 노아게이트의 출력단(O4)의 커패시턴스가 거의 동일해 진다. 그 결과 본 발명의 제2실시예에 따른 출력버퍼 회로에서는 제1실시예와 비교하여 낸드게이트(45)의 특성과 노아게이트(47)의 특성이 더욱 동일하게 유지된다.
도 5는 한 개의 제어신호(CNT)를 갖는 본 발명의 제3실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 제3실시예에 따른 출력버퍼 회로에서는 낸드게이트(35)가 도 3에 도시된 것과 동일한 구성을 가지며 노아게이트(47)가 도 4에 도시된 것과 동일한 구성을 갖는다.
제3실시예에 따른 출력버퍼 회로에서는, 낸드게이트(35)의 출력단(O5)에 연결되는 피모스 트랜지스터의 개수(2개)와 노아게이트(47)의 출력단(O6)에 연결되는 피모스 트랜지스터의 개수(2개)가 동일하지만 낸드게이트(35)의 출력단(O5)에 연결되는 엔모스 트랜지스터의 개수(1개)와 노아게이트(47)의 출력단(O6)에 연결되는 엔모스 트랜지스터의 개수(2개)가 다르다.
따라서 제3실시예에 따른 출력버퍼 회로에서는 피모스 트랜지스터(P36)의 크기를 조절함으로써 낸드게이트(35)의 출력단(O5)의 커패시턴스와 노아게이트(47)의 출력단(O6)의 커패시턴스가 거의 동일하게 유지된다. 예컨대 피모스 트랜지스터들(P31,P32,P35)의 크기가 20um이고 엔모스 트랜지스터들(N31,N34,N35)의 크기가 8um일 경우 피모스 트랜지스터(P36)의 크기는 12um로 결정된다. 따라서 제3실시예에 따른 출력버퍼 회로는 도 4의 제2실시예에 따른 출력버퍼 회로와 거의 동일한 효과를 갖는다.
도 6은 두 개의 제어신호(CNT1,CNT2))를 갖는 본 발명의 제4실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 6을 참조하면, 본 발명의 제4실시예에 따른 출력버퍼 회로는, 풀업 트랜지스터(31), 풀다운 트랜지스터(33), 낸드게이트(65), 노아게이트(67), 및 인버터들(68,69)를 구비한다.
풀업 트랜지스터(31)는 풀업 제어신호(PUC)에 응답하여 출력핀, 즉 출력단(DQ)을 풀업시키고, 풀다운 트랜지스터(33)는 풀다운 제어신호(PDC)에 응답하여 출력단(DQ)을 풀다운시킨다. 낸드게이트(65)는 제1 및 제2제어신호(CNT1,CNT2)와 데이터(DATA)를 수신하여 풀업 제어신호(PUC)를 발생하고, 노아게이트(67)는 제1제어신호의 반전신호(CNT1B), 제2제어신호의 반전신호(CNT2B) 및 데이터(DATA)를 수신하여 풀다운 제어신호(PDC)를 발생한다.
낸드게이트(65)는 피모스 트랜지스터들(P61-P65) 및 엔모스 트랜지스터들(N61-N63)을 구비한다. 피모스 트랜지스터(P64)는 소오스에 전원전압(VDD)이 인가되고 게이트에 접지전압(VSS)이 인가된다. 피모스 트랜지스터(P65)는 소오스에 피모스 트랜지스터(P64)의 드레인이 연결되고 게이트에 접지전압(VSS)이 인가된다. 피모스 트랜지스터(P61)는 소오스에 피모스 트랜지스터(P65)의 드레인이 연결되고 게이트에 데이터(DATA)가 인가되며 드레인에 낸드게이트(65)의 출력단(O7)이 연결된다. 피모스 트랜지스터(P62)는 소오스에 피모스 트랜지스터(P65)의 드레인이 연결되고 게이트에 제1제어신호(CNT1)가 인가되며 드레인에 낸드게이트의 출력단(O7)이 연결된다. 피모스 트랜지스터(P63)는 소오스에 피모스 트랜지스터(P65)의 드레인이 연결되고 게이트에 제2제어신호(CNT2)가 인가되며 드레인에 낸드게이트의 출력단(O7)이 연결된다.
엔모스 트랜지스터(N61)는 드레인에 낸드게이트의 출력단(O7)이 연결되고 게이트에 데이터(DATA)가 인가된다. 엔모스 트랜지스터(N62)는 드레인에 엔모스 트랜지스터(N61)의 소오스가 연결되고 게이트에 제1제어신호(CNT1)가 인가된다. 엔모스 트랜지스터(N63)는 드레인에 엔모스 트랜지스터(N62)의 소오스가 연결되고 게이트에 제2제어신호(CNT2)가 인가되며 소오스에 접지전압(VSS)이 인가된다.
노아게이트(67)는 피모스 트랜지스터들(P66-P68) 및 엔모스 트랜지스터들(N66-N70)을 구비한다. 피모스 트랜지스터(P66)는 소오스에 전원전압(VDD)이 인가되고 게이트에 데이터(DATA)가 인가된다. 피모스 트랜지스터(P67)는 소오스에 피모스 트랜지스터(P66)의 드레인이 연결되고 게이트에 제1제어신호의 반전신호(CNT1B)가 인가된다. 피모스 트랜지스터(P68)는 소오스에 피모스 트랜지스터(P67)의 드레인이 연결되고 게이트에 제2제어신호의 반전신호(CNT2B)가 인가되며 드레인에 노아게이트(67)의 출력단(O8)이 연결된다.
엔모스 트랜지스터(N66)는 드레인에 노아게이트의 출력단(O8)이 연결되고 게이트에 데이터(DATA)가 인가된다. 엔모스 트랜지스터(N67)는 드레인에 노아게이트의 출력단(O8)이 연결되고 게이트에 제1제어신호의 반전신호(CNT1B)가 인가된다. 엔모스 트랜지스터(N68)는 드레인에 노아게이트의 출력단(O8)이 연결되고 게이트에 제2제어신호의 반전신호(CNT2B)가 인가된다. 엔모스 트랜지스터(N69)는 드레인에 엔모스 트랜지스터들(N66,N67,N68)의 소오스들이 공통 연결되고 게이트에 전원전압(VDD)이 인가된다. 엔모스 트랜지스터(N70)는 드레인에 엔모스 트랜지스터(N69)의 소오스가 연결되고 게이트에 전원전압(VDD)이 인가되며 소오스에 접지전압(VSS)이 인가된다.
이상에서와 같이 본 발명의 제4실시예에 따른 출력버퍼 회로에서는, 전원전압(VDD)으로부터 낸드게이트(65)의 출력단(O7)까지의 경로에서의 피모스 트랜지스터 개수(3개)가 전원전압(VDD)으로부터 노아게이트(67)의 출력단(O8)까지의 경로에서의 피모스 트랜지스터 개수(3개)와 동일하다. 다시말해 전원전압(VDD)과 낸드게이트(65)의 출력단(O7) 사이에 직렬로 연결되는 피모스 트랜지스터의 개수가 전원전압(VDD)과 노아게이트(67)의 출력단(O8) 사이에 직렬로 연결되는 피모스 트랜지스터 개수와 동일하다.
또한 낸드게이트(65)의 출력단(O7)으로부터 접지전압(VSS)까지의 경로에서의 엔모스 트랜지스터 개수(3개)가 노아게이트(67)의 출력단(O8)으로부터 접지전압(VSS)까지의 경로에서의 엔모스 트랜지스터 개수(3개)와 동일하다. 다시말해 낸드게이트(65)의 출력단(O7)과 접지전압(VSS) 사이에 직렬로 연결되는 엔모스 트랜지스터의 개수가 노아게이트(67)의 출력단(O8)과 접지전압(VSS) 사이에 직렬로 연결되는 엔모스 트랜지스터 개수와 동일하다.
즉 도 3에 도시된 종래의 회로와 비교하여 낸드게이트(65)에서는 피모스 트랜지스터들(P64,P65))가 추가되고 노아게이트(67)에서는 엔모스 트랜지스터들(N69,N70)가 추가된다.
따라서 낸드게이트(65)와 노아게이트(67) 내의 피모스 트랜지스터들의 크기를 모두 동일하게 가져갈 수 있으며 또한 엔모스 트랜지스터들의 크기를 모두 동일하게 가져갈 수 있다. 그러므로 부수적으로 낸드게이트(65)의 입력 커패시턴스와 노아게이트(67)의 입력 커패시턴스도 동일하게 유지된다. 그 결과 본 발명의 제4실시예에 따른 출력버퍼 회로에서는 PVT 변화가 발생되더라도 낸드게이트(65)의 특성과 노아게이트(67)의 특성이 동일하게 유지될 수 있으며 이에 따라 출력핀(DQ)을 통해 출력되는 데이터의 스큐가 감소된다.
도 7은 두 개의 제어신호(CNT1,CNT2))를 갖는 본 발명의 제5실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 제5실시예에 따른 출력버퍼 회로에서는 낸드게이트(75)가 도 6에 도시된 낸드게이트(65)와 비교하여, 드레인에 낸드게이트(75)의 출력단(O9)이 연결되고 게이트에 접지전압(VSS)이 인가되며 소오스에 엔모스 트랜지스터(N61)의 소오스가 연결되는 엔모스 트랜지스터(N64), 및 드레인에 낸드게이트의 출력단(O9)이 연결되고 게이트에 접지전압(VSS)이 인가되며 소오스에 엔모스 트랜지스터(N61)의 소오스가 연결되는 엔모스 트랜지스터(N65)를 더 구비한다.
또한 노아게이트(77)는 도 6에 도시된 노아게이트(67)와 비교하여, 소오스에 피모스 트랜지스터(P67)의 드레인이 연결되고 게이트에 전원전압(VDD)이 인가되며 드레인에 노아게이트(77)의 출력단(O10)이 연결되는 피모스 트랜지스터(P69), 및 소오스에 피모스 트랜지스터(P67)의 드레인이 연결되고 게이트에 전원전압(VDD)이 인가되며 드레인에 노아게이트의 출력단(O10)이 연결되는 피모스 트랜지스터(P70)를 더 구비한다.
따라서 제5실시예에 따른 출력버퍼 회로에서는, 낸드게이트(75)의 출력단(O9)에 연결되는 피모스 트랜지스터의 개수(3개)와 노아게이트(77)의 출력단(O10)에 연결되는 피모스 트랜지스터의 개수(3개)가 동일하다. 또한 낸드게이트(75)의 출력단(O9)에 연결되는 엔모스 트랜지스터의 개수(3개)와 노아게이트(77)의 출력단(O10)에 연결되는 엔모스 트랜지스터의 개수(3개)가 동일하다.
또한 낸드게이트(75)와 노아게이트(77)의 내부 노드들도 모두 거의 동일한 커패시턴스를 가진다.
이에 따라 낸드게이트(75)의 출력단(O9)의 커패시턴스와 노아게이트(77)의 출력단(O10)의 커패시턴스가 거의 동일해 진다. 그 결과 도 7의 제5실시예에 따른 출력버퍼 회로에서는 도 6의 제4실시예와 비교하여 낸드게이트(75)의 특성과 노아게이트(77)의 특성이 더욱 동일하게 유지된다.
도 8은 두 개의 제어신호(CNT1,CNT2)를 갖는 본 발명의 제6실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 8을 참조하면, 본 발명의 제6실시예에 따른 출력버퍼 회로에서는 낸드게이트(65)가 도 6에 도시된 것과 동일한 구성을 가지며 노아게이트(77)가 도 7에 도시된 것과 동일한 구성을 갖는다.
제6실시예에 따른 출력버퍼 회로에서는, 낸드게이트(65)의 출력단(O11)에 연결되는 피모스 트랜지스터의 개수(3개)와 노아게이트(77)의 출력단(O12)에 연결되는 피모스 트랜지스터의 개수(3개)가 동일하지만 낸드게이트(65)의 출력단(O11)에 연결되는 엔모스 트랜지스터의 개수(1개)와 노아게이트(77)의 출력단(O12)에 연결되는 엔모스 트랜지스터의 개수(3개)가 다르다.
따라서 제6실시예에 따른 출력버퍼 회로에서는 피모스 트랜지스터들(P69,P70)의 크기를 조절함으로써 낸드게이트(65)의 출력단(O11)의 커패시턴스와 노아게이트(77)의 출력단(O12)의 커패시턴스가 거의 동일하게 유지된다. 예컨대 피모스 트랜지스터들(P61,P62,P63,P68)의 크기가 20um이고 엔모스 트랜지스터들(N61,N66,N67,N68)의 크기가 8um일 경우 피모스 트랜지스터들(P69,P70)의 크기는 12um로 결정된다. 물론 피모스 트랜지스터들(P69,P70)을 하나의 피모스 트랜지스터(이때의 크기는 P69와 P70 크기의 합)로 구성할 수 있음은 자명한 일이다.
따라서 제6실시예에 따른 출력버퍼 회로는 도 7의 제5실시예에 따른 출력버퍼 회로와 거의 동일한 효과를 갖는다.
한편 이상에서는 출력핀을 구동하는 출력버퍼 회로를 중심으로 설명되었지만 본 발명의 개념은 출력버퍼 회로뿐만 아니라 반도체장치 내부의 버퍼 회로에도 적용될 수 있음은 자명하다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 출력버퍼 회로에서는 PVT 변화가 발생되더라도 출력버퍼 회로내의 낸드게이트의 특성과 노아게이트의 특성이 동일하게 유지될 수 있다. 그 결과 출력핀을 통해 출력되는 데이터의 스큐가 감소되는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 한 개의 제어신호를 갖는 종래의 출력버퍼 회로를 나타내는 회로도이다.
도 2는 두 개의 제어신호를 갖는 종래의 출력버퍼 회로를 나타내는 회로도이다.
도 3은 한 개의 제어신호를 갖는 본 발명의 제1실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 4는 한 개의 제어신호를 갖는 본 발명의 제2실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 5는 한 개의 제어신호를 갖는 본 발명의 제3실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 6은 두 개의 제어신호를 갖는 본 발명의 제4실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 7은 두 개의 제어신호를 갖는 본 발명의 제5실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.
도 8은 두 개의 제어신호를 갖는 본 발명의 제6실시예에 따른 출력버퍼 회로를 나타내는 회로도이다.

Claims (15)

  1. 전원전압과 출력단 사이에 연결되고, 풀업 제어신호에 응답하여 상기 출력단을 풀업시키는 풀업 트랜지스터;
    상기 출력단과 접지전압 사이에 연결되고, 풀다운 제어신호에 응답하여 상기 출력단을 풀다운시키는 풀다운 트랜지스터;
    적어도 하나의 제어신호와 데이터를 수신하여 상기 풀업 제어신호를 발생하는 낸드게이트; 및
    상기 제어신호의 반전신호와 상기 데이터를 수신하여 상기 풀다운 제어신호를 발생하는 노아게이트를 구비하고,
    상기 전원전압으로부터 상기 낸드게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수가 상기 전원전압으로부터 상기 노아게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수와 동일하고, 상기 낸드게이트의 출력단으로부터 상기 접지전압까지의 경로에서의 엔모스 트랜지스터 개수가 상기 노아게이트의 출력단으로부터 상기 접지전압까지의 경로에서의 엔모스 트랜지스터 개수와 동일한 것을 특징으로 하는 출력버퍼 회로.
  2. 제1항에 있어서, 상기 낸드게이트는,
    소오스에 상기 전원전압이 인가되고 게이트에 상기 접지전압이 인가되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 데이터가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제2피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어신호가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제3피모스 트랜지스터;
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제1엔모스 트랜지스터; 및
    드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제어신호가 인가되며 소오스에 상기 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 회로.
  3. 제1항에 있어서, 상기 노아게이트는,
    소오스에 상기 전원전압이 인가되고 게이트에 상기 제어신호의 반전신호가 인가되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 데이터가 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제2피모스 트랜지스터;
    드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 제어신호의 반전신호가 인가되는 제1엔모스 트랜지스터;
    드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제2엔모스 트랜지스터; 및
    드레인에 상기 제1엔모스 트랜지스터의 소오스 및 상기 제2엔모스 트랜지스터의 소오스가 공통 연결되고 게이트에 상기 전원전압이 인가되며 소오스에 상기 접지전압이 인가되는 제3엔모스 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 회로.
  4. 제2항에 있어서, 상기 낸드게이트는,
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 접지전압이 인가되며 소오스에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제3엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
  5. 제3항에 있어서, 상기 노아게이트는,
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 전원전압이 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제3피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
  6. 제1항에 있어서, 상기 낸드게이트는,
    소오스에 상기 전원전압이 인가되고 게이트에 상기 접지전압이 인가되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 접지전압이 인가되는 제2피모스 트랜지스터;
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 데이터가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제3피모스 트랜지스터;
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 제1제어신호가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제4피모스 트랜지스터;
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 제2제어신호가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제5피모스 트랜지스터;
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제1엔모스 트랜지스터;
    드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제1제어신호가 인가되는 제2엔모스 트랜지스터; 및
    드레인에 상기 제2엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제2제어신호가 인가되며 소오스에 상기 접지전압이 인가되는 제3엔모스 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 회로.
  7. 제1항에 있어서, 상기 노아게이트는,
    소오스에 상기 전원전압이 인가되고 게이트에 상기 데이터가 인가되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 제1제어신호의 반전신호가 인가되는 제2피모스 트랜지스터;
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 제2제어신호의 반전신호가 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제3피모스 트랜지스터;
    드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제1엔모스 트랜지스터;
    드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 제1제어신호의 반전신호가 인가되는 제2엔모스 트랜지스터;
    드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 제2제어신호의 반전신호가 인가되는 제3엔모스 트랜지스터;
    드레인에 상기 제1 내지 제3엔모스 트랜지스터들의 소오스들이 공통 연결되고 게이트에 상기 전원전압이 인가되는 제4엔모스 트랜지스터; 및
    드레인에 상기 제4엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 전원전압이 인가되며 소오스에 상기 접지전압이 인가되는 제5엔모스 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 회로.
  8. 제6항에 있어서, 상기 낸드게이트는,
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 접지전압이 인가되며 소오스에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제4엔모스 트랜지스터; 및
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 접지전압이 인가되며 소오스에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제5엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
  9. 제7항에 있어서, 상기 노아게이트는,
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 전원전압이 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제4피모스 트랜지스터; 및
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 전원전압이 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제5피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
  10. 전원전압과 출력단 사이에 연결되고, 풀업 제어신호에 응답하여 상기 출력단을 풀업시키는 풀업 트랜지스터;
    상기 출력단과 접지전압 사이에 연결되고, 풀다운 제어신호에 응답하여 상기 출력단을 풀다운시키는 풀다운 트랜지스터;
    제어신호와 데이터를 수신하여 상기 풀업 제어신호를 발생하는 낸드게이트; 및
    상기 제어신호의 반전신호와 상기 데이터를 수신하여 상기 풀다운 제어신호를 발생하는 노아게이트를 구비하며,
    상기 낸드게이트는, 소오스에 상기 전원전압이 인가되고 게이트에 상기 접지전압이 인가되는 제1피모스 트랜지스터; 소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 데이터가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제2피모스 트랜지스터; 소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제어신호가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제3피모스 트랜지스터; 드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제1엔모스 트랜지스터; 및 드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제어신호가 인가되며 소오스에 상기 접지전압이 인가되는 제2엔모스 트랜지스터를 포함하여 구성되고,
    상기 노아게이트는, 소오스에 상기 전원전압이 인가되고 게이트에 상기 제어신호의 반전신호가 인가되는 제1피모스 트랜지스터; 소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 데이터가 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제2피모스 트랜지스터; 드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 제어신호의 반전신호가 인가되는 제1엔모스 트랜지스터; 드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제2엔모스 트랜지스터; 및 드레인에 상기 제1엔모스 트랜지스터의 소오스 및 상기 제2엔모스 트랜지스터의 소오스가 공통 연결되고 게이트에 상기 전원전압이 인가되며 소오스에 상기 접지전압이 인가되는 제3엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 출력버퍼 회로.
  11. 제10항에 있어서, 상기 낸드게이트는,
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 접지전압이 인가되며 소오스에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제3엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
  12. 제10항에 있어서, 상기 노아게이트는,
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 전원전압이 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제3피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
  13. 풀업 제어신호에 응답하여 출력단을 풀업시키는 풀업 트랜지스터;
    풀다운 제어신호에 응답하여 상기 출력단을 풀다운시키는 풀다운 트랜지스터;
    제1제어신호, 제2제어신호, 및 데이터를 수신하여 상기 풀업 제어신호를 발생하는 낸드게이트; 및
    상기 제1제어신호의 반전신호, 상기 제2제어신호의 반전신호, 및 상기 데이터를 수신하여 상기 풀다운 제어신호를 발생하는 노아게이트를 구비하며,
    상기 낸드게이트는, 소오스에 상기 전원전압이 인가되고 게이트에 상기 접지전압이 인가되는 제1피모스 트랜지스터; 소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 접지전압이 인가되는 제2피모스 트랜지스터; 소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 데이터가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제3피모스 트랜지스터; 소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 제1제어신호가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제4피모스 트랜지스터; 소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 제2제어신호가 인가되며 드레인에 상기 낸드게이트의 출력단이 연결되는 제5피모스 트랜지스터; 드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제1엔모스 트랜지스터; 드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제1제어신호가 인가되는 제2엔모스 트랜지스터; 및 드레인에 상기 제2엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제2제어신호가 인가되며 소오스에 상기 접지전압이 인가되는 제3엔모스 트랜지스터를 포함하여 구성되고,
    상기 노아게이트는, 소오스에 상기 전원전압이 인가되고 게이트에 상기 데이터가 인가되는 제1피모스 트랜지스터; 소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 제1제어신호의 반전신호가 인가되는 제2피모스 트랜지스터; 소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 제2제어신호의 반전신호가 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제3피모스 트랜지스터; 드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 데이터가 인가되는 제1엔모스 트랜지스터; 드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 제1제어신호의 반전신호가 인가되는 제2엔모스 트랜지스터; 드레인에 상기 노아게이트의 출력단이 연결되고 게이트에 상기 제2제어신호의 반전신호가 인가되는 제3엔모스 트랜지스터; 드레인에 상기 제1 내지 제3엔모스 트랜지스터들의 소오스들이 공통 연결되고 게이트에 상기 전원전압이 인가되는 제4엔모스 트랜지스터; 및 드레인에 상기 제4엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 전원전압이 인가되며 소오스에 상기 접지전압이 인가되는 제5엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 출력버퍼 회로.
  14. 제13항에 있어서, 상기 낸드게이트는,
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 접지전압이 인가되며 소오스에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제4엔모스 트랜지스터; 및
    드레인에 상기 낸드게이트의 출력단이 연결되고 게이트에 상기 접지전압이 인가되며 소오스에 상기 제1엔모스 트랜지스터의 소오스가 연결되는 제5엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
  15. 제13항에 있어서, 상기 노아게이트는,
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 전원전압이 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제4피모스 트랜지스터; 및
    소오스에 상기 제2피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 전원전압이 인가되며 드레인에 상기 노아게이트의 출력단이 연결되는 제5피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.
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