DE10352685A1

DE10352685A1 - Pufferschaltung

Info

Publication number: DE10352685A1
Application number: DE10352685A
Authority: DE
Inventors: Joung-yeal Suwon Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-11-04
Filing date: 2003-11-04
Publication date: 2004-05-27
Anticipated expiration: 2023-11-05
Also published as: CN1499722A; CN100505543C; JP4510426B2; JP2004159329A; US20040090243A1; KR100498453B1; US7030643B2; DE10352685B4; KR20040039617A

Abstract

Die Erfindung bezieht sich auf eine Pufferschaltung mit einem Ausgabeanschluss (DQ), einem Pull-up-Transistor (31), der den Ausgabeanschluss in Abhängigkeit von einem Pull-up-Steuersignal (PUC) auf eine Versorgungsspannung (VDD) zieht, einem Pull-down-Transistor (33), der den Ausgabeanschluss in Abhängigkeit von einem Pull-down-Steuersignal (PDC) auf eine Referenzspannung (VSS) zieht, einem ersten logischen Gatter (35), das als Reaktion auf ein Steuersignal (CNT) und ein Datensignal (DATA) das Pull-up-Steuersignal erzeugt, und einem zweiten logischen Gatter (37), das als Reaktion auf ein invertiertes Signal (CNTB) des Steuersignals (CNT) und auf das Datensignal (DATA) das Pull-down-Steuersignal (PDC) erzeugt. DOLLAR A Erfindungsgemäß ist die Anzahl von in Reihe geschalteten Transistoren (P31, P33; N31, N32) im Pfad zwischen der Versorgungsspannung und/oder der Referenzspannung einerseits und einem Ausgabeknoten (O1) des ersten logischen Gatters andererseits gleich der Anzahl von in Reihe geschalteten Transistoren (P34, P35; N34, N36) im Pfad zwischen der Versorgungsspannung bzw. der Referenzspannung und einem Ausgabeknoten (O2) des zweiten logischen Gatters. DOLLAR A Verwendung z. B. für Halbleiterbausteine.

Description

Die Erfindung betrifft eine Pufferschaltung mit einem Ausgabeanschluss, einem Pull-up- und einem Pull-down-Transistor, um den Ausgabeanschluss auf eine jeweils zugehörige Spannung zu ziehen, und mit zwei logischen Gattern zum Ansteuern der beiden Transistoren.
Ein Halbleiterspeicherbaustein kann eine Pufferschaltung benutzen, um relativ hohe Stromlasten zu treiben. Insbesondere wird eine Schaltung, die einen Ausgabeanschluss treibt, an den eine relative hohe Stromlast angelegt wird, als Ausgabepufferschaltung bezeichnet. 1 zeigt ein Schaltbild einer herkömmlichen Ausgabepufferschaltung, die ein Steuersignal CNT empfängt, und 2 zeigt ein Schaltbild einer herkömmlichen Ausgabepufferschaltung, die zwei Steuersignale CNT1 und CNT2 empfängt. Die herkömmlichen Ausgabepufferschaltungen aus 1 und 2 umfassen jeweils einen Pull-up-Transistor 11, einen Pull-down-Transistor 13, ein NAND-Gatter 15 bzw. 25, das den Pull-up-Transistor 11 treibt, und ein NOR-Gatter 17 bzw. 27, das den Pull-down-Transistor 13 treibt.
Im Fall der herkömmlichen Ausgabepufferschaltung ist es wichtig, die Eigenschaften des NAND-Gatters 15 bzw. 25 äquivalent zu den Eigenschaften des NOR-Gatters 17 bzw. 27 zu halten, um das Auftreten von einem hohen oder niedrigen Versatz der über einen Ausgabeanschluss DQ ausgegebenen Daten zu verringern. Eine solche herkömmliche Ausgabepufferschaltung kann so ausgelegt sein, dass die Größe von Transistoren so ausgewählt wird, dass das NAND-Gatter 15 bzw. 25 ungefähr die gleichen Eigenschaften hat wie das NOR-Gatter 17 bzw. 27. Trotzdem können sich die Eigenschaften des NAND-Gatters 15 bzw. 25 von denen des NOR-Gatters 17 bzw. 27 unterscheiden, wenn Veränderungen im Prozess, bei der Spannung und/oder der Temperatur vorliegen.
Mehr noch können, wenn Daten in mehrere Teile aufgeteilt werden und in das NAND-Gatter 15 bzw. 25 und das NOR-Gatter 17 bzw. 27 eingegeben werden, Unterschiede zwischen den Eingangskapazitäten des NAND-Gatters 15 bzw. 25 und des NOR-Gatters 17 bzw. 27 relativ groß werden und daher können sich die Eigenschaften des NAND-Gatters signifikant von den Eigenschaften des NOR-Gatters durch Veränderungen im Prozess, der Spannung und/oder der Temperatur unterscheiden. Daher kann der Versatz der über den Ausgabeanschluss DQ ausgegebenen Daten ansteigen.
Aufgabe der Erfindung ist es, eine verbesserte Pufferschaltung und eine verbesserte Ausgabepufferschaltung zur Verfügung zu stellen, bei denen der Versatz der Ausgabedaten durch Veränderungen im Prozess, der Spannung und/oder der Temperatur relativ gering ist.
Die Erfindung löst diese Aufgabe durch eine Pufferschaltung mit den Merkmalen des Patentanspruchs 1, 11, 23 und 29 und durch eine Ausgabepufferschaltung mit den Merkmalen des Patentanspruchs 37, 42 und 45.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
So werden bei einer vorteilhaften Ausgabepufferschaltung der Erfindung PMOS-Transistoren im NAND-Gatter und im NOR-Gatter mit gleichen Abmessungen verwendet. Ebenso können NMOS-Transistoren mit gleichen Abmessungen verwendet werden. Dadurch sind die Eingangskapazitäten des NAND-Gatters und des NOR-Gatters ungefähr gleich groß. Entsprechend sind die Eigenschaften des NAND-Gatters und des NOR-Gatters ungefähr gleich, wodurch der Versatz der Ausgabedaten am Ausgabeanschluss relativ gering ist.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausgabepufferschaltungen sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Schaltbild einer herkömmlichen Ausgabepufferschaltung, die ein einzelnes Steuersignal empfängt;
2 ein Schaltbild einer herkömmlichen Ausgabepufferschaltung, die zwei Steuersignale empfängt;
3 ein Schaltbild eines ersten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die ein einzelnes Steuersignal empfängt;
4 ein Schaltbild eines zweiten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die ein einzelnes Steuersignal empfängt;
5 ein Schaltbild eines dritten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die ein einzelnes Steuersignal empfängt;
6 ein Schaltbild eines vierten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die zwei Steuersignale empfängt;
7 ein Schaltbild eines fünften Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die zwei Steuersignale empfängt; und
8 ein Schaltbild eines sechsten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die zwei Steuersignale empfängt.
Im Folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die 3 bis 8 erläutert, wobei für funktionell äquivalente Elemente jeweils gleiche Bezugszeichen gewählt sind. Die Angabe, dass ein Element mit einem anderen gekoppelt oder verbunden ist, umfasst sowohl die Möglichkeit einer direkten Kopplung oder Verbindung als auch die Möglichkeit einer indirekten Kopplung oder Verbindung über ein oder mehrere zwischenliegende Elemente.
3 zeigt ein Schaltbild eines ersten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die ein einzelnes Steuersignal CNT empfängt. Wie aus 3 ersichtlich ist, umfasst die Ausgabepufferschaltung einen Pull-up-Transistor 31, einen Pull-down-Transistor 33, ein NAND-Gatter 35, ein NOR-Gatter 37 und einen Inverter 39.
Der Pull-up-Transistor 31 zieht einen Ausgabepin DQ, d.h. einen Ausgabeanschluss, in Abhängigkeit von einem Pull-up-Steuersignal PUC auf eine Versorgungsspannung VDD hoch und der Pull-down-Transistor 33 zieht den Ausgabeanschluss DQ in Abhängigkeit von einem Pull-down-Steuersignal PDC auf eine Referenzspannung VSS, beispielsweise auf eine Massespannung, hinunter. Das NAND-Gatter 35 empfängt das Steuersignal CNT und ein Datensignal DATA, um das Pull-up-Steuersignal PUC zu erzeugen. Das NOR-Gatter 37 empfängt das invertierte Steuersignal CNT und das Datensignal DATA, um das Pull-down-Steuersignal PDC zu erzeugen.
Das NAND-Gatter 35 umfasst einen PMOS-Transistor P33, einen PMOS-Transistor P31, einen PMOS-Transistor P32, einen NMOS-Transistor N31 und einen NMOS-Transistor N32. Die Versorgungsspannung VDD bzw. die Referenzspannung VSS ist mit einem Sourceanschluss bzw. einem Gateanschluss des PMOS-Transistors P33 verbunden. Ein Sourceanschluss des PMOS-Transistors P31 ist mit einem Drainanschluss des PMOS-Transistors P33, das Datensignal DATA ist mit einem Gateanschluss des PMOS-Transistors P31 und ein Drainanschluss des PMOS-Transistors P31 ist mit einem Ausgabeanschluss O1 des NAND-Gatters 35 verbunden. Ein Sourceanschluss des PMOS-Transistors P32 ist mit dem Drainanschluss des PMOS-Transistors P33 verbunden, das Steuersignal CNT ist mit einem Gateanschluss des PMOS-Transistors P32 und ein Drainanschluss des PMOS-Transistors P32 ist mit dem Ausgabeanschluss O1 des NAND-Gatters 35 verbunden.
Ein Drainanschluss des NMOS-Transistors N31 ist mit dem Ausgabeanschluss O1 des NAND-Gatters 35 verbunden und das Datensignal DATA ist mit einem Gateanschluss des NMOS-Transistors N31 verbunden. Ein Drainanschluss des NMOS-Transistors N32 ist mit einem Sourceanschluss des NMOS-Transistors N31 verbunden, das Steuersignal CNT ist mit einem Gateanschluss des NMOS-Transistors N32 verbun den und die Referenzspannung VSS ist mit einem Sourceanschluss des NMOS-Transistors N32 verbunden.
Das NOR-Gatter 37 umfasst einen PMOS-Transistor P34, einen PMOS-Transistor P35, einen NMOS-Transistor N34, einen NMOS-Transistor N35 und einen NMOS-Transistor N36. Die Versorgungsspannung VDD ist mit einem Sourceanschluss des PMOS-Transistors P34 verbunden und das invertierte Signal CNTB des Steuersignals CNT ist mit einem Gateanschluss des PMOS-Transistors P34 verbunden. Ein Sourceanschluss bzw. ein Drainanschluss des PMOS-Transistors P35 ist mit einem Drainanschluss des PMOS-Transistors P34 bzw. einem Ausgabeanschluss O1 des NOR-Gatters 37 verbunden. Das Datensignal DATA ist mit dem Gateanschluss des PMOS-Transistors P35 verbunden. Ein Drainanschluss des NMOS-Transistors N34 ist mit dem Ausgabeanschluss O1 des NOR-Gatters 37 verbunden und das Datensignal DATA ist mit dem Gateanschluss des NMOS-Transistors N34 verbunden. Ein Drainanschluss des NMOS-Transistors N34 ist mit dem Ausgabeanschluss O1 des NOR-Gatters 37 verbunden und das invertierte Signal CNTB des Steuersignals CNT ist mit dem Gateanschluss des NMOS-Transistors N35 verbunden. Ein Drainanschluss des NMOS-Transistors N36 ist mit einem Sourceanschluss des NMOS-Transistors N34 und mit einem Sourceanschluss des NMOS-Transistors N35 verbunden. Die Versorgungsspannung VDD bzw. die Referenzspannung VSS ist mit einem Gateanschluss bzw. einem Sourceanschluss des NMOS-Transistors N36 verbunden.
Wie sich daraus ergibt, sind beim ersten Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung zwei PMOS-Transistoren im Pfad zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O1 des NAND-Gatters 35 vorhanden und zwei PMOS-Transistoren sind im Pfad zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O2 des NOR-Gatters 37 vorhanden. Das be deutet, dass die Anzahl von in Reihe geschalteten PMOS-Transistoren zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O2 des NAND-Gatters 35 gleich der Anzahl von in Reihe geschalteten PMOS-Transistoren zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O2 des NOR-Gatters 37 ist.
Analog sind zwei NMOS-Transistoren im Pfad zwischen der Referenzspannung VSS und dem Ausgabeanschluss O1 des NAND-Gatters 35 und zwei NMOS-Transistoren im Pfad zwischen der Referenzspannung VSS und dem Ausgabeanschluss O2 des NOR-Gatters 37 vorhanden. Das bedeutet, dass die Anzahl von in Reihe geschalteten NMOS-Transistoren zwischen der Referenzspannung VSS und dem Ausgabeanschluss O1 des NAND-Gatters 35 gleich der Anzahl von in Reihe geschalteten NMOS-Transistoren zwischen der Referenzspannung VSS und dem Ausgabeanschluss O2 des NOR-Gatters 37 ist.
Entsprechend können die im NAND-Gatter 35 und im NOR-Gatter 37 enthaltenen PMOS-Transistoren mit ungefähr den gleichen Abmessungen, d.h. mit den gleichen Kanalbreiten, gefertigt sein und zudem können auch die NMOS-Transistoren mit ungefähr den gleichen Abmessungen, d.h. mit den gleichen Kanalbreiten, gefertigt sein. Entsprechend ist es möglich, das NAND-Gatter 35 und das NOR-Gatter 37 so zu fertigen, dass die Eingangskapazität des NAND-Gatters 35 ungefähr gleich groß wie die Eingangskapazität des NOR-Gatters 37 ist. Deshalb können die Eigenschaften des NAND-Gatters 35 im ersten Ausführungsbeispiel der Ausgabepufferschaltung ungefähr gleich gehalten werden wie die Eigenschaften des NOR-Gatters 37, auch wenn Änderungen im Prozess, der Spannung und/oder der Temperatur auftreten, wodurch der Versatz der über den Ausgabeanschluss DQ ausgegebenen Daten gehalten wird.
4 zeigt ein Schaltbild eines zweiten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die ein einziges Steuersignal CNT empfängt. Wie aus 4 ersichtlich ist, enthält in diesem Fall ein NAND-Gatter 45 zusätzlich zu den oben im Zusammenhang mit dem NAND-Gatter 35 aus 3 besprochenen Transistoren P31, P32, P33, N31 und N32 einen weiteren NMOS-Transistor N33. Ein Drainanschluss des NMOS-Transistors N33 ist mit einem Ausgabeanschluss O3 des NAND-Gatters 45 verbunden, die Referenzspannung VSS, beispielsweise die Massespannung, ist mit einem Gateanschluss des NMOS-Transistors N33 verbunden und ein Sourceanschluss des NMOS-Transistors N33 ist mit dem Sourceanschluss des NMOS-Transistors N31 verbunden. Zusätzlich zu den oben im Zusammenhang mit dem NOR-Gatter 37 aus 3 besprochenen Transistoren P34, P35, N34, N35 und N36 enthält ein NOR-Gatter 47 einen weiteren PMOS-Transistor P36. Ein Sourceanschluss des PMOS-Transistors P36 ist mit dem Drainanschluss des PMOS-Transistors P34 verbunden und ein Drainanschluss des PMOS-Transistors P36 ist mit einem Ausgabeanschluss O4 des NOR-Gatters 47 verbunden. Die Versorgungsspannung VDD ist mit einem Gateanschluss des PMOS-Transistors P36 verbunden.
Beim zweiten Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung ist die Anzahl der mit dem Ausgabeanschluss O3 des NAND-Gatters 45 verbundenen PMOS-Transistoren gleich der Anzahl der mit dem Ausgabeanschluss O4 des NOR-Gatters 47 verbundenen PMOS-Transistoren. Zudem ist die Anzahl der mit dem Ausgabeanschluss O3 des NAND-Gatters 45 verbundenen NMOS-Transistoren gleich der Anzahl der mit dem Ausgabeanschluss O4 des NOR-Gatters 47 verbundenen NMOS-Transistoren. Insbesondere sind im dargestellten Ausführungsbeispiel jeweils zwei PMOS-Transistoren und zwei NMOS-Transistoren mit dem Ausgabeanschluss O3 bzw. O4 verbun den. Zusätzlich können innere Knoten des NAND-Gatters 45 ungefähr die gleiche Kapazität haben wie innere Knoten des NOR-Gatters 47.
Aus diesem Grund kann die Kapazität des Ausgabeanschlusses O3 des NAND-Gatters 45 ungefähr den gleichen Wert haben wie die Kapazität des Ausgabeanschlusses O4 des NOR-Gatters 47. Entsprechend kann die Übereinstimmung der Eigenschaften des NAND-Gatters 45 und des NOR-Gatters 47 durch das Hinzufügen des NMOS-Transistors N33 und des PMOS-Transistors P36 weiter verbessert werden.
5 zeigt ein Schaltbild eines dritten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die ein einziges Steuersignal CNT empfängt. Die Ausgabepufferschaltung aus 5 umfasst ein NAND-Gatter 35 mit der gleichen Struktur wie das NAND-Gatter 35 aus 3 und ein NOR-Gatter 47 mit der gleichen Struktur wie das NOR-Gatter 47 aus 4.
Beim dritten Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung ist ein Ausgabeanschluss O5 des NAND-Gatters 35 bzw. ein Ausgabeanschluss O6 des NOR-Gatters 47 mit zwei PMOS-Transistoren P31 und P32 bzw. mit zwei PMOS-Transistoren P35 und P36 verbunden. Der Ausgabeanschluss O5 des NAND-Gatters 35 ist jedoch mit nur einem NMOS-Transistor N32 verbunden, während der Ausgabeanschluss O6 des NOR-Gatters 47 mit zwei NMOS-Transistoren N34 und N35 verbunden ist.
Deshalb können die Abmessungen, d.h. die Kanalbreite, des PMOS-Transistors P36 so eingestellt werden, dass die Kapazität des Ausgabeanschlusses O5 des NAND-Gatters 35 ungefähr gleich groß ist wie die Kapazität des Ausgabeanschlusses O6 des NOR-Gatters 47. Wenn die Abmessungen, d.h. die Kanalbreite, von jedem der PMOS-Transistoren P31, P32 und P35 beispielsweise 20μm sind und die Abmessungen, d.h.
die Kanalbreite, von jedem der NMOS-Transistoren N31, N34 und N35 8μm sind, dann können die gewünschten Abmessungen, d.h. die KanaIbreite, des PMOS-Transistors P36 auf 12μm festgelegt werden. Entsprechend kann das dritte Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung ähnliche Effekte zur Verfügung stellen wie das unter Bezugnahme auf 4 beschriebene zweite Ausführungsbeispiel der Erfindung.
6 zeigt ein Schaltbild eines vierten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die zwei Steuersignale CNT1 und CNT2 empfängt. Wie aus 6 ersichtlich ist, umfasst das vierte Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung den Pull-up-Transistor 31, den Pull-down-Transistor 33, ein NAND-Gatter 65, ein NOR-Gatter 67 und Inverter 68 und 69.
Der Pull-up-Transistor 31 zieht den Ausgabepin DQ, d.h. den Ausgabeanschluss, in Abhängigkeit von dem Pull-up-Steuersignal PUC auf die Versorgungsspannung VDD hoch und der Pull-down-Transistor 33 zieht den Ausgabeanschluss DQ in Abhängigkeit von dem Pull-down-Steuersignal PDC auf die Referenzspannung VSS, beispielsweise auf die Massespannung, hinunter. Das NAND-Gatter 65 empfängt das erste und zweite Steuersignal CNT1 und CNT2 und ein Datensignal DATA und erzeugt das Pull-up-Steuersignal PUC. Das NOR-Gatter 67 empfängt ein invertiertes Signal CNT1 B des ersten Steuersignals CNT1, ein invertiertes Signal CNT2B des zweiten Steuersignals CNT2 und das Datensignal DATA und erzeugt das Pull-down-Steuersignal PDC.
Das NAND-Gatter 65 umfasst PMOS-Transistoren P61 bis P65 und NMOS-Transistoren N61 bis N63. Die Versorgungsspannung VDD bzw. die Referenzspannung VSS, wie beispielsweise die Massespannung, sind mit einem Sourceanschluss bzw. einem Gateanschluss des PMOS-Transistors P64 verbunden. Ein Sourceanschluss des PMOS- Transistors P65 ist mit einem Drainanschluss des PMOS-Transistors P64 und die Referenzspannung VSS ist mit einem Gateanschluss des PMOS-Transistors P65 verbunden. Ein Sourceanschluss bzw. ein Drainanschluss des PMOS-Transistors P61 ist mit einem Drainanschluss des PMOS-Transistors P65 bzw. mit einem Ausgabeanschluss O7 des NAND-Gatters 65 verbunden. Das Datensignal DATA ist mit einem Gateanschluss des PMOS-Transistors P61 verbunden. Ein Sourceanschluss bzw. ein Drainanschluss des PMOS-Transistors P62 ist mit dem Drainanschluss des PMOS-Transistors P65 bzw. mit dem Ausgabeanschluss O7 des NAND-Gatters 65 verbunden. Das erste Steuersignal CNT1 ist mit einem Gateanschluss des PMOS-Transistors P62 verbunden. Ein Sourceanschluss bzw. ein Drainanschluss des PMOS-Transistors P63 ist mit dem Drainanschluss des PMOS-Transistors P65 bzw. mit dem Ausgabeanschluss O7 des NAND-Gatters 65 verbunden. Das zweite Steuersignal CNT2 ist mit einem Gateanschluss des PMOS-Transistors P63 verbunden.
Ein Drainanschluss des NMOS-Transistors N61 ist mit dem Ausgabeanschluss O7 des NAND-Gatters 65 verbunden und das Datensignal DATA ist mit einem Gateanschluss des NMOS-Transistors N61 verbunden. Ein Drainanschluss des NMOS-Transistors N62 ist mit einem Sourceanschluss des NMOS-Transistors N61 verbunden und das erste Steuersignal CNT1 ist mit einem Gateanschluss des NMOS-Transistors N62 verbunden. Ein Drainanschluss des NMOS-Transistors N63 ist mit dem Sourceanschluss des NMOS-Transistors N62 verbunden und das zweite Steuersignal CNT2 bzw. die Referenzspannung VSS ist mit einem Gateanschluss bzw. mit einem Sourceanschluss des NMOS-Transistors N63 verbunden.
Das NOR-Gatter 67 umfasst PMOS-Transistoren P66 bis P68 und NMOS-Transistoren N66 bis N70. Die Versorgungsspannung VDD bzw. das Datensignal DATA ist mit einem Sourceanschluss bzw. einem Ga teanschluss des PMOS-Transistors P66 verbunden. Ein Sourceanschluss des PMOS-Transistors P67 ist mit einem Drainanschluss des PMOS-Transistors P66 verbunden und das invertierte Signal CNT1 B des ersten Steuersignals CNT1 ist mit einem Gateanschluss des PMOS-Transistors P67 verbunden. Ein Sourceanschluss bzw. ein Drainanschluss des PMOS-Transistors P68 ist mit einem Drainanschluss des PMOS-Transistors P67 bzw. einem Ausgabeanschluss O8 des NOR-Gatters 67 verbunden. Das invertierte Signal CNT2B des zweiten Steuersignals CNT2 ist mit einem Gateanschluss des PMOS-Transistors P68 verbunden.
Ein Drainanschluss des NMOS-Transistors N66 ist mit einem Ausgabeanschluss O8 des NOR-Gatters 67 verbunden und das Datensignal DATA ist mit einem Gateanschluss des NMOS-Transistors N66 verbunden. Ein Drainanschluss des NMOS-Transistors N67 ist mit dem Ausgabeanschluss O8 des NOR-Gatters 67 verbunden und das invertierte Signal CNT1 B des ersten Steuersignals CNT1 ist mit einem Gateanschluss des NMOS-Transistors N67 verbunden. Ein Drainanschluss des NMOS-Transistors N68 ist mit dem Ausgabeanschluss O8 des NOR-Gatters 67 verbunden und das invertierte Signal CNT2B des zweiten Steuersignals CNT2 ist mit einem Gateanschluss des NMOS-Transistors N68 verbunden. Ein Drainanschluss des NMOS-Transistors N69 ist mit Sourceanschlüssen der NMOS-Transistoren N66 bis N68 verbunden und die Versorgungsspannung VDD ist mit einem Gateanschluss des NMOS-Transistors N69 verbunden. Ein Drainanschluss des NMOS-Transistors N70 ist mit einem Sourceanschluss des NMOS-Transistors N69 verbunden und die Versorgungsspannung VDD bzw. die Referenzspannung VSS ist mit einem Gateanschluss bzw. einem Sourceanschluss des NMOS-Transistors N70 verbunden.
Wie sich daraus ergibt, sind beim vierten Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung drei PMOS-Transistoren im Pfad zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O7 des NAND-Gatters 65 vorhanden und drei PMOS-Transistoren sind im Pfad zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O8 des NOR-Gatters 67 vorhanden. Das bedeutet, dass die Anzahl von in Reihe geschalteten PMOS-Transistoren zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O8 des NAND-Gatters 65 gleich der Anzahl von in Reihe geschalteten PMOS-Transistoren zwischen der Versorgungsspannung VDD und dem Ausgabeanschluss O8 des NOR-Gatters 67 ist.
Analog sind drei NMOS-Transistoren im Pfad zwischen der Referenzspannung VSS und dem Ausgabeanschluss O7 des NAND-Gatters 65 und drei NMOS-Transistoren im Pfad zwischen der Referenzspannung VSS und dem Ausgabeanschluss O8 des NOR-Gatters 67 vorhanden. Das bedeutet, dass die Anzahl von in Reihe geschalteten NMOS-Transistoren zwischen der Referenzspannung VSS und dem Ausgabeanschluss O7 des NAND-Gatters 65 gleich der Anzahl von in Reihe geschalteten NMOS-Transistoren zwischen der Referenzspannung VSS und dem Ausgabeanschluss O8 des NOR-Gatters 67 ist.
Entsprechend können die im NAND-Gatter 65 und im NOR-Gatter 67 enthaltenen PMOS-Transistoren mit ungefähr den gleichen Abmessungen, d.h. mit den gleichen Kanalbreiten, gefertigt sein. Zudem können auch die NMOS-Transistoren des NAND-Gatters 65 mit ungefähr den gleichen Abmessungen, d.h. mit den gleichen Kanalbreiten, gefertigt sein wie die NMOS-Transistoren des NOR-Gatters 67. Entsprechend ist es möglich, dass das NAND-Gatter 65 ungefähr die gleiche Eingangskapazität erhält wie das NOR-Gatter 67. Deshalb können die Eigenschaften des NAND-Gatters 65 im vierten Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung ungefähr gleich gehalten werden wie die Eigenschaften des NOR-Gatters 37, auch wenn Änderungen im Prozess, der Spannung und/oder der Temperatur auftreten, wodurch der Versatz der über den Ausgabeanschluss DQ ausgegebenen Daten klein gehalten wird.
7 zeigt ein Schaltbild eines fünften Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die zwei Steuersignale CNT1 und CNT2 empfängt. Ein NAND-Gatter 75 aus 7 umfasst zusätzlich zu den oben im Zusammenhang mit 6 besprochenen Transistoren P61, P62, P63, P64, P65, N61, N62 und N63 einen weiteren NMOS-Transistor N64 und einen NMOS-Transistor N65. Ein Drainanschluss des NMOS-Transistors N64 ist mit dem Ausgabeanschluss O9 des NAND-Gatters 75 verbunden und ein Sourceanschluss des NMOS-Transistors N64 ist mit einem Sourceanschluss des NMOS-Transistors N61 verbunden. Ein Drainanschluss des NMOS-Transistors N65 ist mit dem Ausgabeanschluss O9 des NAND-Gatters 75 verbunden und ein Sourceanschluss des NMOS-Transistors N65 ist mit dem Sourceanschluss des NMOS-Transistors N61 verbunden. Die Gateanschlüsse der beiden NMOS-Transistoren N64 und N65 sind mit der Referenzspannung VSS verbunden.
Zusätzlich zu den oben im Zusammenhang mit 6 besprochenen Transistoren P66, P67, P68, N66, N67, N68, N69 und N70 umfasst ein NOR-Gatter 77 aus 7 einen PMOS-Transistor P69 und einen PMOS-Transistor P70. Ein Sourceanschluss bzw. ein Drainanschluss des PMOS-Transistors P69 ist mit einem Drainanschluss des PMOS-Transistors P67 bzw. mit einem Ausgabeanschluss O10 des NOR-Gatters 77 verbunden. Die Versorgungsspannung VDD ist mit einem Gateanschluss des PMOS-Transistors P69 verbunden. Ein Sourceanschluss bzw. ein Drainanschluss des PMOS-Transistors P70 ist mit dem Drainanschluss des PMOS-Transistors P67 bzw. mit dem Ausgabeanschluss O10 des NOR-Gatters 77 verbunden. Die Versorgungsspannung VDD ist mit einem Gateanschluss des PMOS-Transistors P70 verbunden.
Entsprechend sind beim fünften Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung drei PMOS-Transistoren mit dem Ausgabeanschluss O9 des NAND-Gatters 75 verbunden und analog sind drei PMOS-Transistoren mit dem Ausgabeanschluss O10 des NOR-Gatters 77 verbunden. Ebenso sind drei NMOS-Transistoren mit dem Ausgabeanschluss O9 des NAND-Gatters 75 verbunden und analog sind drei NMOS-Transistoren mit dem Ausgabeanschluss O10 des NOR-Gatters 77 verbunden. Innere Knoten des NAND-Gatters 75 können ungefähr die gleiche Kapazität haben wie innere Knoten des NOR-Gatters 47.
Aus diesem Grund kann die Kapazität des Ausgabeanschlusses O9 des NAND-Gatters 75 ungefähr den gleichen Wert haben wie die Kapazität des Ausgabeanschlusses O10 des NOR-Gatters 77. Entsprechend kann beim fünften Ausführungsbeispiel der ertindungsgemäßen Ausgabepufferschaltung die Übereinstimmung der Eigenschaften des NAND-Gatters 75 und des NOR-Gatters 77 durch das Hinzufügen der Transistoren N64, N65, P69 und P70 weiter verbessert werden.
8 zeigt ein Schaltbild eines sechsten Ausführungsbeispiels einer erfindungsgemäßen Ausgabepufferschaltung, die zwei Steuersignale CNT1 und CNT2 empfängt. Wie aus 8 ersichtlich ist, umfasst das sechste Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung ein NAND-Gatter 65 mit der gleichen Struktur wie das NAND-Gatter 65 aus 6 und ein NOR-Gatter 77 mit der gleichen Struktur wie das NOR-Gatter 77 aus 7.
Beim sechsten Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung sind drei PMOS-Transistoren mit einem Ausgabeanschluss O11 des NAND-Gatters 65 verbunden und drei PMOS-Transistoren sind mit einem Ausgabeanschluss O12 des NOR-Gatters 77 verbunden. Es ist jedoch ein einziger NMOS-Transistor mit dem Aus gabeanschluss O11 des NAND-Gatters 65 verbunden, während drei NMOS-Transistoren mit dem Ausgabeanschluss O12 des NOR-Gatters 77 verbunden sind.
Beim sechsten Ausführungsbeispiel der erfindungsgemäßen Ausgabepufferschaltung können die Abmessungen, d.h. die Kanalbreiten, der PMOS-Transistoren P69 und P70 so eingestellt werden, dass die Kapazität des Ausgabeanschlusses O11 des NAND-Gatters 65 ungefähr gleich groß ist wie die Kapazität des Ausgabeanschlusses O12 des NOR-Gatters 77. Wenn die Abmessungen, d.h. die Kanalbreiten, von jedem der PMOS-Transistoren P61, P62, P63 und P68 beispielsweise 20μm sind und die Abmessungen, d.h. die Kanalbreiten, von jedem der NMOS-Transistoren N61, N66, N67 und N68 8μm sind, dann können die Abmessungen, d.h. die Kanalbreiten, von jedem der PMOS-Transistoren P69 und P70 auf 12μm festgelegt werden. Zudem ist es möglich, dass die Funktionalität der PMOS-Transistoren P69 und P70 von einem Einzelschicht-PMOS-Transistor zur Verfügung gestellt wird. In diesem Fall kann die Abmessung, d.h. die Kanalbreite, des Einzelschicht-PMOS-Transistors gleich der Summe der Abmessungen, d.h. der Kanalbreiten, der PMOS-Transistoren P69 und P70 sein. Insbesondere kann ein Einzelschicht-PMOS-Transistor mit einer Abmessung von 24μm die Transistoren P69 und P70 aus 8 ersetzen.
Das sechste Ausführungsbeispiel einer erfindungsgemäßen Ausgabepufferschaltung kann ähnliche Wirkungen aufweisen wie das fünfte Ausführungsbeispiel der Erfindung.
In der Beschreibung wurden vorteilhafte Ausführungsbeispiele der Erfindung im Zusammenhang mit einer Ausgabepufferschaltung beschrieben, die einen Ausgabeanschluss treibt. Die Erfindung kann aber auch auf Pufferschaltungen angewendet werden, die intern in einem Halbleiterbaustein vorgesehen sind.
Durch die Erfindung können die Eigenschaften eines NAND-Gatters und eines NOR-Gatters innerhalb einer Pufferschaltung ungefähr gleich gehalten werden, auch wenn Änderungen im Prozess, der Spannung und/oder der Temperatur auftreten. Entsprechend kann das Auftreten eines Versatzes bei den über einen Ausgabeanschluss ausgegebenen Daten vergleichsweise klein gehalten werden.

Claims

Pufferschaltung mit – einem Ausgabeanschluss (DQ), – einem Pull-up-Transistor (31), der zwischen dem Ausgabeanschluss und einer Versorgungsspannung (VDD) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-up-Steuersignal (PUC) auf die Versorgungsspannung (VDD) zieht, – einem Pull-down-Transistor (33), der zwischen dem Ausgabeanschluss und einer Referenzspannung (VSS) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-down-Steuersignal (PDC) auf die Referenzspannung (VSS) zieht, – einem ersten logischen Gatter (35), das ausgeführt ist, um das Pull-up-Steuersignal an einem ersten Ausgabeknoten (O1) als Reaktion auf ein Steuersignal (CNT) und ein Datensignal (DATA) zu erzeugen, und – einem zweiten logischen Gatter (37, 47), das ausgeführt ist, um das Pull-down-Steuersignal an einem zweiten Ausgabeknoten (O2) als Reaktion auf ein invertiertes Signal (CNTB) des Steuersignals (CNT) und auf das Datensignal (DATA) zu erzeugen, dadurch gekennzeichnet, dass – das erste logische Gatter (35) eine Mehrzahl von in Reihe geschalteten Transistoren (P31, P33; P32, P33) in einem elektrischen Pfad zwischen der Versorgungsspannung (VDD) und dem ersten Ausgabeknoten (O1) umfasst, – das zweite logische Gatter (37) eine Mehrzahl von in Reihe geschalteten Transistoren (P34, P35) in einem elektrischen Pfad zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O2) umfasst und – die Anzahl von in Reihe geschalteten Transistoren (P31, P33; P32, P33) im Pfad zwischen der Versorgungsspannung (VDD) und dem ersten Ausgabeknoten (O1) gleich der Anzahl von in Reihe geschalteten Transistoren (P34, P35; P34, P36) im Pfad zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O2) ist.
Pufferschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Mehrzahl von in Reihe geschalteten Transistoren (P31, P33; P32, P33) im elektrischen Pfad zwischen der Versorgungsspannung (VDD) und dem ersten Ausgabeknoten (O1) einen ersten Transistor (P31) mit einem Steueranschluss umfasst, der mit dem Datensignal (DATA) verbunden ist, und einen zweiten Transistor (P33) umfasst, der in Reihe zwischen der Versorgungsspannung (VDD) und dem ersten Transistor (P31) eingeschleift ist, wobei das erste logische Gatter außerdem einen dritten Transistor (P32) umfasst, der parallel zum ersten Transistor (P31) angeordnet und zwischen dem zweiten Transistor (P33) und dem ersten Ausgabeknoten (O1) eingeschleift ist, und wobei der dritte Transistor (P32) einen Steueranschluss umfasst, der mit dem Steuersignal (CNT) verbunden ist.
Pufferschaltung nach Anspruch 2, dadurch gekennzeichnet, dass der erste, zweite und dritte Transistor (P31, P32, P33) vom gleichen Leitungstyp sind.
Pufferschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der erste, zweite und dritte Transistor (P31, P32, P33) als PMOS-Transistoren ausgeführt sind.
Pufferschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die in Reihe geschalteten Transistoren (P34, P35) im elektrischen Pfad zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O2) als PMOS-Transistoren ausgeführt sind.
Pufferschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das erste logische Gatter (35) eine Mehrzahl von in Reihe geschalteten NMOS-Transistoren (N31, N32) zwischen dem ersten Ausgabeknoten (O1) und der Referenzspannung (VSS) umfasst, wobei die Mehrzahl von in Reihe geschalteten NMOS-Transistoren (N31, N32) einen ersten NMOS-Transistor (N31) mit einem ersten NMOS-Steueranschluss umfasst, der mit dem Datensignal (DATA) verbunden ist, und einen zweiten NMOS-Transistor (N32) mit einem NMOS-Steueranschluss umfasst, der mit dem Steuersignal (CNT) verbunden ist.
Pufferschaltung nach Anspruch 6, dadurch gekennzeichnet, dass das erste logische Gatter (45) einen dritten NMOS-Transistor (N33) umfasst, der mit dem ersten Ausgabeknoten (O3) verbunden ist und dessen NMOS-Steueranschluss mit der Referenzspannung (VSS) verbunden ist.
Pufferschaltung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass das erste und zweite logische Gatter (65, 67) auf ein zweites Steuersignal (CNT2) reagieren, wobei das erste Iogische Gatter (65) einen vierten Transistor (P63) umfasst, der parallel zum ersten und dritten Transistor (P61, P62) angeordnet und zwischen den zweiten Transistor (P64) und den ersten Ausgabeknoten (O7) eingeschleift ist, wobei ein Steueranschluss des vierten Transistors (P63) mit dem zweiten Steuersignal (CNT2) verbunden ist.
Pufferschaltung nach Anspruch 8, dadurch gekennzeichnet, dass das erste logische Gatter (65) einen fünften Transistor (P65) umfasst, der in Reihe mit dem zweiten Transistor (P64) zwischen dem ersten Transistor (P61) und der Versorgungsspannung (VDD) angeordnet ist.
Pufferschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die in Reihe geschalteten Transistoren (P31, P32, P33; P61, P62, P63, P64, P65) im elektrischen Pfad zwischen der Versorgungsspannung (VDD) und dem ersten Ausgabeknoten (O1, O3, O5, O7) als PMOS-Transistoren ausgeführt sind und die in Reihe geschalteten Transistoren (P34, P35, P36; P66, P67, P68, P69, P70) im elektrischen Pfad zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O2, O4, O6, O8) als PMOS-Transistoren ausgeführt sind.
Pufferschaltung mit – einem Ausgabeanschluss (DQ), – einem Pull-up-Transistor (31), der zwischen dem Ausgabeanschluss und einer Versorgungsspannung (VDD) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-up-Steuersignal auf die Versorgungsspannung (VDD) zieht, – einem Pull-down-Transistor (33), der zwischen dem Ausgabeanschluss und einer Referenzspannung (VSS) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-down-Steuersignal auf die Referenzspannung (VSS) zieht, – einem ersten logischen Gatter (35), das ausgeführt ist, um das Pull-up-Steuersignal (PUC) an einem ersten Ausgabeknoten (O1) als Reaktion auf ein Steuersignal (CNT) und ein Datensignal (DATA) zu erzeugen, und – einem zweiten logischen Gatter (37, 47), das ausgeführt ist, um das Pull-down-Steuersignal (PDC) an einem zweiten Ausgabeknoten (O2) als Reaktion auf ein invertiertes Signal (CNTB) des Steuersignals (CNT) und auf das Datensignal (DATA) zu erzeugen, dadurch gekennzeichnet, dass – das erste logische Gatter (35) eine Mehrzahl von in Reihe geschalteten Transistoren (N31, N32) in einem elektrischen Pfad zwischen dem ersten Ausgabeknoten (O1) und der Referenzspannung (VSS) umfasst, – das zweite logische Gatter (37) eine Mehrzahl von in Reihe geschalteten Transistoren (N34, N36; N35, N36) in einem elektrischen Pfad zwischen dem zweiten Ausgabeknoten (O2) und der Referenzspannung (VSS) umfasst und – die Anzahl von in Reihe geschalteten Transistoren (N31, N32) im Pfad zwischen dem ersten Ausgabeknoten (O1) und der Referenzspannung (VSS) gleich der Anzahl von in Reihe geschalteten Transistoren (N34, N36; N35, N36) im Pfad zwischen dem zweiten Ausgabeknoten (O2) und der Referenzspannung (VSS) ist.
Pufferschaltung nach Anspruch 11, dadurch gekennzeichnet, dass die Mehrzahl von in Reihe geschalteten Transistoren (N34, N36; N35, N36) im elektrischen Pfad zwischen dem zweiten Ausgabeknoten (O2) und der Referenzspannung (VSS) einen ersten Transistor (N34) mit einem Steueranschluss umfasst, der mit dem Datensignal (DATA) verbunden ist, und einen zweiten Transistor (N36) umfasst, der in Reihe zwischen dem ersten Transistor (N34) und der Referenzspannung (VSS) eingeschleift ist, wobei das zweite Iogische Gatter außerdem einen dritten Transistor (N35) umfasst, der parallel zum ersten Transistor (N34) angeordnet und zwischen dem zweiten Transistor (N36) und dem zweiten Ausgabeknoten (O2) eingeschleift ist, und wobei der dritte Transistor (N35) einen Steueranschluss umfasst, der mit dem invertierten Signal (CNTB) des Steuersignals (CNT) verbunden ist.
Pufferschaltung nach Anspruch 12, dadurch gekennzeichnet, dass der erste, zweite und dritte Transistor (N34, N36, N35) vom gleichen Leitungstyp sind.
Pufferschaltung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass der erste, zweite und dritte Transistor (N34, N36, N35) als NMOS-Transistoren ausgeführt sind.
Pufferschaltung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die in Reihe geschalteten Transistoren (N31, N32) im elektrischen Pfad zwischen der Referenzspannung (VSS) und dem ersten Ausgabeknoten (O1) als NMOS-Transistoren ausgeführt sind.
Pufferschaltung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass das zweite logische Gatter (37) eine Mehrzahl von in Reihe geschalteten PMOS-Transistoren (P34, P35) zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O2) umfasst, wobei die in Reihe geschalteten PMOS-Transistoren (P34, P35) einen ersten PMOS-Transistor (P35) mit einem ersten PMOS-Steueranschluss, der mit dem Datensignal (DATA) verbunden ist, und einen zweiten PMOS-Transistor (P34) mit einem zweiten PMOS-Steueranschluss umfassen, der mit dem invertierten Signal (CNTB) des Steuersignals (CNT) verbunden ist.
Pufferschaltung nach Anspruch 16, dadurch gekennzeichnet, dass das zweite logische Gatter (47) einen dritten PMOS-Transistor (P36) umfasst, der mit dem zweiten Ausgabeknoten (O4) verbunden ist und dessen PMOS-Steueranschluss mit der Versorgungsspannung (VDD) verbunden ist.
Pufferschaltung nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass das erste und zweite logische Gatter (65, 67) auf ein zweites Steuersignal (CNT2) reagieren, wobei das zweite logische Gatter (67) einen vierten Transistor (N68) umfasst, der parallel zum ersten und dritten Transistor (N66, N67) zwischen den zweiten Transistor (N69) und den zweiten Ausgabeknoten (O8) eingeschleift ist, wobei ein Steueranschluss des vierten Transistors (N68) mit dem invertierten Signal des zweiten Steuersignals (CNT2) verbunden ist.
Pufferschaltung nach Anspruch 18, dadurch gekennzeichnet, dass das zweite logische Gatter (67) einen fünften Transistor (N69) umfasst, der in Reihe mit dem zweiten Transistor (N70) zwischen dem ersten Transistor (N66) und der Referenzspannung (VCC) angeordnet ist.
Pufferschaltung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass die Referenzspannung (VSS) eine Massespannung ist.
Pufferschaltung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass das erste logische Gatter ein NAND-Gatter umfasst und das zweite logische Gatter ein NOR-Gatter umfasst.
Pufferschaltung nach einem der Ansprüche 11 bis 21, dadurch gekennzeichnet, dass die in Reihe geschalteten Transistoren (N31, N32) im elektrischen Pfad zwischen dem ersten Ausgabeknoten (O1) und der Referenzspannung (VSS) als NMOS-Transistoren ausgeführt sind und die in Reihe geschalteten Transistoren (N34, N35, N36, N66, N67, N68, N69, N70) im elektrischen Pfad zwischen dem zweiten Ausgabeknoten (O2, O8) und der Referenzspannung (VSS) als NMOS-Transistoren ausgeführt sind.
Pufferschaltung mit – einem Ausgabeanschluss (DQ), – einem Pull-up-Transistor (31), der zwischen dem Ausgabeanschluss und einer Versorgungsspannung (VDD) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-up-Steuersignal (PUC) auf die Versorgungsspannung (VDD) zieht, – einem Pull-down-Transistor (33), der zwischen dem Ausgabeanschluss und einer Referenzspannung (VSS) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-down-Steuersignal (PDC) auf die Referenzspannung (VSS) zieht, – einem ersten logischen Gatter (45), das ausgeführt ist, um das Pull-up-Steuersignal an einem ersten Ausgabeknoten (O3) als Reaktion auf ein Steuersignal (CNT) und ein Datensignal (DATA) zu erzeugen, und – einem zweiten logischen Gatter (37), das ausgeführt ist, um das Pull-down-Steuersignal an einem zweiten Ausgabeknoten (O4) als Reaktion auf ein invertiertes Signal (CNTB) des Steuersignals (CNT) und auf das Datensignal (DATA) zu erzeugen, dadurch gekennzeichnet, dass – das erste logische Gatter (45) zueinander parallel geschaltet einen ersten und einen zweiten Transistor (P31, P32) zwischen der Versorgungsspannung (VDD) und dem ersten Ausgabeknoten (O3) und zueinander parallel geschaltet einen dritten und einen vierten Transistor (N31, N33) zwischen dem ersten Ausgabeknoten (O3) und der Referenzspannung (VSS) umfasst.
Pufferschaltung nach Anspruch 23, dadurch gekennzeichnet, dass ein Steueranschluss des ersten Transistors (P31) mit dem Datensignal (DATA) verbunden ist, ein Steueranschluss des zweiten Transistors (P32) mit dem Steuersignal (CNT) verbunden ist, ein Steueranschluss des dritten Transistors (N31) mit dem Datensignal (DATA) verbunden ist und ein Steueranschluss des vierten Transistors (N33) mit der Referenzspannung (VSS) verbunden ist.
Pufferschaltung nach Anspruch 23 oder 24, dadurch gekennzeichnet, dass das erste logische Gatter (65) einen fünften Transistor (P63) umfasst, der parallel zum ersten und zweiten Transistor (P61, P62) zwischen die Versorgungsspannung (VDD) und den ersten Ausgabeknoten (O7) eingeschleift ist, wobei der fünfte Transistor (P63) als PMOS-Transistor ausgeführt ist, dessen Steueranschluss mit einem zweiten Steuersignal (CNT2) verbunden ist.
Pufferschaltung nach Anspruch 23 oder 24, dadurch gekennzeichnet, dass das erste logische Gatter (45) einen fünften Transistor (P33), der in Reihe zwischen die Versorgungsspannung (VDD) und den ersten und zweiten Transistor (P31, P32) eingeschleift ist, und einen sechsten Transistor (N32) umfasst, der in Reihe zwischen die Referenzspannung (VSS) und den dritten und vierten Transistor (N31, N33) eingeschleift ist.
Pufferschaltung nach einem der Ansprüche 23 bis 26, dadurch gekennzeichnet, dass das zweite logische Gatter (47) zueinander parallel geschaltet einen ersten und einen zweiten Transistor (P35, P36) zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O4) und zueinander parallel geschaltet einen dritten und einen vierten Transistor (N34, 35) zwischen dem zweiten Ausgabeknoten (O4) und der Referenzspannung (VSS) umfasst.
Pufferschaltung nach Anspruch 27, dadurch gekennzeichnet, dass beim zweiten Logikgatter ein Steueranschluss des ersten Transistors (P35) mit dem Datensignal (DATA) verbunden ist, ein Steueranschluss des zweiten Transistors (P36) mit der Versorgungsspannung (VDD) verbunden ist, ein Steueranschluss des dritten Transistors (N34) mit dem Datensignal (DATA) verbunden ist und ein Steueranschluss des vierten Transistors (N35) mit dem invertierten Signal (CNTB) des Steuersignals (CNT) verbunden ist.
Pufferschaltung mit – einem Ausgabeanschluss (DQ), – einem Pull-up-Transistor (31), der zwischen dem Ausgabeanschluss und einer Versorgungsspannung (VDD) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-up-Steuersignal (PUC) auf die Versorgungsspannung (VDD) zieht, – einem Pull-down-Transistor (33), der zwischen dem Ausgabeanschluss und einer Referenzspannung (VSS) eingeschleift ist und den Ausgabeanschluss in Abhängigkeit von einem Pull-down-Steuersignal (PDC) auf die Referenzspannung (VSS) zieht, – einem ersten logischen Gatter (35), das ausgeführt ist, um das Pull-up-Steuersignal an einem ersten Ausgabeknoten (O1) als Reaktion auf ein Steuersignal (CNT) und ein Datensignal (DATA) zu erzeugen, und – einem zweiten logischen Gatter (47), das ausgeführt ist, um das Pull-down-Steuersignal an einem zweiten Ausgabeknoten (O4) als Reaktion auf ein invertiertes Signal (CNTB) des Steuersignals (CNT) und auf das Datensignal (DATA) zu erzeugen, dadurch gekennzeichnet, dass – das zweite logische Gatter (47) zueinander parallel geschaltet einen ersten und einen zweiten Transistor (P35, P36) zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O4) und zueinander parallel geschaltet einen dritten und einen vierten Transistor (N34, N35) zwischen dem ersten Ausgabeknoten (O4) und der Referenzspannung (VSS) umfasst.
Pufferschaltung nach einem der Ansprüche 23 bis 29, dadurch gekennzeichnet, dass der erste und zweite Transistor des ersten und/oder des zweiten logischen Gatters als PMOS-Transistor und der dritte und vierte Transistor des ersten und/oder des zweiten Iogischen Gatters als NMOS-Transistor ausgeführt sind.
Pufferschaltung nach Anspruch 30, dadurch gekennzeichnet, dass beim zweiten Logikgatter ein Steueranschluss des ersten Transistors (P35) mit dem Datensignal (DATA) verbunden ist, ein Steueranschluss des zweiten Transistors (P36) mit der Versorgungsspannung (VDD) verbunden ist, ein Steueranschluss des dritten Transistors (N34) mit dem Datensignal (DATA) verbunden ist und ein Steueranschluss des vierten Transistors (N35) mit dem invertierten Signal (CNTB) des Steuersignals (CNT) verbunden ist.
Pufferschaltung nach Anspruch 31, dadurch gekennzeichnet, dass das zweite logische Gatter (77) einen fünften Transistor (P68) umfasst, der parallel zum ersten und zweiten Transistor (P69, P70) zwischen der Versorgungsspannung (VDD) und dem zweiten Ausgabeknoten (O10) eingeschleift ist, wobei der fünfte Transistor (P68) als PMOS-Transistor ausgeführt ist, dessen Steueranschluss mit dem invertierten Signal (CNT2B) des zweiten Steuersignals (CNT2) verbunden ist.
Pufferschaltung nach einem der Ansprüche 29 bis 31, dadurch gekennzeichnet, dass das zweite logische Gatter (47) einen fünften Transistor (P34), der in Reihe zwischen die Versorgungsspannung (VDD) und dem ersten und zweiten Transistor (P35, P36) eingeschleift ist, und einen sechsten Transistor (N36) umfasst, der in Reihe zwischen die Referenzspannung (VSS) und den dritten und vierten Transistor (N34, N35) eingeschleift ist.
Pufferschaltung nach einem der Ansprüche 29 bis 33, dadurch gekennzeichnet, dass das erste logische Gatter (45) zueinander parallel geschaltet einen ersten und einen zweiten Transistor (P31, P32) zwischen der Versorgungsspannung (VDD) und dem ersten Ausgabeknoten (O3) und zueinander parallel geschaltet einen dritten und einen vierten Transistor (N31, N33) zwischen dem ersten Ausgabeknoten (O3) und der Referenzspannung (VSS) umfasst.
Pufferschaltung nach einem der Ansprüche 27 bis 34, dadurch gekennzeichnet, dass der erste und der zweite Transistor des ersten und/oder zweiten Logikgatters als PMOS-Transistoren ausgeführt sind und der dritte und vierte Transistor des ersten und/oder zweiten Logikgatters als NMOS-Transistoren ausgeführt sind.
Pufferschaltung nach Anspruch 35, dadurch gekennzeichnet, dass beim ersten Logikgatter ein Steueranschluss des ersten Transistors (P31) mit dem Datensignal (DATA) verbunden ist, ein Steueranschluss des zweiten Transistors (P32) mit dem Steuersignal (CNT) verbunden ist, ein Steueranschluss des dritten Transistors (N31) mit dem Datensignal (DATA) verbunden ist und ein Steueranschluss des vierten Transistors (N33) mit der Referenzspannung verbunden ist.
Pufferschaltung, insbesondere Ausgabepufferschaltung, mit – einem Pull-up-Transistor (31), der einen Ausgabeanschluss (DQ) in Abhängigkeit von einem Pull-up-Steuersignal (PUC) nach oben zieht, – einem Pull-down-Transistor (33), der den Ausgabeanschluss in Abhängigkeit von einem Pull-down-Steuersignal (PDC) nach unten zieht, – einem NAND-Gatter (35), das wenigstens ein Steuersignal (CNT) und ein Datensignal (DATA) empfängt und das Pull-up-Steuersignal erzeugt, und – einem NOR-Gatter (37), das ein invertiertes Signal (CNTB) des Steuersignals (CNT) und das Datensignal (DATA) empfängt und das Pull-down-Steuersignal erzeugt, dadurch gekennzeichnet, dass – die Anzahl von in Reihe geschalteten PMOS-Transistoren (P31, P33) im Pfad zwischen einer ersten Versorgungsspannung (VDD) und einem Ausgabeknoten (O1) des NAND-Gatters (35) gleich der Anzahl von in Reihe geschalteten PMOS-Transistoren (P34, P35) im Pfad zwischen der ersten Versorgungsspannung (VDD) und einem Ausgabeknoten (O2) des NOR-Gatters (37) ist und die Anzahl von NMOS-Transistoren (N31, N32) im Pfad zwischen einer zweiten Versorgungsspannung (VSS) und dem Ausgabeknoten (O1) des NAND-Gatters (35) gleich der Anzahl von NMOS-Transistoren (N34) im Pfad zwischen der zweiten Versorgungsspannung (VDD) und dem Ausgabeknoten (O2) des NOR-Gatters (37) ist.
Pufferschaltung nach Anspruch 37, dadurch gekennzeichnet, dass das NAND-Gatter (35) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P33), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt, – einen zweiten PMOS-Transistor (P31), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P33) verbunden ist, an dessen Gateanschluss das Datensignal (DATA) eingegeben wird und dessen Drainanschluss mit dem Ausgabeanschluss (O1) des NAND-Gatters (35) verbunden ist, – einen dritten PMOS-Transistor (P32), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P33) verbunden ist, an dessen Gateanschluss das Steuersignal (CNT) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O1) des NAND-Gatters (35) verbunden ist, – einen ersten NMOS-Transistor (N31), dessen Drainanschluss mit dem Ausgabeanschluss (O1) des NAND-Gatters (35) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, und – einen zweiten NMOS-Transistor (N32), dessen Drainanschluss mit einem Sourceanschluss des ersten NMOS-Transistors (N31) verbunden ist, an dessen Gateanschluss das Steuersignal (CNT) eingegeben wird und dessen Sourceanschluss mit der zweiten Versorgungsspannung (VSS) verbunden ist.
Pufferschaltung nach Anspruch 37 oder 38, dadurch gekennzeichnet, dass das NOR-Gatter (37) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P34), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss das invertierte Signal (CNTB) des Steuersignals (CNT) anliegt, – einen zweiten PMOS-Transistor (P35), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P34) verbunden ist, an dessen Gateanschluss das Datensignal (DATA) eingegeben wird und dessen Drainanschluss mit dem Ausgabeanschluss (O2) des NOR-Gatters (37) verbunden ist, – einen ersten NMOS-Transistor (N35), dessen Drainanschluss mit dem Ausgabeanschluss (O2) des NOR-Gatters (37) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNTB) des Steuersignals (CNT) eingegeben wird, – einen zweiten NMOS-Transistor (N34), dessen Drainanschluss mit dem Ausgabeanschluss (O2) des NOR-Gatters (37) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, und – einen dritten NMOS-Transistor (N36), dessen Drainanschluss mit den Sourceanschlüssen des ersten und zweiten NMOS-Transistors (N35, N34) verbunden ist, an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Sourceanschluss die zweite Versorgungsspannung (VSS) anliegt.
Pufferschaltung nach Anspruch 37 oder 39, dadurch gekennzeichnet, dass das NAND-Gatter (65) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P64), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt, – einen zweiten PMOS-Transistor (P65), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P64) verbunden ist und an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt, – einen dritten PMOS-Transistor (P61), dessen Sourceanschluss mit einem Drainanschluss des zweiten PMOS-Transistors (P65) verbunden ist, an dessen Gateanschluss das Datensignal (DATA) eingegeben wird und dessen Drainanschluss mit dem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist, – einen vierten PMOS-Transistor (P62), dessen Sourceanschluss mit dem Drainanschluss des zweiten PMOS-Transistors (P65) verbunden ist, an dessen Gateanschluss ein erstes Steuersignal (CNT1) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist, – einen fünften PMOS-Transistor (P63), dessen Sourceanschluss mit dem Drainanschluss des zweiten PMOS-Transistors (P65) verbunden ist, an dessen Gateanschluss ein zweites Steuersignal (CNT2) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist, – einen ersten NMOS-Transistor (N61), dessen Drainanschluss mit dem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, – einen zweiten NMOS-Transistor (N62), dessen Drainanschluss mit einem Sourceanschluss des ersten NMOS-Transistors (N61) verbunden ist, an dessen Gateanschluss das erste Steuersignal (CNT1) eingegeben wird, und – einen dritten NMOS-Transistor (N63), dessen Drainanschluss mit einem Sourceanschluss des zweiten NMOS-Transistors (N62) verbunden ist, an dessen Gateanschluss das zweite Steuersignal (CNT2) eingegeben wird und dessen Sourceanschluss mit der zweiten Versorgungsspannung (VSS) verbunden ist.
Pufferschaltung nach einem der Ansprüche 37, 38 und 40, dadurch gekennzeichnet, dass das NOR-Gatter (67) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P66), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, – einen zweiten PMOS-Transistor (P67), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P66) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNT1 B) des ersten Steuersignals (CNT1) anliegt, – einen dritten PMOS-Transistor (P68), dessen Sourceanschluss mit einem Drainanschluss des zweiten PMOS-Transistors (P67) verbunden ist, an dessen Gateanschluss das invertierte Signal (CNT2B) des zweiten Steuersignals (CNT2) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist, – einen ersten NMOS-Transistor (N66), dessen Drainanschluss mit dem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, – einen zweiten NMOS-Transistor (N67), dessen Drainanschluss mit dem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNT1B) des ersten Steuersignals (CNT1) eingegeben wird, – einen dritten NMOS-Transistor (N68), dessen Drainanschluss mit dem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNT2B) des zweiten Steuersignals (CNT2) eingegeben wird, – einen vierten NMOS-Transistor (N69), dessen Drainanschluss mit den Sourceanschlüssen des ersten bis dritten NMOS-Transistors (N66, N67, N68) verbunden ist und an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt, und – einen fünften NMOS-Transistor (N70), dessen Drainanschluss mit dem Sourceanschluss des vierten NMOS-Transistors (N69) verbunden ist, an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Sourceanschluss die zweite Versorgungsspannung (VSS) anliegt.
Pufferschaltung, insbesondere Ausgabepufferschaltung, mit – einem Pull-up-Transistor (31), der einen Ausgabeanschluss (DQ) in Abhängigkeit von einem Pull-up-Steuersignal (PUC) nach oben zieht, – einem Pull-down-Transistor (33), der den Ausgabeanschluss (DQ) in Abhängigkeit von einem Pull-down-Steuersignal (PDC) nach unten zieht, – einem NAND-Gatter (35), das ein Steuersignal (CNT) und ein Datensignal (DATA) empfängt und das Pull-up-Steuersignal (PUC) erzeugt, und – einem NOR-Gatter (37), das ein invertiertes Signal (CNTB) des Steuersignals (CNT) und das Datensignal (DATA) empfängt und das Pull-down-Steuersignal (PDC) erzeugt, dadurch gekennzeichnet, dass das NAND-Gatter (35) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P33), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt, – einen zweiten PMOS-Transistor (P31), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P33) verbunden ist, an dessen Gateanschluss das Datensignal (DATA) eingegeben wird und dessen Drainanschluss mit dem Ausgabeanschluss (O1) des NAND-Gatters (35) verbunden ist, – einen dritten PMOS-Transistor (P32), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P33) verbunden ist, an dessen Gateanschluss das Steuersignal (CNT) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O1) des NAND-Gatters (35) verbunden ist, – einen ersten NMOS-Transistor (N31), dessen Drainanschluss mit dem Ausgabeanschluss (O1) des NAND-Gatters (35) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, und – einen zweiten NMOS-Transistor (N32), dessen Drainanschluss mit einem Sourceanschluss des ersten NMOS-Transistors (N31) verbunden ist, an dessen Gateanschluss das Steuersignal (CNT) eingegeben wird und dessen Sourceanschluss mit der zweiten Versorgungsspannung (VSS) verbunden ist, und das NOR-Gatter (37) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P34), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss das invertierte Signal (CNTB) des Steuersignals (CNT) anliegt, – einen zweiten PMOS-Transistor (P35), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P34) verbunden ist, an dessen Gateanschluss das Datensignal (DATA) eingegeben wird und dessen Drainanschluss mit einem Ausgabeanschluss (O2) des NOR-Gatters (37) verbunden ist, – einen ersten NMOS-Transistor (N35), dessen Drainanschluss mit dem Ausgabeanschluss (O2) des NOR-Gatters (37) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNTB) des Steuersignals (CNT) eingegeben wird, – einen zweiten NMOS-Transistor (N34), dessen Drainanschluss mit dem Ausgabeanschluss (O2) des NOR-Gatters (37) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, und – einen dritten NMOS-Transistor (N36), dessen Drainanschluss mit den Sourceanschlüssen des ersten und zweiten NMOS-Transistors (N35, N34) verbunden ist, an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Sourceanschluss die zweite Versorgungsspannung (VSS) anliegt.
Pufferschaltung nach einem der Ansprüche 38, 39, 41 und 42, dadurch gekennzeichnet, dass das NAND-Gatter (45) einen dritten NMOS-Transistor (N33) umfasst, dessen Drainanschluss mit dem Ausgabeanschluss (O3) des NAND-Gatters (45) verbunden ist und an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt und dessen Sourceanschluss mit dem Sourceanschluss des ersten NMOS-Transistors (N31) verbunden ist.
Pufferschaltung nach einem der Ansprüche 39, 40, 42 und 43, dadurch gekennzeichnet, dass das NOR-Gatter (47) einen dritten PMOS-Transistor (P36) umfasst, dessen Sourceanschluss mit dem Drainanschluss des ersten PMOS-Transistors (P34) verbunden ist, an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O4) des NOR-Gatters (47) verbunden ist.
Pufferschaltung, insbesondere Ausgabepufferschaltung, mit – einem Pull-up-Transistor (31), der einen Ausgabeanschluss (DQ) in Abhängigkeit von einem Pull-up-Steuersignal (PUC) nach oben zieht, – einem Pull-down-Transistor (33), der den Ausgabeanschluss (DQ) in Abhängigkeit von einem Pull-down-Steuersignal (PDC) nach unten zieht, – einem NAND-Gatter (65), das ein erstes Steuersignal (CNT1), ein zweites Steuersignal (CNT2) und ein Datensignal (DATA) empfängt und das Pull-up-Steuersignal (PUC) erzeugt, und – einem NOR-Gatter (67), das ein invertiertes Signal (CNT1 B) des ersten Steuersignals (CNT1), ein invertiertes Signal (CNT2B) des zweiten Steuersignals (CNT2) und das Datensignal (DATA) empfängt und das Pull-down-Steuersignal (PDC) erzeugt, dadurch gekennzeichnet, dass das NAND-Gatter (65) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P64), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt, – einen zweiten PMOS-Transistor (P65), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P64) verbunden ist und an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt, – einen dritten PMOS-Transistor (P61), dessen Sourceanschluss mit einem Drainanschluss des zweiten PMOS-Transistors (P65) verbunden ist, an dessen Gateanschluss das Datensignal (DATA) eingegeben wird und dessen Drainanschluss mit einem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist, – einen vierten PMOS-Transistor (P62), dessen Sourceanschluss mit dem Drainanschluss des zweiten PMOS-Transistors (P65) verbunden ist, an dessen Gateanschluss ein erstes Steuersignal (CNT1) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist, – einen fünften PMOS-Transistor (P63), dessen Sourceanschluss mit dem Drainanschluss des zweiten PMOS-Transistors (P65) verbunden ist, an dessen Gateanschluss ein zweites Steuersignal (CNT2) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist, – einen ersten NMOS-Transistor (N61), dessen Drainanschluss mit dem Ausgabeanschluss (O7) des NAND-Gatters (65) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, – einen zweiten NMOS-Transistor (N62), dessen Drainanschluss mit einem Sourceanschluss des ersten NMOS-Transistors (N61) verbunden ist und an dessen Gateanschluss das erste Steuersignal (CNT1) eingegeben wird, und – einen dritten NMOS-Transistor (N63), dessen Drainanschluss mit einem Sourceanschluss des zweiten NMOS-Transistors (N62) verbunden ist, an dessen Gateanschluss das zweite Steuersignal (CNT2) eingegeben wird und dessen Sourceanschluss mit der zweiten Versorgungsspannung (VSS) verbunden ist, und das NOR-Gatter (67) folgende Elemente umfasst: – einen ersten PMOS-Transistor (P66), an dessen Sourceanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, – einen zweiten PMOS-Transistor (P67), dessen Sourceanschluss mit einem Drainanschluss des ersten PMOS-Transistors (P66) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNT1 B) des ersten Steuersignals (CNT1) anliegt, – einen dritten PMOS-Transistor (P68), dessen Sourceanschluss mit einem Drainanschluss des zweiten PMOS-Transistors (P67) verbunden ist, an dessen Gateanschluss das invertierte Signal (CNT2B) des zweiten Steuersignals (CNT2) anliegt und dessen Drainanschluss mit einem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist, – einen ersten NMOS-Transistor (N66), dessen Drainanschluss mit dem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist und an dessen Gateanschluss das Datensignal (DATA) eingegeben wird, – einen zweiten NMOS-Transistor (N67), dessen Drainanschluss mit dem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNT1 B) des ersten Steuersignals (CNT1) eingegeben wird, – einen dritten NMOS-Transistor (N68), dessen Drainanschluss mit dem Ausgabeanschluss (O8) des NOR-Gatters (67) verbunden ist und an dessen Gateanschluss das invertierte Signal (CNT2B) des zweiten Steuersignals (CNT2) eingegeben wird, – einen vierten NMOS-Transistor (N69), dessen Drainanschluss mit den Sourceanschlüssen des ersten bis dritten NMOS-Transistors (N66, N67, N68) verbunden ist und an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt, und – einen fünften NMOS-Transistor (N70), dessen Drainanschluss mit dem Sourceanschluss des vierten NMOS-Transistors (N69) verbunden ist, an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt und an dessen Sourceanschluss die zweite Versorgungsspannung (VSS) anliegt.
Pufferschaltung nach einem der Ansprüche 40, 41 und 43 bis 45, dadurch gekennzeichnet, dass das NAND-Gatter (75) einen vierten NMOS-Transistor (N64), dessen Drainanschluss mit dem Ausgabeanschluss (O9) des NAND-Gatters (75) verbunden ist, an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt und dessen Sourceanschluss mit dem Sourceanschluss des ersten NMOS-Transistors (N61) verbunden ist, und einen fünften NMOS- Transistor (N65) umfasst, dessen Drainanschluss mit dem Ausgabeanschluss (O9) des NAND-Gatters (75) verbunden ist, an dessen Gateanschluss die zweite Versorgungsspannung (VSS) anliegt und dessen Sourceanschluss mit dem Sourceanschluss des ersten NMOS-Transistors (N61) verbunden ist.
Pufferschaltung nach einem der Ansprüche 41 und 44 bis 46, dadurch gekennzeichnet, dass das NOR-Gatter (77) einen vierten PMOS-Transistor (P69), dessen Sourceanschluss mit dem Drainanschluss des zweiten PMOS-Transistors (P67) verbunden ist, an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O10) des NOR-Gatters (77) verbunden ist, und einen fünften PMOS-Transistor (P70) umfasst, dessen Sourceanschluss mit dem Drainanschluss des zweiten PMOS-Transistors (P67) verbunden ist, an dessen Gateanschluss die erste Versorgungsspannung (VDD) anliegt und dessen Drainanschluss mit dem Ausgabeanschluss (O10) des NOR-Gatters (77) verbunden ist.