DE60107219T2 - Zwischenverstärker mit gemischten spannungshüben für hoch-resistive oder hoch-kapazitive signalleitungen in einem speicher und verfahren dafür - Google Patents

Zwischenverstärker mit gemischten spannungshüben für hoch-resistive oder hoch-kapazitive signalleitungen in einem speicher und verfahren dafür Download PDF

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Description

  • Verwandte Anmeldungen
  • Die vorliegende Anmeldung hängt mit den folgenden, gleichzeitig mit der vorliegenden Anmeldung registrierten Anmeldungen zusammen, auf die hiermit ausdrücklich Bezug genommen wird:
  • Anmeldung mit dem Titel „REDUCED VOLTAGE INPUT/REDUCED VOLTAGE OUTPUT REPEATERS FOR HIGH RESISTANCE OR HIGH CAPACITANCE SIGNAL LINES AND METHODS THEREFOR" registriert von den Erfindern Gerhard Müller und David R. Hanson am selben Datum.
  • Anmeldung mit dem Titel „FULL SWING VOLTAGE INPUT/FULL SWING VOLTAGE OUTPUT BI-DIRECTIONAL REPEATERS FOR HIGH RESISTANCE OR HIGH CAPACITANCE BI-DIRECTIONAL SIGNAL LINES AND METHODS THEREFOR" registriert von den Erfindern Gerhard Müller und David R. Hanson am selben Datum.
  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft Zwischenverstärkerschaltungen für Signalleitungen mit hohem Widerstand und/oder hoher Kapazität auf einer integrierten Speicherschaltung. Insbesondere betrifft die vorliegende Erfindung Spannungsverstärker mit gemischtem Hub, die bei Verwendung auf einer Signalleitung mit hohem Widerstand und/oder hoher Kapazität die Signalausbeutungsverzögerung, Verlustleistung, Chipfläche, das elektrische Rauschen und/oder Elektromigration verringern.
  • Bei bestimmten integrierten Schaltungen gibt es Signalleitungen, die große Distanzen überspannen und/oder an viele Schaltungen angekoppelt sind. Bei modernen dynamischen Direktzugriffsspeicherschaltungen können zum Beispiel bestimmte unidirektionale Signalleitungen, wie zum Beispiel Adreßleitungen, an viele Schaltungen angekoppelt sein und können deshalb eine hohe zugeordnete kapazitive Last und/oder einen hohen zugeordneten Widerstand aufweisen. Ähnlich können auch bestimmte bidirektionale Leitungen, wie zum Beispiel Lese-Schreib-Datenleitungen (RWD-Leitungen) an viele Schaltungen angekoppelt sein und können deshalb ebenfalls eine hohe zugeordnete kapazitive Last und/oder einen hohen zugeordneten Widerstand aufweisen. Das Problem hoher kapazitiver Last und/oder eines hohen Widerstands gilt auch für viele Signalleitungen in modernen Mikroprozessoren, digitalen Signalprozessoren oder dergleichen. Beispielsweise sieht man dasselbe Problem bei belasteten Lesedatenleitungen und Schreibdatenleitungen von Speicherschaltungen, Taktleitungen einer integrierten Schaltung, Befehlsleitungen und/oder jedem beliebigen belasteten signalführenden Leiter einer integrierten Schaltung. Die Ausbreitungsverzögerungszeiten für diese Signalleitungen können, wenn sie nicht behoben werden, für die optimale Schaltungsleistung zu hoch sein.
  • Um die Besprechung zu erleichtern zeigt 1 eine beispielhafte Signalleitung 100, die einen Signalleiter darstellt, der in einer typischen integrierten Schaltung angetroffen werden kann. Die Signalleitung 100 enthält Widerstände 102 und 104, die den der Signalleitung 100 zugeordneten verteilten Widerstand darstellen. Die Widerstände 102 und 104 weisen Werte auf, die u.a. mit der Länge der Signalleitung 100 variieren. Außerdem sind Kondensatoren 106 und 108 gezeigt, die die verteilten Kapazitätslasten darstellen, die dem Verdrahtungs- oder Signalbus und den Schaltungen, die an die Signalleitung 100 angekoppelt sind, zugeordnet sind.
  • Der Widerstand und die Kapazität, die der Signalleitung 100 zugeordnet sind, tragen signifikant zu einer Signalausbreitungsverzögerung zwischen einem Eingang 110 und einem Ausgang 112 bei. Wie in einer Literaturstelle mit dem Titel "Principles of CMOS VLSI design: A Systems Perspective" von Neil Weste und Kamran Eshraghian, 2. Auflage (1992) besprochen wird, kann die Ausbreitungsverzögerung einer typischen Signalleitung annähernd durch die folgende Gleichung dargestellt werden: tdelay = 0,7(RC)(n)(n+1)/2 Gl. 1wobei n gleich der Abschnittsnummer, R gleich dem Widerstandswert und C gleich dem Kapazitätswert ist. Für die Signalleitung von 1 beträgt die Ausbreitungsverzögerung deshalb ungefähr 2,1 RC (für n=2).
  • Wenn der Widerstandswert (R) und/oder der Kapazitätswert (C) hoch ist, kann die Ausbreitungsverzögerung mit der Signalleitung 100 signifikant hoch sein und kann sich übermäßig auf die Leistung der integrierten Schaltung auswirken, auf der die Signalleitung 100 implementiert ist. Aus diesem Grund werden in solchen Signalleitungen häufig Zwischenverstärker verwendet, um die Ausbreitungsverzögerung zu verringern.
  • 2 zeigt eine Signalleitung 200, die eine Signalleitung darstellt, auf der sich ein Zwischenverstärker befindet, um ihre Ausbreitungsverzögerung zu verringern. Die Signalleitung 200 ist im wesentlichen die Signalleitung 100 von 1 mit dem zusätzlichen Zwischenverstärker 202, der zwischen einem Eingang 210 und einem Ausgang 212 angeordnet ist. Bei dem Beispiel von 2 wird der Zwischenverstärker 202 wie gezeigt durch zwei kaskadierte CMOS-Invertergatter 204 und 206 implementiert. Zur leichteren Besprechung ist der Zwischenverstärker 202 so angeordnet, daß er den verteilten Widerstand und die verteilte Kapazität der Signalleitung 200 im wesentlichen halbiert.
  • In diesem Fall führt die Anwendung von Gl. 1 zu einer Ausbreitungsverzögerung von 0,7(RC) + tDPS + tDPS + 0,7 (RC) oder 1,4 (RC) + 2tDPS, wobei tDPS die Zeitverzögerung pro Inverterstufe darstellt. Da tDPS sehr klein gemacht werden kann (z.B. typischerweise 250ps oder weniger in den meisten Fällen), verringert die Verwendung des Zwischenverstärkers 202 die Ausbreitungsverzögerung der Signalleitung wesentlich, insbesondere, wenn die dem Wert von R und/oder C zugeordnete Verzögerung im Vergleich zu dem Wert von tDPS relativ groß ist.
  • Obwohl sich die Verwendung des CMOS-Zwischenverstärkers 202 bei der Verringerung der Ausbreitungsverzögerung für bestimmte Signalleitungen als nützlich erweist, liefert ein solcher Zwischenverstärkeransatz auf CMOS-Inverter-Basis keine ausreichende Leistung bei Anwendungen mit verringertem Spannungseingangssignal bzw. verringertem Spannungsausgangssignal. Ein verringertes Spannungseingangssignal bedeutet Eingangsspannungen, die kleiner als das volle Vint oder VDD, die interne Spannung, mit der der Chip arbeitet, sind. Wenn zum Beispiel VDD gleich 2V ist, kann das verringerte Spannungssignal von 0–1V oder –0,5V bis +0,5V ausgelenkt werden. In bestimmten Fällen kann die verringerte Spannung niedrig genug sein (z.B. 1V), um sich der Schwellenspannung der Transistoren (typischerweise bei etwa 0,7V) zu nähern. Ähnlich bedeutet verringertes Spannungsausgangssignal Ausgangsspannungen, die niedriger als das volle VDD, die interne Spannung, mit der der Chip arbeitet, sind.
  • Um die Probleme zu verstehen, auf die man stößt, wenn verringerte Spannungssignale in dem Zwischenverstärker auf Inverterbasis verwendet werden, der mit Vint oder VDD betrieben wird, betrachte man die Situation, in der das Eingangssignal des Inverters logisch high ist, aber durch ein verringertes Spannungssignal (z.B. um 1V) dargestellt wird. In diesem Fall leitet der n-FET der CMOS-Inverterstufe nicht nur wie erwartet, sondern der p-FET, der damit in Reihe geschaltet ist, kann ebenfalls etwas eingeschaltet sein, so daß Leckstrom durch den p-FET fließt. Das Vorhandensein des Leckstroms verschlechtert das Signal an dem Ausgang der Zwischenverstärkerschaltung signifikant (und/oder erhöht den Stromverbrauch sehr).
  • Obwohl Zwischenverstärker auf CMOS-Inverterbasis bei Anwendungen mit verringerter Spannung keine zufriedenstellende Lösung ergeben, suchen Chipentwickler weiter nach Möglichkeiten zur Implementierung von Zwischenverstärkern in integrierten Schaltungen mit verringerter Spannung. Verringerte Spannungssignale sind für Entwickler attraktiv, da verringerte Spannungssignale tendentiell den Stromverbrauch der integrierten Schaltung drastisch verringern. Außerdem führt die Verwendung verringerter Spannungssignale zu einer verminderten Elektromigration in den Leitern (z.B. Aluminiumleitern) der integrierten Schaltung. Mit verringerter Elektromigration wird die Wahrscheinlichkeit der Entwicklung von Lücken oder Kurzschlüssen in den Leitern gleichzeitig verringert. Außerdem führt die Verringerung des Stromverbrauchs ferner zu verringertem elektrischem Rauschen, da zu einem beliebigen gegebenen Zeitpunkt weniger Ladung auf die Masse- und Stromversorgungsbusse der integrierten Schaltung abgelegt wird.
  • Wie in der obenerwähnten gleichzeitig anhängigen US-Anmeldung mit dem Titel „Reduced Voltage Input/Reduced Voltage Output Repeaters for High Resistance or High Capacitance Lines and Methods Therefor" beschrieben wird, können Zwischenverstärker mit reduziertem Spannungseingangssignal bzw. reduziertem Spannungsausgangssignal sowohl in unidirektionalen als auch in bidirektionalen Signalleitungen verwendet werden. Zusätzlich wäre es jedoch wünschenswert, Zwischenverstärker bereitzustellen, die zu einer Verbindung zwischen einem ersten Knoten mit reduzierten Spannungen und einem zweiten Knoten mit Spannungen mit vollem Hub geschaltet werden können (d.h. Zwischenverstärker mit gemischtem Hub, die als Zwischenverstärker mit reduziertem Spannungseingangssignal bzw. vollem Spannungsausgangssignal und/oder mit vollem Spannungseingangssignal bzw. reduziertem Spannungsausgangssignal arbeiten können).
  • Zum Beispiel wäre es im unidirektionalen Fall, wenn ein erster Knoten mit reduzierten Spannungen arbeitet und ein zweiter Knoten mit Spannungen mit vollem Hub arbeitet, wünschenswert, einen Zwischenverstärker für Spannungen mit gemischtem Hub zu implementieren, der Signale von dem ersten Knoten zu dem zweiten Knoten ausbreiten kann.
  • Ferner wäre es bei bestimmten Anwendungen mit bidirektionalen Leitungen auch wünschenswert, einen bidirektionalen Zwischenverstärker für Spannungen mit gemischtem Hub zu verwenden, der zwischen zwei Knoten mit verschiedenen Spannungsbereichswerten in beiden Richtungen arbeiten kann (d.h. bei dem obigen Beispiel in einer Richtung an dem ersten Knoten als Eingangssignal reduzierte Spannungen annimmt und an dem zweiten Knoten die entsprechenden vollen Spannungen ausgibt und in der entgegengesetzten Richtung an dem zweiten Knoten als Eingangssignal Spannung mit vollem Hub annimmt und an dem ersten Knoten die entsprechende reduzierte Spannung ausgibt).
  • In JP 9 130 226 entsprechend der spät veröffentlichten US 6 087 879 , wird eine integrierte Halbleiterschaltungseinrichtung beschrieben, die einen Datentransfer mit kleiner Amplitude durchführt. In der integrierten Halbleiterschaltung ist ein Eingangspuffer vorgesehen, der eine Latch-Schaltung aufweist, die ein Eingangssignal empfängt, das synchron mit einem Taktsignal eingegeben wird und mit einer niedrigen Amplitude relativ zu einer Amplitude zwischen einer ersten und einer zweiten Versorgungsspannung der integrierten Halbleiterschaltungseinrichtung ausgestattet ist, und die dieses empfangene Signal mit seiner Amplitude, die entsprechend klein gehalten wird, hält.
  • US 5 760 620 betrifft einen Takttreiber mit begrenztem Spannungshub zum Ansteuern hochfrequenter Takte mit verringerter Leistung. Die Eingangsspannung ist ein voll ausgelenktes Signal mit einem Hub von der Stromversorgung bis Masse, aber das Ausgangssignal weist einen reduzierten Hub auf. Der begrenzte Ausgangshub verringert die dynamische Leistung, die kritischer als statische Leistung ist, in der Abwärtsstromlogik, die den Takt empfängt, für schnellere Takte.
  • EP 0 942 535 A1 betrifft verschiedene Ausführungsformen von Tristate-Puffern mit Eingangsstufen zum Empfangen eines Eingangssignals mit verringerter Spannung und wobei Ausgangsstufen so konfiguriert sind, daß sie Signale ausgeben, deren Spannungspegel ebenfalls reduziert ist. Die Pufferschaltung der jeweiligen Tristate-Puffer umfaßt eine Eingangsstufe, eine an die Eingangsstufe angekoppelte Pegelumsetzerstufe und eine an die Pegelumsetzerstufe angekoppelte Ausgangsstufe. Der Spannungsbereich des Ausgangssignals ist geringer als der Spannungsbereich der Menge von Pegelumsetzerstufensteuersignalen.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Die Erfindung betrifft in einer Ausführungsform ein Verfahren in einer integrierten Speicherschaltung zur Implementierung einer Spannungszwischenverstärkerschaltung für gemischten Hub auf einer Signalleitung, auf der sich reduzierte Spannungssignale befinden. Die reduzierten Spannungssignale weisen einen Spannungspegel auf, der unter einem Vollhub-Spannungspegel liegt. Der Vollhub-Spannungspegel repräsentiert einen internen Spannungspegel, auf dem die integrierte Schaltung betrieben wird. Die Spannungszwischenverstärkerschaltung für gemischten Hub ist dafür konfiguriert, an die Signalleitung angekoppelt zu werden, und weist einen Eingangsknoten auf, der an einen ersten Teil der Signalleitung angekoppelt ist, um ein erstes reduziertes Spannungssignal zu empfangen, und einen an einen zweiten Teil der Signalleitung angekoppelten Ausgangsknoten zum Ausgeben eines Vollhub-Spannungssignals.
  • Das Verfahren umfaßt den Schritt des Koppelns des Eingangsknotens an den ersten Teil der Signalleitung, wobei der Eingangsknoten an eine Eingangsstufe der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt ist, wobei die Eingangsstufe dafür konfiguriert ist, das erste reduzierte Spannungssignal auf der Signalleitung zu empfangen. Die Eingangsstufe ist außerdem an eine Pegelumsetzerstufe angekoppelt, die so angeordnet ist, daß sie als Reaktion auf das erste reduzierte Spannungssignal mindestens ein Pegelumsetzerstufensteuersignal ausgibt, wobei ein Spannungspegel des mindestens einen Pegelumsetzerstufensteuersignals höher als ein dem ersten reduzierten Spannungssignal zugeordneter Spannungspegel ist. Das Verfahren umfaßt außerdem den Schritt des Koppelns des Ausgangsknotens an den zweiten Teil der Signalleitung. Der Ausgangsknoten ist auch an eine Ausgangsstufe der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt. Die Ausgangsstufe ist so konfiguriert, daß sie als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten ausgibt.
  • In einer anderen Ausführungsform betrifft die Erfindung eine integrierte Speicherschaltung mit einer in einer integrierten Speicherschaltung implementierten Spannungszwischenverstärkerschaltung für gemischten Hub. Die Spannungszwischenverstärkerschaltung für gemischten Hub ist dafür konfiguriert, an eine Signalleitung angekoppelt zu werden, und weist einen Eingangsknoten auf, der an einen ersten Teil der Signalleitung angekoppelt ist, um ein erstes reduziertes Spannungssignal zu empfangen, und einen Ausgangsknoten, der an einen zweiten Teil der Signalleitung angekoppelt ist, um ein Vollhub-Spannungssignal auszugeben. Das erste reduzierte Spannungssignal weist einen Spannungspegel auf, der unter einem Vollhub-Spannungspegel liegt. Der Vollhub-Spannungspegel repräsentiert einen internen Spannungspegel, auf dem die integrierte Schaltung betrieben wird. Die Spannungszwischenverstärkerschaltung für gemischten Hub enthält eine Eingangsstufe mit dem Eingangsknoten, wobei der Eingangsknoten an den ersten Teil der Signalleitung angekoppelt ist, wobei die Eingangsstufe so konfiguriert ist, daß sie das erste reduzierte Spannungssignal auf der Signalleitung empfängt. Die Spannungszwischenverstärkerschaltung für gemischten Hub enthält außerdem eine an die Eingangsstufe angekoppelte Pegelumsetzerstufe. Die Pegelumsetzerstufe ist dabei so angeordnet, daß sie als Reaktion auf das erste reduzierte Spannungssignal mindestens ein Pegelumsetzerstufensteuersignal ausgibt, wobei ein Spannungspegel des mindestens einen Pegelumsetzerstufensteuersignals höher als ein dem ersten reduzierten Spannungssignal zugeordneter Spannungspegel ist. Die Spannungszwischenverstärkerschaltung für gemischten Hub enthält zusätzlich eine Ausgangsstufe mit dem Ausgangsknoten, wobei der Ausgangsknoten an den zweiten Teil der Signalleitung angekoppelt ist. Die Ausgangsstufe ist so konfiguriert, daß sie als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten ausgibt.
  • In einer weiteren Ausführungsform betrifft die Erfindung ein Verfahren in einer integrierten Speicherschaltung zur Implementierung einer Spannungszwischenverstärkerschaltung für gemischten Hub auf einer Signalleitung, auf der sich Vollhub-Spannungssignale befinden. Die Vollhub-Spannungssignale weisen einen Vollhub-Spannungspegel auf, der einen internen Spannungspegel repräsentiert, auf dem die integrierte Schaltung betrieben wird, und zur Ausgabe reduzierter Spannungssignale. Die reduzierten Spannungssignale weisen einen Spannungspegel auf, der unter dem Vollhub-Spannungspegel liegt. Die Spannungszwischenverstärkerschaltung für gemischten Hub ist dafür konfiguriert, an die Signalleitung angekoppelt zu werden, und besitzt einen Eingangsknoten, der an einen ersten Teil der Signalleitung angekoppelt ist, um ein erstes Vollhub-Spannungssignal zu empfangen, und einen Ausgangsknoten, der an einen zweiten Teil der Signalleitung angekoppelt ist, um ein erstes reduziertes Spannungssignal-Spannungssignal auszugeben.
  • Das Verfahren umfaßt den Schritt des Ankoppelns des Eingangsknotens an den ersten Teil der Signalleitung. Der Eingangsknoten ist an eine erste Stufe der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt. Die erste Stufe ist dafür konfiguriert, das erste Vollhub-Spannungssignal zu empfangen. Das Verfahren umfaßt außerdem den Schritt des Ankoppelns des Ausgangsknotens an den zweiten Teil der Signalleitung. Der Ausgangsknoten ist auch an eine zweite Stufe der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt. Die zweite Stufe ist dafür konfiguriert, als Reaktion auf das erste Vollhub-Spannungssignal das erste reduzierte Spannungssignal auf dem Ausgangsknoten auszugeben, wobei die zweite Stufe mindestens eine Pegelumsetzerstufe und eine Ausgangsstufe enthält.
  • In einer weiteren Ausführungsform betrifft die Erfindung eine integrierte Speicherschaltung mit einer in einer integrierten Speicherschaltung implementierten Spannungszwischenverstärkerschaltung für gemischten Hub. Die Spannungszwischenverstärkerschaltung für gemischten Hub ist dafür konfiguriert, zwischen einen ersten Teil einer Signalleitung, der auf einem reduzierten Spannungspegel betrieben wird, und einem zweiten Teil der Signalleitung, der auf einem Vollhub-Spannungspegel betrieben wird, gekoppelt zu werden. Der Vollhub-Spannungspegel repräsentiert einen internen Spannungspegel, auf dem die integrierte Schaltung betrieben wird. Die Spannungszwischenverstärkerschaltung für gemischten Hub ist dafür konfiguriert, ein erstes reduziertes Spannungssignal zu empfangen und gibt als Reaktion auf einen ersten Zustand eines Zwischenverstärkerfreigabesignals ein erstes Vollhub-Spannungssignal aus. Die Spannungszwischenverstärkerschaltung für gemischten Hub ist dafür konfiguriert, das erste Vollhub-Spannungssignal zu empfangen, und gibt als Reaktion auf einen zweiten Zustand des Zwischenverstärkerfreigabesignals das erste reduzierte Spannungssignal aus.
  • Die Spannungszwischenverstärkerschaltung für gemischten Hub enthält eine erste unidirektionale Zwischenverstärkerschaltung, die zwischen den ersten Teil der Signalleitung und den zweiten Teil der Signalleitung gekoppelt ist. Die erste unidirektionale Zwischenverstärkerschaltung enthält eine Eingangsstufe der ersten unidirektionalen Zwischenverstärker-schaltung mit dem ersten Eingangsknoten, wobei der erste Eingangsknoten an den ersten Teil der Signalleitung angekoppelt ist, und die Eingangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung ist dafür konfiguriert, als Reaktion auf den ersten Zustand des Zwischenverstärkerfreigabesignals das erste reduzierte Spannungssignal auf dem ersten Teil der Signalleitung zu empfangen.
  • Die erste unidirektionale Zwischenverstärkerschaltung enthält außerdem eine Pegelumsetzerstufe der ersten unidirektionalen Zwischenverstärkerschaltung, die an die Eingangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung angekoppelt ist. Die Pegelumsetzerstufe der ersten unidirektionalen Zwischenverstärkerschaltung ist so angeordnet, daß sie als Reaktion auf das erste reduzierte Spannungssignal mindestens ein Pegelumsetzerstufensteuersignal ausgibt, wenn sich das Zwischenverstärkerfreigabesignal in dem ersten Zustand befindet. Ein Spannungspegel des mindestens einen Pegelumsetzerstufensteuersignals ist höher als ein Spannungspegel, der dem ersten reduzierten Spannungssignal zugeordnet ist. Die erste unidirektionale Zwischenverstärkerschaltung enthält außerdem eine Ausgangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung mit einem ersten Ausgangsknoten, der an den zweiten Teil der Signalleitung angekoppelt ist. Die Ausgangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung ist dafür konfiguriert, als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten auszugeben, wenn sich das Zwischenverstärkerfreigabesignal in dem ersten Zustand befindet.
  • Die Spannungszwischenverstärkerschaltung für gemischten Hub enthält eine zweite unidirektionale Zwischenverstärkerschaltung, die zwischen den ersten Teil der Signalleitung und den zweiten Teil der Signalleitung gekoppelt ist. Die zweite unidirektionale Zwischenverstärkerschaltung enthält eine erste Stufe mit einem zweiten Eingangsknoten, der an den zweiten Teil der Signalleitung angekoppelt ist, um das erste Vollhub-Spannungssignal auf dem zweiten Teil der Signalleitung zu empfangen, wenn das Zwischenverstärkerfreigabesignal einen zweiten Zustand aufweist. Die zweite unidirektionale Zwischenverstärkerschaltung enthält außerdem eine an die erste Stufe angekoppelte zweite Stufe. Die zweite Stufe besitzt einen zweiten Ausgangsknoten, der an den ersten Teil der Signalleitung angekoppelt ist. Die zweite Stufe ist dafür konfiguriert, als Reaktion auf die erste Vollhub-Spannung das erste reduzierte Spannungssignal auf dem Ausgangsknoten auszugeben, wenn das Zwischenverstärkerfreigabesignal einen zweiten Zustand aufweist, wobei die zweite Stufe eine Pegelumsetzerstufe und/oder eine Ausgangsstufe enthält.
  • Diese und andere Merkmale der vorliegenden Erfindung werden nachfolgend ausführlicher in der ausführlichen Beschreibung der Erfindung und in Verbindung mit den folgenden Figuren beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird durch die folgende ausführliche Beschreibung in Verbindung mit den beigefügten Zeichnungen, in denen gleiche Bezugszahlen gleiche Strukturelemente kennzeichnen, ohne weiteres verständlich. Es zeigen:
  • 1 eine beispielhafte Signalleitung, die einen Signalleiter darstellt, der in einer typischen integrierten Schaltung angetroffen werden kann.
  • 2 die Signalleitung von 1, auf der sich ein Zwischenverstärker zur Verringerung ihrer Ausbreitungsverzögerung befindet.
  • 3 gemäß einer Ausführungsform der vorliegenden Erfindung eine vereinfachte bidirektionale Tristate-Spannungspufferschaltung für gemischten Hub, die als bidirektionale Spannungszwischenverstärkerschaltung für gemischten Hub arbeiten kann.
  • 4 ausführlicher und gemäß einer Ausführungsform der vorliegenden Erfindung eine bidirektionale Tristate-Spannungspufferschaltung für gemischten Hub, die als eine bidirektionale Spannungszwischenverstärkerschaltung für gemischten Hub arbeiten kann.
  • 5–7 gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung verschiedene alternative Konfigurationen einer bidirektionalen Tristate-Spannungspufferschaltung für gemischten Hub, die als eine bidirektionale Spannungszwischenverstärkerschaltung für gemischten Hub arbeiten kann.
  • 8 zur Erleichterung der Besprechung eine Diagrammdarstellung einer beispielhaften DRAM-Architektur einschließlich einer RWD-Leitung.
  • 9 eine Diagrammdarstellung der DRAM-Architektur von 8, einschließlich eines bidirektionalen Zwischenverstärkers, der gemäß einer Ausführungsform der vorliegenden Erfindung auf der RWD-Leitung implementiert ist.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung wird nun ausführlich in bezug auf einige wenige bevorzugte Ausführungsformen davon, die in den beigefügten Zeichnungen dargestellt sind, beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein umfassendes Verständnis der vorliegenden Erfindung zu ermöglichen. Für Fachleute ist jedoch erkennbar, daß die vorliegende Erfindung ohne bestimmte oder alle dieser spezifischen Einzelheiten ausgeübt werden kann. In anderen Fällen wurden wohlbekannte Strukturen und/oder Prozeßschritte nicht im Detail beschrieben, um die vorliegende Erfindung nicht unnötig zu verkomplizieren.
  • Die Erfindung betrifft in einer Ausführungsform Techniken zur Implementierung von Spannungszwischenverstärkern für gemischten Hub in integrierten Schaltungen. Gemäß einem Aspekt der vorliegenden Erfindung werden verschiedene Tristate-Spannungspufferkonfigurationen für gemischten Hub als geeignete Kandidaten für bidirektionale Zwischenverstärkeranwendungen offengelegt. Bei der bevorzugten Ausführungsform werden bidirektionale Spannungszwischenverstärker für gemischten Hub auf Bidirektional-Leitung(en) mit hohem Widerstand und/oder hoher Kapazität einer integrierten Schaltung verwendet, um die Signalausbreitungsverzögerung, Verlustleistung, Chipfläche, das elektrische Rauschen und/oder Elektromigration der integrierten Schaltung zu verringern. Andererseits können verschiedene Komponenten der offengelegten bidirektionalen Zwischenverstärker ohne weiteres in unidirektionalen Anwendungen verwendet werden.
  • Ähnlich wie im Fall bidirektionaler Zwischenverstärker können unidirektionale Spannungszwischenverstärker für gemischten Hub auch auf Unidirektional-Leitung(en) mit hohem Widerstand und/oder hoher Kapazität einer integrierten Schaltung verwendet werden, um Signalausbeutungsverzögerung, Verlustleistung, Chipfläche, elektrisches Rauschen und/oder Elektromigration zu verringern.
  • Die Merkmale und Vorteile der vorliegenden Erfindung werden durch Bezugnahme auf die folgenden Figuren besser verständlich. 3 zeigt gemäß einer Ausführungsform der vorliegenden Erfindung eine vereinfachte bidirektionale Zwischenverstärkerschaltung 300 mit zwei Tristate-Puffern 300A (oberer Teil) und 300B (unterer Teil). Wie in 3 gezeigt, ist der Ausgang des Tristate-Puffers 300A an den Eingang des Tristate-Puffers 300B angekoppelt, wodurch PORT A gebildet wird. Ähnlich ist der Ausgang des Tristate-Puffers 300B an den Eingang des Tristate-Puffers 300A angekoppelt, wodurch PORT B gebildet wird. Die Tristate-Puffer 300A und 300B können durch Steuersignale EN_A und EN_B gesteuert werden, die komplementäre Signale oder beide gleich einem Logikpegel '0' (Masse) sein können. Abhängig von den Zuständen der Steuersignale kann PORT A entweder als ein Eingangsport oder als ein Ausgangsport arbeiten (wobei PORT B als jeweiliger Ausgangsport oder Eingangsport arbeitet). Diese Steuersignale, die an die Stufe der beiden Tristate-Puffer 300A und 300B angekoppelt werden können, ermöglichen gemäß den Techniken der vorliegenden Erfindung eine Implementierung der bidirektionalen Zwischenverstärkerschaltung 300 in verschiedenen bidirektionalen Anwendungen, wie z.B. RWD-Signalleitungen von DRAM-Ics.
  • Jede vereinfachte Tristate-Pufferschaltung (300A und 300B) enthält eine Eingangsstufe 302, eine Pegelumsetzungsstufe 304 und wahlweise eine Ausgangsstufe 306. Die Tristate-Pufferschaltung 300A repräsentiert eine Zwischenverstärkerschaltung, die sich für die Verwendung in unidirektionalen Anwendungen mit verringertem Spannungseingangssignal bzw. Vollhub-Spannungsaungangssignal eignet. Auf analoge Weise repräsentiert die Tristate-Pufferschaltung 300B eine vereinfachte Zwischenverstärkerschaltung, die sich für die Verwendung in unidirektionalen Anwendungen mit Vollhub-Eingangsspannung bzw. verringerter Ausgangsspannung eignet. Das Pufferfreigabesignal EN_A kann wahlweise an die Eingangsstufe 302A angekoppelt werden, um Transistoren darin zu steuern, die das reduzierte Spannungseingangssignal auf dem Leiter 308 von PORT B zu der Pegelumsetzungsstufe 304A weiterleiten. Wie später gezeigt werden wird, dient das Pufferfreigabesignal EN_A bei bestimmten Ausführungsformen auch zur Steuerung des Durchleitens von Signalen in der Pegelumsetzungsstufe 304A und/oder der wahlweisen Ausgangsstufe 306A.
  • In der Pegelumsetzungsstufe 304A setzen Transistoren darin das empfangene Eingangssignal in einen höheren Spannungsbereich (Vollhub-Spannungen) um, um Gates von Transistoren in der Ausgangsstufe 306A zu steuern oder diese direkt als Vollhub-Spannungssignale auszugeben, die den eingegebenen reduzierten Spannungssignalen entsprechen.
  • Wenn eine Ausgangsstufe 306A verwendet wird, werden diese Steuersignale zu der Ausgangsstufe 306A weitergeleitet, und dort können die an PORT B empfangenen Spannungen mit reduziertem Hub entsprechenden Vollhub-Spannungen durch die Ausgangsstufe 306A auf PORT A ausgegeben werden. Durch die Steuersignale höherer Spannung können Transistoren in der Ausgangsstufe 306A mit einer höheren Übersteuerungsspannung gesteuert werden, so daß Transistoren in der Ausgangsstufe 306A als Quelle/Senke für einen größeren Strom wirken können, wodurch die an den Pufferausgang angekoppelte Last schneller auf den gewünschten Vollhub-Spannungspegel gesteuert werden kann.
  • Auf analoge Weise repräsentiert die Tristate-Pufferschaltung 300B eine Zwischenverstärkerschaltung, die sich für die Verwendung in unidirektionalen Anwendungen mit Vollhub-Eingangsspannung bzw. reduzierter Ausgangsspannung eignet. Das Pufferfreigabesignal EN_B kann wahlweise an die Eingangsstufe 302B angekoppelt werden, um Transistoren darin zu steuern, die das Vollhub-Spannungseingangssignal auf dem Leiter 310 von PORT A zu der Pegelumsetzungsstufe 304B weiterleiten. Das Pufferfreigabesignal EN_B kann auch zur Steuerung des Durchleitens von Signalen in der Pegelumsetzungsstufe 304B und/oder der wahlweisen Ausgangsstufe 306B verwendet werden. In der Pegelumsetzungsstufe 304B können Transistoren darin Steuersignale in demselben Vollhub-Bereich und/oder in einem reduzierten Spannungsbereich erzeugen, die als Spannungssignale mit reduziertem Hub, die den eingegebenen Vollhub-Spannungssignalen entsprechen, ausgegeben werden können. Wenn eine Ausgangsstufe 306B verwendet wird, werden diese Steuersignale zu der Ausgangsstufe 306B weitergeleitet, und dort können die auf PORT A empfangenen Vollhub-Spannungen entsprechenden reduzierten Spannungen durch die Ausgangsstufe 306B auf PORT B ausgegeben werden.
  • Auf diese Weise kann zwischen zwei Knoten mit verschiedenen Spannungsbereichen (d.h. reduzierte und Vollhub-Spannungen) ein bidirektionaler Spannungszwischenverstärker für gemischten Hub verwendet werden, um die Ausbreitung von Signalen zwischen den Knoten in beiden Richtungen zu ermöglichen. Es ist zu beachten, daß jeder der unidirektionalen Spannungszwischenverstärker für gemischten Hub (wie z.B. die Komponenten 300A oder 300B), aus denen ein bidirektionaler Spannungszwischenverstärker für gemischten Hub (z.B. wie Schaltung 300) besteht, für sich verwendet werden kann, um eine Ausbreitung von Signalen in einer einzigen Richtung zu ermöglichen.
  • 4 zeigt ausführlicher und gemäß einer Ausführungsform der vorliegenden Erfindung eine bidirektionale Spannungszwischenverstärkerschaltung für gemischten Hub 400, die zwei unidirektionale Spannungszwischenverstärkerschaltungen für gemischten Hub 400A und 400B enthält. Die Schaltung 400A repräsentiert einen nichtinvertierenden Tristate-Puffer, der ein reduziertes Spannungseingangssignal annehmen und eine Last mit ihrem Vollhub-Spannungsausgangssignal ansteuern kann, um als ein unidirektionaler Zwischenverstärker für gemischten Hub oder als Baublock eines bidirektionalen Zwischenverstärkers für gemischten Hub zu wirken. Auf analoge Weise repräsentiert die Schaltung 400B einen nichtinvertierenden Tristate-Puffer, der ein Vollhub-Spannungseingangssignal annehmen und eine Last mit ihrem reduzierten Spannungsausgangssignal ansteuern kann, um als ein unidirektionaler Spannungszwischenverstärker für gemischten Hub oder als Baublock eines bidirektionalen Spannungszwischenverstärkers für gemischten Hub zu wirken. Wie in 4 gezeigt, ist der Ausgang des Tristate-Puffers 400A an den Eingang des Tristate-Puffers 400B angekoppelt, wodurch PORT A gebildet wird. Ähnlich ist der Ausgang des Tristate-Puffers 400B an den Eingang des Tristate-Puffers 400A angekoppelt, wodurch PORT B gebildet wird.
  • Im Betrieb wirkt, wenn das Steuersignal EN_RD freigegeben (z.B. logisch high) ist, der bidirektionale Tristate-Puffer 400A als ein unidirektionaler Zwischenverstärker, der ein reduziertes Spannungssignal von PORT B empfängt und das entsprechende Vollhub-Spannungssignal auf PORT A ausgibt. Gleichzeitig geht das Steuersignal EN_WR nach low (wenn EN_RD high ist), wodurch die Pufferschaltung 400B im wesentlichen in den Tristate-Zustand versetzt wird und sie von PORT B und/oder PORT A entkoppelt wird. In diesem Fall wirkt die gesamte bidirektionale Zwischenverstärkerschaltung von 4 als ein unidirektionaler Zwischenverstärker, der ein an PORT B empfangenes reduziertes Spannungssignal in die entsprechende Vollhub-Spannung umsetzt, die an PORT A ausgegeben wird (d.h. von links nach rechts in 4).
  • In der umgekehrten Richtung wirkt auf analoge Weise, wenn das Steuersignal EN_WR high ist, der Tristate-Puffer 400B als ein unidirektionaler Zwischenverstärker, der ein Vollhub-Spannungssignal von Port A empfängt und das entsprechende reduzierte Spannungssignal an PORT B ausgibt. In dieser Situation geht das Steuersignal EN_RD nach low, wodurch die Pufferschaltung 400A im wesentlichen in den Tristate-Zustand versetzt und sie von PORT A und/oder PORT B entkoppelt wird. Im allgemeinen sind die Freigabesignale EN_RD und EN_WR vorzugsweise gültig, bevor die Daten an dem Zwischenverstärker ankommen, um eine Signalübertragungsverzögerung zu verhindern.
  • Die Pufferschaltung 400A enthält eine Eingangsstufe 402A, eine Pegelumsetzungsstufe 404A und eine Ausgangsstufe 406A. Die Eingangsstufe 402A enthält Feldeffekttransistoren (FETs) des n-Typs 408 und 410, deren Gates durch das Pufferfreigabesignal EN_RD auf dem Leiter 412 gesteuert werden. Man beachte, daß das Pufferfreigabesignal EN_RD und sein Komplement EN_RDc optional sind und an high bzw. low angeschlossen werden können, ohne daß die Fähigkeit der Schaltung 400A beeinflußt wird, um als ein grundlegender unidirektionaler Puffer/Zwischenverstärker mit reduziertem Spannungseingangssignal bzw. Vollhub-Spannungsausgangssignal zu wirken. Das reduzierte Spannungseingangssignal wird an dem Puffereingangsknoten 414 empfangen und durch die FETs 408 und 410 zu den Knoten 416 und 418 weitergeleitet, wenn das Pufferfreigabesignal freigegeben wird (d.h. wenn das Signal EN_RD high ist).
  • Die Pegelumsetzungsstufe 404A empfängt die Signale von der Eingangsstufe 402A und setzt die empfangenen Signale in einen höheren Spannungsbereich um. Abhängig von dem Wert des reduzierten Spannungseingangssignals an dem Eingangsknoten 414 gibt die Ausgangsstufe 406A entweder ein logisches Low (VSS) oder ein logisches High aus (der High-Wert des Vollhubbereichs oder hier VDD). Folglich wird eine Puffer-/Zwischenverstärkerschaltung mit reduziertem Spannungseingangssignal bzw. Vollhub-Spannungsausgangssignal gebildet.
  • Es ist zu beachten, daß obwohl die FETs 408, 410 und 411 in der Zeichnung als n-FETs mit niedriger Schwelle dargestellt sind (die Eigenschaft der niedrigen Schwelle wird durch den das Transistorsymbol einschließenden Kreis dargestellt), dies keine Anforderung ist, solange die Schwellenspannung dieser Eingangstransistoren niedriger als der Eingangsspannungsbereich ist. Es werden jedoch Transistoren mit niedriger Schwelle für diese Transistoren bevorzugt (aber nicht gefordert). Im allgemeinen können FETs mit niedriger Schwelle eine niedrige Schwellenspannung (z.B. etwa 0,4 V bis etwa 0,5 V) als typische FETs (möglicherweise um 0,6 V – 0,7 V) aufweisen.
  • Ähnlich enthält die Pufferschaltung 400B eine Stufe 402B, eine kombinierte Pegelumsetzungsstufe bzw. Ausgangsstufe 404B. Die Pegelumsetzungsstufe 404B enthält Feldeffekttransistoren (FETs) des n-Typs 420 und 422, deren Gates durch ein Pufferfreigabesignal EN_WR gesteuert werden. Man beachte, daß das Pufferfreigabesignal EN_WR optional ist und an high angeschlossen werden kann, ohne die Fähigkeit der Schaltung 400B zu beeinflussen, um als grundlegender unidirektionaler Puffer/Zwischenverstärker mit voller Eingangsspannung bzw. reduzierter Ausgangsspannung zu wirken.
  • Das Vollhub-Spannungseingangssignal wird an dem Eingangsknoten 434 empfangen und zu den n-FETs 424 und 426 weitergeleitet. Wenn das Pufferfreigabesignal EN_WR freigegeben ist, gibt die Ausgangsstufe 404B abhängig von dem Wert des Vollhub-Spannungseingangssignals an dem Eingangsknoten 434 entweder ein logisches Low (VSS) oder ein logisches High reduzierter Spannung (den High-Wert des reduzierten Spannungsbereichs oder hier VREDUCED) aus. Folglich wird eine Puffer-/Zwischenverstärkerschaltung mit Vollhub-Spannungseingangssignal bzw. reduziertem Spannungsausgangssignal gebildet.
  • Wie die Transistoren 408, 410 und 411 der Schaltung 400A werden die Transistoren 420, 422, 424 und 426 in der Schaltung 400B in der Zeichnung als n-FETs mit niedriger Schwelle dargestellt (die Eigenschaft der niedrigen Schwelle wird durch den das Transistorsymbol einschließenden Kreis dargestellt). Obwohl für die Ausgangstransistoren für optimale Leistungsfähigkeit Transistoren mit niedriger Schwelle bevorzugt werden, können auch Transistoren verwendet werden, die einen typischeren Schwellenspannungsbereich aufweisen.
  • Um das weitere Verständnis zu erleichtern, wird die Funktionsweise des bidirektionalen Zwischenverstärkers für gemischten Hub 400 nun ausführlich erläutert. Man betrachte die Situation, in der beide Pufferfreigabesignale EN_RD und EN_WR gesperrt sind, um es den Tristate-Puffern 400A und 400B zu erlauben, in den Tristate-Modus einzutreten. In der Schaltung von 400A erfolgt der Eintritt in den Tristate-Modus, wenn das Signal EN_RD auf dem Leiter 412 low ist. Mit dem Low-Signal EN_RD sind die n-FETs 408 und 410 ausgeschaltet, so daß verhindert wird, daß das Signal an dem Eingangsknoten 414 zu der Pegelumsetzungsstufe 404A weitergeleitet wird. Man beachte, daß der Tristate-Inverter 428 mit einem oberen Stromversorgungspegel gleich VDD betrieben wird. Wenn EN_RD gesperrt ist (logisch low) wäre ein Signal EN_RDc (das das Inverse des Signals EN_RD ist) auf dem Leiter 430 high, so daß der Tristate-Inverter 428 in einen Hochimpedanzzustand versetzt und der Ausgang des Tristate-Inverters 428 von seinem Eingang entkoppelt wird. Somit würde der Puffer/Zwischenverstärker 400A in einen Tristate-Modus eintreten, der sowohl Eingangs- als auch Ausgangsstufen (402A und 406A) von der Pegelumsetzungsstufe 404A trennt. Ähnlich sind in der Schaltung von 400B, wenn das Signal EN_WR low ist, die n-FETs 420 und 422 ausgeschaltet, wodurch der Knoten 442 in bezug auf den Knoten 414 in einen Hochimpedanzzustand versetzt wird.
  • Wenn die Pufferschaltung 400A nicht in den Tristate-Zustand versetzt ist (Signal EN_RD freigegeben), betrachte man die Situation, daß ein Spannungspegel von VSS (logisch low) an dem Knoten 414 erscheint. Das High-Signal EN_RD bewirkt, daß sich die FETs 408 und 410 einschalten, so daß der VSS-Spannungspegel zu den Knoten 418 bzw. 416 weitergeleitet wird. Da der FET 410 leitet, geht der Knoten 416 nach low, um den p-FET 448 einzuschalten, wodurch der Knoten 452 (durch die VDD-Spannungsquelle 450) auf VDD gezogen wird. Da EN_RD high und sein invertiertes EN_RDc-Signal low ist, leitet der Tristate-Inverter 428 den invertierten Wert des Knotens 452 zu dem Knoten 434, so daß der Knoten 434 nach low geht (da der Tristate-Inverter 428 sein Ausgangssignal relativ zu seinem Eingangssignal invertiert).
  • Man betrachte nun die Situation, daß das Signal EN_RD high ist (d.h. die Pufferschaltung 400A ist nicht in den Tristate-Zustand versetzt) und ein VREDUCED-Spannungspegel (logisch high) auf dem Eingangsknoten 414 erscheint. Das High-Signal EN_RD bewirkt, daß sich die FETs 408 und 410 einschalten, wodurch der VREDUCED-Spannungspegel zu den Knoten 418 bzw. 416 weitergeleitet wird. Da der FET 408 leitet, wird der VREDUCED-Spannungspegel zu dem Knoten 418 geleitet, wodurch der FET 411 eingeschaltet wird, um den Knoten 452 auf VSS zu ziehen. Wenn der Knoten 452 auf VSS gezogen wird, ist der p-FET 456 voll eingeschaltet, um den Knoten 416 (durch die VDD-Spannungsquelle 458) auf etwa VDD zu ziehen. Somit liegt der Knoten 416 etwa auf VDD, obwohl das Leiten des FET 410 bewirkt, daß VREDUCED von dem Eingangsknoten 414 zu dem Knoten 416 geleitet wird.
  • Da der Knoten 416 etwa auf VDD liegt, wird diese volle VDD-Spannung an das Gate des p-FET 448 angelegt, um den FET 448 voll auszuschalten, wodurch der Knoten 452 von der VDD-Spannungsquelle 450 entkoppelt und sichergestellt wird, daß der Knoten 452 auf dem VSS-Pegel bleibt. Mit dem Signal EN_RD auf high und seinem invertierten Signal EN_RDc auf low, bewirkt der VSS-Wert auf dem Knoten 452, daß der Knoten 434 nach VDD geht. (Da der Tristate-Inverter 428 freigegeben wäre, um den invertierten Wert seines Eingangssignals auszugeben).
  • Mit Bezug auf die Schaltung 400B betrachte man die Situation, daß das Signal EN_WR freigegeben (logisch high) ist und ein VSS-Spannungspegel (logisch low) auf dem Knoten 434 erscheint. Die VSS-Spannung schaltet den n-FET 424 wegen der invertierenden Wirkung des Inverters 460 ein. Der n-FET 426 wäre aufgrund der invertierenden Wirkungen der Inverter 460 und 462 ausgeschaltet. Mit ausgeschaltetem FET 426 wäre der Knoten 442 von einer reduzierten Spannungsquelle 464 getrennt. Außerdem wäre in dieser Situation der FET 422 eingeschaltet, da das EN_WR-Signal ein logisches High ist. Mit eingeschalteten FETs 422 und 424 würde der Knoten 442 durch die FETs 422 und 424 mit Masse verbunden sein. Somit würde eine VSS-Spannung auf dem Leiter 414 ausgegeben werden.
  • Auf analoge Weise wäre, wenn das Signal EN_WR ein logisches high ist und ein VDD-Spannungspegel (logisch high) auf dem Knoten 434 erscheint, der FET 424 (wegen der invertierenden Wirkung des Inverters 460) ausgeschaltet, wodurch der Knoten 442 von dem FET 422 und der Masse getrennt wird. Der FET 426 wäre jedoch eingeschaltet. Mit dem EN_WR-Signal auf high wäre der FET 420 auch eingeschaltet, um den Knoten 442 mit der reduzierten Spannungsquelle 464 zu verbinden. Somit würde auf dem Leiter 414 ein VREDUCED-Spannungspegel (logisch high) ausgegeben werden.
  • In dem Beispiel von 4 führen die FETs 420, 422, 424 und 426 nicht nur die Funktion einer Pegelumsetzerstufe aus, indem sie den Spannungspegel des Eingangssignals von einem Vollhub-Spannungsbereich in einen reduzierten Spannungsbereich umsetzen, sondern steuern auch die Ausgabe des reduzierten Spannungssignals auf dem Knoten 414. In diesem Fall kann die Ausgangsstufe entweder als mit der Pegelumsetzerstufe integriert oder aus dieser Pufferschaltung 400B weggelassen betrachtet werden. Die Anwesenheit der Ausgangsstufe ist also in allen Fällen nicht absolut kritisch, obwohl sie bei bestimmten der hier besprochenen Ausführungsformen stark vorteilhaft sein kann.
  • Außerdem ist zu beachten, daß, obwohl beide Pufferschaltungen 400A und 400B als nichtinvertierende Tristate-Pufferschaltungen konfiguriert sind, dies keine Anforderung ist. Die vorliegenden Erfindungen sind folglich nicht unbedingt auf das invertierende (oder nichtinvertierende) Merkmal der Tristate-Spannungspufferschaltungen für gemischten Hub beschränkt. Um ein Verständnis zu erleichtern und verschiedene Ausführungsformen leichter vergleichen zu können, sind zusätzlich alle Freigabesignale in 4 und in den folgenden Figuren als EN_RD und EN_WR dargestellt (wodurch eine RWD-Anwendung nahegelegt wird). Dennoch versteht sich, daß die vorliegenden Erfindungen auch auf andere Anwendungen angewandt werden können und daß die vorliegenden Erfindungen nicht unbedingt auf bidirektionale RWD-Leitungen beschränkt sind.
  • Durch Verwendung von Steuersignalen mit dem vollen Spannungshub (VSS–VDD) zur Steuerung der Gates der FETs 420, 422, 424 und 426 in der Schaltung 400B erhält man eine höhere Übersteuerungsspannung zum Ein- und Ausschalten dieser FETs. Hätte man eine reduzierte Spannung VREDUCED zur Steuerung von Gates dieser AusgangsFETs verwendet, müßten die FETs größer sein, um als Quelle/Senke für denselben Strom in derselben Zeit wirken zu können. Da die Erfindung mit Steuersignalen mit dem vollen Spannungshub (VSS–VDD) zur Steuerung von Gates der Ausgangs-FETs 4420, 422, 424 und 426 verwendet werden kann, können diese FETs kleiner sein, wodurch die Platzbenutzung auf einem Chip reduziert wird.
  • Das Reduzieren der Größe der Ausgangs-FETs reduziert außerdem die kapazitive Last, an die die Pufferschaltung angekoppelt ist. Dies ist vorteilhaft bei Anwendungen, in denen mehrere Pufferschaltungen verwendet werden, um Signale auf einem gemeinsamen Busleiter zu setzen, und mehrere Pufferschaltungsausgangsstufen an diesen selben gemeinsamen Bus angekoppelt sein können. Durch Reduzieren der den Ausgangs-FETs der Ausgangsstufe in jeder Pufferschaltung zugeordneten Größe und Kapazität wird der Pufferschaltung, die den Busleiter tatsächlich ansteuert, weniger Lastkapazität vorgelegt. Mit reduzierter Lastkapazität wird die Latenz und Stromaufnahme vorteilhafterweise reduziert.
  • 5–7 zeigen verschiedene alternative Ausführungsformen für die bidirektionalen Spannungszwischenverstärkerschaltungen für gemischten Hub, wobei die verschiedenen beispielhaften Arten und Weisen gezeigt sind, auf die die Eingangsstufe, die Pegelumsetzungsstufe und die optionale Ausgangsstufe für jede unidirektionale Zwischenverstärkerschaltung konfiguriert werden können.
  • In jeder dieser 5–7 enthält die bidirektionale Spannungszwischenverstärkerschaltung für gemischten Hub zwei unidirektionale Spannungszwischenverstärkerschaltungen für gemischten Hub, wobei eine oben und eine unten in jeder Figur abgebildet ist. Die oben in jeder Figur abgebildeten unidirektionalen Zwischenverstärkerschaltungen können ein reduziertes Spannungssignal von der linken Seite der Figur annehmen und rechts in der Figur die entsprechende Vollhub-Spannung ausgeben. Auf analoge Weise können die unten in jeder Figur abgebildeten unidirektionalen Zwischenverstärkerschaltungen ein Vollhub-Spannungssignal von der rechten Seite der Figur annehmen und links in der Figur das entsprechende reduzierte Spannungssignal ausgeben.
  • Die Pegelumsetzungsstufe für den unidirektionalen Zwischenverstärker im oberen Teil jeder der 5–7 dient zum Verstärken des reduzierten Spannungseingangssignals zu Steuersignalen mit einem größeren Spannungsbereich und zur Ausgabe dieses größeren Spannungsbereichs an die Ausgangsstufe. Die Pegelumsetzungsstufe für die unidirektionalen Zwischenverstärkerschaltungen unten in jeder der 5–7 dient zur Erzeugung von Steuersignalen, die die Ausgangsstufe ansteuern, die ihrerseits die entsprechenden reduzierten Spannungswerte ausgibt. Die Ausgangsstufen der unidirektionalen Zwischenverstärkerschaltungen im unteren Teil der 5–7 enthalten Transistoren, die zwischen VREDUCED und VSS in Reihe geschaltet sind, um Signale in einem reduzierten Spannungsbereich auszugeben. Wie bereits erwähnt, können, wenn diese Ausgangstransistoren durch die Steuersignale höherer Spannung ein- und ausgeschaltet werden, die Transistoren in der Ausgangsstufe vorteilhafterweise als Quelle oder Senke für mehr Strom zur Ansteuerung der Last mit reduzierter Latenz wirken.
  • In 5 enthält die Ausgangsstufe 506A einer unidirektionalen Zwischenverstärkerschaltung 500A ein Transmissionsgatter 502 und einen Inverter 503 anstelle eines Tristate-Inverters (wie z.B. 428 im Fall von 4). Das Transmissionsgatter 502 wirkt zum Durchleiten der Spannung zwischen den Knoten 505 und dem Knoten 507 als Reaktion auf das Steuersignal EN_RD und sein Komplement EN_RDc. Zusätzlich wird in der Ausgangsstufe 506B der unidirektionalen Zwischenverstärkerschaltung 500B ein weiteres Transmissionsgatter 508 verwendet. Das Transmissionsgatter 508 wirkt zum Durchleiten der Spannung zwischen den Knoten 510 und dem Knoten 512 als Reaktion auf das Steuersignal EN_WR und sein Komplement EN_WRc. Ähnlich wie bei der Schaltung von 4 können die Transmissionsgatter 502 und 508 dazu verwendet werden, die Schaltungen 500A bzw. 500B in den Tristate-Zustand zu versetzen. Bei dieser konkreten Implementierung wurde das Freigabesignal EN_WR zur Steuerung der ausgebenden Stufe 506B der Schaltung 500B verwendet. Der Rest der Schaltung von 5 arbeitet ungefähr auf analoge Weise wie die Schaltung von 4 und die Operationsweise des Puffers von 5 ist für Fachleute anhand der vorliegenden Offenlegung ohne weiteres verständlich.
  • In 6 enthält die Pegelumsetzungsstufe 604A der unidirektionalen Zwischenverstärkerschaltung 600A ein Transmissionsgatter 602. Das Transmissionsgatter 602 kann zwischen den Knoten 452 und 604 implementiert werden, um die Spannung zwischen seinen beiden Knoten (d.h. zwischen den Knoten 452 und dem Knoten 604, als Reaktion auf das Steuersignal EN_RD) durchzuleiten. Bei der in 6 abgebildeten konkreten Ausführungsform enthält die Ausgangsstufe 606A der unidirektionalen Zwischenverstärkerschaltung 600A FETs 612 und 614, die zwischen VDD und VSS in Reihe geschaltet sind. Zusätzlich werden zwei FETs 606 und 608 verwendet, um die Pegelumsetzungsstufe 604A aus der Ausgangsstufe 606A als Reaktion auf das Steuersignal EN_RD in den Tristate-Zustand zu versetzen. Das heißt, wenn das Freigabesteuersignal EN_RD gesperrt (logisch low) ist, wären beide FETs 606 und 608 eingeschaltet, so daß sich beide FETs 612 und 614 ausschalten (es befände sich ein logisches High an dem Gate des FET 612 und ein logisches Low an dem Gate FET 614). Dadurch würde sich der Knoten 610 mit Bezug auf den Knoten 434 in einem Zustand hoher Impedanz befinden. Auf diese Weise kann, wenn das Steuersignal EN_RD freigegeben ist, das Vollhub-Spannungssignal, das dem an dem Knoten 444 eingegebenen reduzierten Spannungssignal entspricht, an dem Knoten 434 ausgegeben werden.
  • Ferner enthält die unidirektionale Zwischenverstärkerschaltung 600B ein Transmissionsgatter 616, das in der Eingangsstufe 602B implementiert ist. Das Transmissionsgatter 616 kann als Reaktion auf das Freigabesteuersignal EN_WR und sein Komplement die Eingangsspannungen zu der kombinierten Ausgangs-/Pegelumsetzungsstufe 604B weiterleiten. Zusätzlich wurden in der Pegelumsetzungsstufe 604B der Schaltung 600B ein Tristate-Inverterpuffer 618 und die FETs 620 und 622 verwendet, um die Ausbreitung von Spannungen von der Eingangsstufe zu der Ausgangsstufe als Reaktion auf das Freigabesteuersignal EN_WR und sein Komplement zu steuern. Um das weitere Verständnis zu erleichtern, wären, wenn das Steuerfreigabesignal EN_WR gesperrt (logisch low) ist, wegen des Inverters 624 beide n-FETs 620 und 622 eingeschaltet, wodurch die Knoten 626 und 628 jeweils auf Masse gezogen werden. Somit wären beide n-FET 630 und 632 ausgeschaltet, so daß der Knoten 634 mit Bezug auf den Knoten 444 eine hohe Impedanz aufweisen würde.
  • Wenn das Steuerfreigabesignal EN_WR freigegeben ist, wäre der Tristate-Inverterpuffer 618 eingeschaltet, um die Vollhub-Spannungseingangswerte von dem Knoten 434 zu der Ausgangsstufe 606B weiterzuleiten, so daß die Ausgangsstufe entsprechende reduzierte Spannungswerte ausgeben kann. Die Ausgangsstufe der unidirektionalen Zwischenverstärkerschaltung 600B enthält FETs 630 und 632, die zwischen VREDUCED und VSS in Reihe geschaltet sind. Wieder kann ähnlich wie mit Bezug auf 4 und 5 besprochen, wenn das Steuersignal EN_WR freigegeben ist, (logisch high) die reduzierte Spannung, die der an dem Knoten 434 empfangenen vollen Spannung entspricht, an dem Knoten 444 ausgegeben werden. Der Rest der Schaltung von 6 funktioniert ungefähr auf analoge Weise wie die Puffer von 4 und 5 und die Funktionsweise dieser Puffer ist für Fachleute im Hinblick auf die vorliegende Offenlegung ohne weiteres verständlich.
  • In 7 enthält die Pegelumsetzungsstufe 704A der unidirektionalen Zwischenverstärkerschaltung 700A zwei Transmissionsgatter 702 und 704, die zwischen den Knoten 452 und 706 implementiert sind. Die Transmissionsgatter 702 und 704 können Spannungen zwischen den Knoten 452 und dem Knoten 706 als Reaktion auf das Steuersignal EN_RD und sein Komplement durchleiten. Ähnlich enthält die unidirektionale Zwischenverstärkerschaltung 700B zwei Transmissionsgatter 708 und 710 in der Pegelumsetzungsstufe 704B. Der Rest der Schaltung von 7 funktioniert ungefähr auf analoge Weise wie der Puffer von 4–6 und die Funktionsweise dieser Puffer ist für Fachleute im Hinblick auf die vorliegende Offenlegung ohne weiteres verständlich.
  • Wie bereits erwähnt, können beliebige der hier offengelegten Puffer als bidirektionale Zwischenverstärker (oder unidirektionale Zwischenverstärker) für gemischten Hub verwendet werden, um u.a. die Ausbreitungsverzögerung zu reduzieren, die hoher Kapazität und/oder hohem Widerstand zugeordnet ist, die bzw. der bidirektionalen (oder unidirektionalen) Signalleitungen zugeordnet ist.
  • Um die Besprechung der Anwendung des bidirektionalen Zwischenverstärkers der vorliegenden Erfindung in einer modernen hochdichten integrierten Schaltung zu erleichtern, zeigt 8 eine Diagrammdarstellung einer beispielhaften DRAM-Architektur, die eine RWD-Leitung 802 zeigt, die an ein Treiber-/Empfängerpaar 804 und an jedes der sechzehn abstrakten Treiber-/Empfängerpaare 806(a)–(p) angekoppelt ist. In 8 repräsentiert der Tristate-Puffer in der gestrichelten Linie 840 die verallgemeinerte Treiber-/Empfängerschaltung. In diesem Beispiel repräsentiert jedes der Treiber-/Empfängerpaare 806(a)–(p) das Treiber-/Empfängerpaar, das einem zweiten Leseverstärker zugeordnet ist, d.h. dem Leseverstärker, der verwendet wird, um das Signal von einer Zelle weiter zu verstärken, nachdem dieses Signal einmal durch einen ersten Leseverstärker verstärkt worden ist.
  • Durch Datenleitungen D0–D15 von jeder der Zellen werden die Daten repräsentiert, die aus den Zellen gelesen oder in die Zellen geschrieben oder genauer gesagt in den ersten Leseverstärker, der der Zelle zugeordnet ist, abhängig von dem Zustand der Signale, die die Treiber 808 und 810, die jedem dieser Treiber-/Empfängerpaare zugeordnet sind, steuern, werden sollen. Wenn Daten in die Zelle geschrieben werden sollen, die z.B. an die Datenleitung D12 angekoppelt ist, können die Datenbit durch das Treiber-/Empfängerpaar 804 empfangen und auf die RWD-Leitung 802 gesteuert werden. Der Treiber 804 (oder genauer gesagt der Treiber 812 darin) wird eingeschaltet, um die Daten zu 808 weiterzuleiten, wodurch die Daten dann auf die Datenleitung D12 gesteuert werden, um in die Zelle geschrieben zu werden. Wenn Daten aus der Zelle gelesen werden sollen, die z.B. an die Datenleitung D12 angekoppelt ist, können die Datenbit durch das Treiber-/Empfängerpaar 806(a) empfangen und auf die RWD-Leitung 802 gesteuert werden. Das Treiber-/Empfängerpaar 804 (oder genauer gesagt der Treiber 813 darin) wird eingeschaltet, um die Daten aus der Datenleitung D12 zu einer FIFO- oder außerhalb des Chips angeordneten Treiberschaltung zu leiten.
  • Es ist ersichtlich, daß die RWD-Leitung 802 eine bidirektionale Leitung ist, mit der Daten von außerhalb des Chips zu einer der Zellen oder von einer der Zellen zu einer FIFO- oder außerhalb des Chips angeordneten Treiberschaltung und letztendlich aus dem Chip heraus geleitet werden. Man beachte, daß der Einfachheit halber die FIFO- und/oder außerhalb des Chips angeordneten Treiberschaltungen weggelassen wurden. Mit Bezug auf 8 ist jedem Treiber-/Empfängerpaar 806 ein Kondensator 820 zugeordnet, der die kapazitive Last dieses Treiber-/Empfängerpaars 806 repräsentiert, die von der RWD-Leitung 802 gesehen wird, und der die Eingangskapazität des Treibers 808 sowie die Ausgangskapazität des Treibers 810 enthält. Die RWD-Leitung 802 weist dann eine entlang ihrer Länge verteilte kapazitive Last auf, die die Kapazität, die jedem des Treiber-/Empfängerpaars 806 zugeordnet ist, sowie die Kapazität der RWD-Leitung selbst enthält. Ferner ist die RWD-Leitung 802 eine lange Signalleitung und weist tendenziell einen signifikanten Widerstand entlang ihrer Länge auf, insbesondere zwischen dem Treiber-/Empfängerpaar 806 (wie z.B. dem Treiber-/Empfängerpaar 806(p)) und dem Treiber-/Empfängerpaar 804. Der große Widerstand und die große Kapazität, die der RWD-Leitung 802 zugeordnet sind, verschlechtern die Leistungsfähigkeit sowohl beim Schreiben in eine Zelle als auch beim Lesen aus einer Zelle.
  • 9 zeigt gemäß einer Ausführungsform der vorliegenden Erfindung den DRAM-Schaltungsteil von 8, einschließlich eines bidirektionalen Zwischenverstärkers 902, der zwischen dem Treiber-/Empfängerpaar 804 und den Treiber-/Empfängerpaaren des Zellenarrays angeordnet ist.
  • Der bidirektionale Zwischenverstärker 902 ist vorzugsweise so angeordnet, daß er zwischen dem Treiber-/Empfängerpaar 804 und allen Treiber-/Empfängerpaaren mit reduzierter Spannung 806 auf der RWD-Leitung 802 positioniert ist. Das heißt, es wird bevorzugt, daß jegliche Daten, die über die RWD-Leitung in ein Treiber-/Empfängerpaar 806 geschrieben oder aus diesem gelesen werden, den bidirektionalen Zwischenverstärker durchqueren. Bei einer derartigen Anordnung dient der bidirektionale Verstärker 902 zum Entkoppeln eines Teils der der RWD-Leitung 802 zugeordneten Kapazität, um die Leistungsfähigkeit während des Lesens und des Schreibens zu verbessern. Es sollte jedoch beachtet werden, daß 9 nicht maßstabsgetreu gezeichnet ist, z.B. kann in DRAMS der Widerstand Rx, der den Widerstand eines Spine-RWD repräsentiert, wesentlich, d.h. R1R2+R3, sein. Ferner verringert die Anwesenheit des bidirektionalen Zwischenverstärkers 902 den Widerstand, den der Treiber 810 des Treiber-/Empfängerpaars 806 beim Lesen von Daten sieht, und verringert den Widerstand, den der Treiber 812 des Treiber-/Empfängerpaars 804 beim Schreiben von Daten in die Zelle sieht.
  • Angesichts der obigen Ausführungen reduziert die Verwendung des Zwischenverstärkers der vorliegenden Erfindung vorteilhafterweise die Ausbreitungsverzögerung, die Lastleitungen mit hoher Kapazität und hohem Widerstand zugeordnet ist. Ferner verbessert die Verwendung des Zwischenverstärkers der vorliegenden Erfindung an strategischen Orten auf den Leitungen mit hoher kapazitiver Last und hohem Widerstand vorteilhafterweise die Zeichengabe, d.h. verbessert die Anstiegs- und Abfallflanken, um den Dämpfungseffekten und/oder der Ausbreitungsverzögerung der Signalleitung entgegenzuwirken. Die Verbesserung der Anstiegs- und Abfallszeiten ist wesentlich für die Realisierung eines Datentransfers mit hoher Bandbreite. Ohne diese Verbesserung ist das Zeitsteuerungsfenster, für das die übertragenen Daten gültig sind, reduziert und folglich ist die Frequenz, mit der der Bus betrieben werden kann, begrenzt. Wenn ein unidirektionaler oder bidirektionaler Spannungszwischenverstärker für gemischten Hub auf einer integrierten Schaltung (wie z.B. einem DRAM, einem Mikroprozessor, einem DSP-Chip oder dergleichen) implementiert wird, die auch reduzierte Spannungssignale an einem Knoten verwendet, werden auch weitere Vorteile im Hinblick auf Verlustleistung, elektrisches Rauschen, Elektromigration und Chipflächenbenutzung realisiert.
  • Obwohl die vorliegende Erfindung im Hinblick auf mehrere bevorzugte Ausführungsformen beschrieben wurde, gibt es Abänderungen, Permutationen und Äquivalente, die in den Schutzumfang der vorliegenden Erfindung fallen. Auch sollte beachtet werden, daß es viele alternative Methoden zur Implementierung der Verfahren und Vorrichtungen der vorliegenden Erfindung gibt. Es ist deshalb beabsichtigt, daß die folgenden angefügten Ansprüche als alle solche Abänderungen, Permutationen und Äquivalente, die in den Schutzumfang der vorliegenden Erfindung fallen, abdeckend interprätiert werden.

Claims (57)

  1. In einer integrierten Speicherschaltung, Verfahren zur Implementierung einer Spannungszwischenverstärkerschaltung für gemischten Hub (300, 400, 500, 600, 700, 902) auf einer Signalleitung, auf der sich reduzierte Spannungssignale befinden, wobei die reduzierten Spannungssignale einen Spannungspegel aufweisen, der unter einem Vollhub-Spannungspegel liegt, in einer integrierten Speicherschaltung, wobei der Vollhub-Spannungspegel einen internen Spannungspegel (VDD) repräsentiert, auf dem die integrierte Schaltung betrieben wird, wobei die Spannungszwischenverstärkerschaltung für gemischten Hub dafür konfiguriert ist, an die Signalleitung angekoppelt zu werden, und einen Eingangsknoten (PORT B), der an einen ersten Teil der Signalleitung angekoppelt ist, um ein erstes reduziertes Spannungssignal zu empfangen, und einen Ausgangsknoten (PORT A), der an einem zweiten Teil der Signalleitung angekoppelt ist, um ein Vollhub-Spannungssignal auszugeben, besitzt, mit den folgenden Schritten: Ankoppeln des Eingangsknotens an den ersten Teil der Signalleitung, wobei der Eingangsknoten an eine Eingangsstufe (402A, 502A, 602A, 702A) der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt ist, wobei die Eingangsstufe dafür konfiguriert ist, das erste reduzierte Spannungssignal auf der Signalleitung zu empfangen, wobei die Eingangsstufe außerdem an eine Pegelumsetzerstufe (404A, 504A, 604A, 704A) angekoppelt ist, die so angeordnet ist, daß sie als Reaktion auf das erste reduzierte Spannungssignal mindestens ein Pegelumsetzerstufensteuersignal ausgibt, wobei ein Spannungspegel des mindestens einen Pegelumsetzerstufensteuersignals höher als ein dem ersten reduzierten Spannungssignal zugeordneter Spannungspegel ist; und Ankoppeln des Ausgangsknotens an den zweiten Teil der Signalleitung, wobei der Ausgangsknoten auch an eine Ausgangsstufe (406A, 506A, 606A, 706A) der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt ist, wobei die Ausgangsstufe dafür konfiguriert ist, als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten auszugeben; wobei die Spannungszwischenverstärkerschaltung für gemischten Hub (902) mit ihrem Eingangs- und Ausgangsknoten zwischen ein Treiber-/Empfängerpaar (804) zum Weiterleiten von aus der Speicherschaltung zu lesenden Daten und jedes von mehreren Treiber-/Empfängerpaaren (806) für reduzierte Spannung gekoppelt ist, die jeweils ein Treiber-/Empfängerpaar repräsentieren, das einem zweiten Leseverstärker der Speicherschaltung zugeordnet ist, der verwendet wird, um Speicherzellensignale, die durch einen ersten Leserverstärker vorverstärkt wurden, weiter zu verstärken.
  2. Verfahren nach Anspruch 1, weiterhin mit dem Schritt des Empfangens eines Zwischenverstärkerfreigabesignals (EN_RD), wobei das Zwischenverstärkerfreigabesignal, wenn es freigegeben ist, es der Ausgangsstufe (406A) erlaubt, als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten auszugeben, wobei das Zwischenverstärkerfreigabesignal, wenn es gesperrt ist, den Ausgangsknoten von der Eingangsstufe (402A) und der Pegelumsetzerstufe (404A) entkoppelt.
  3. Verfahren nach Anspruch 1, wobei die Eingangsstufe (402A) einen ersten Feldeffekttransistor (410) und einen zweiten Feldeffekttransistor (408) enthält, wobei Gates des ersten und des zweiten Feldeffekttransistors so konfiguriert sind, daß sie das erste reduzierte Spannungssignal empfangen, wobei der erste und der zweite Feldeffekttransistor einen Schwellenspannungspegel aufweisen, der niedriger als der dem ersten reduzierten Spannungssignal zugeordnete Spannungspegel ist.
  4. Verfahren nach Anspruch 3, weiterhin mit dem Schritt des Empfangens eines Zwischenverstärkerfreigabesignals (EN_RD), wobei erste Anschlüsse des ersten und des zweiten Feldeffekttransistors (408, 410) so gekoppelt sind, daß sie das Zwischenverstärkerfreigabesignal empfangen.
  5. Verfahren nach Anspruch 3, wobei zweite Anschlüsse des ersten und des zweiten Feldeffekttransistors (408, 410) an einen jeweiligen ersten und zweiten Eingangsknoten (416, 418) der Pegelumsetzerstufe (404A) angekoppelt sind.
  6. Verfahren nach Anspruch 5, wobei die Pegelumsetzerstufe einen dritten Feldeffekttransistor (448), einen vierten Feldeffekttransistor (456) und einen fünften Feldeffekttransistor (411) enthält, wobei ein Gate des dritten Feldeffekttransistors (448) an den ersten Eingangsknoten (416) der Pegelumsetzerstufe und einen ersten Anschluß des vierten Feldeffekttransistors (456) angekoppelt ist, wobei ein erster Anschluß des dritten Feldeffekttransistors an VDD angekoppelt ist, wobei ein Gate des vierten Feldeffekttransistors (456) an einen zweiten Anschluß des dritten Feldeffekttransistors (448) und einen ersten Anschluß des fünften Feldeffekttransistors (411) angekoppelt ist, wobei ein zweiter Anschluß des vierten Feldeffekttransistors an VDD angekoppelt ist, wobei ein Gate des fünften Feldeffekttransistors (411) an den zweiten Eingangsknoten (418) der Pegelumsetzerstufe angekoppelt ist und ein zweiter Anschluß des fünften Feldeffekttransistors an VSS angekoppelt ist.
  7. Verfahren nach Anspruch 6, wobei der dritte (448) und der vierte Feldeffekttransistor (456) Feldeffekttransistoren des p-Typs repräsentieren, wobei der erste, der zweite und der fünfte Feldeffekttransistor (408, 410, 411) Feldeffekttransistoren des n-Typs repräsentieren.
  8. Verfahren nach Anspruch 7, wobei die Ausgangsstufe (406A) eine invertierende Tristate-Pufferschaltung (428) enthält, wobei ein erster Anschluß der invertierenden Tristate-Pufferschaltung an den zweiten Anschluß des dritten Feldeffekttransistors (448) und den ersten Anschluß des fünften Feldeffekttransistors (411) angekoppelt ist, wobei ein zweiter Anschluß der invertierenden Tristate-Pufferschaltung an den Ausgangsknoten (PORT A) angekoppelt ist, wobei ein dritter Anschluß der invertierenden Tristate-Pufferschaltung so gekoppelt ist, daß er das Zwischenverstärkerfreigabesignal (EN_RD) empfängt.
  9. Verfahren nach Anspruch 7, wobei die Ausgangsstufe (506A) einen Inverter (503) mit einem Invertereingang und einem Inverterausgang enthält, wobei der Invertereingang an den zweiten Anschluß des dritten Feldeffekttransistors (448) und den ersten Anschluß des fünften Feldeffekttransistors (411) angekoppelt ist, wobei ein Transmissionsgatter (502) einen ersten Transmissionsgatteranschluß, der an den Inverterausgang des Inverters angekoppelt ist, einen zweiten Transmissionsgatteranschluß, der an den Ausgangsknoten (507) angekoppelt ist, und einen dritten Transmissionsgatteranschluß, der so gekoppelt ist, daß er das Zwischenverstärkerfreigabesignal (EN_RD) empfängt, aufweist.
  10. Verfahren nach Anspruch 5, wobei die Pegelumsetzerstufe (604A) und die Ausgangsstufe (606A) einen dritten Feldeffekttransistor (448), einen vierten Feldeffekttransistor (456), einen fünften Feldeffekttransistor (454) und ein Transmissionsgatter (602) enthalten, wobei ein Gate des dritten Feldeffekttransistors (448) an den ersten Eingangsknoten (416) der Pegelumsetzerstufe und einen ersten Anschluß des vierten Feldeffekttransistors (456) angekoppelt ist und ein erster Anschluß des dritten Feldeffekttransistors an VDD angekoppelt ist, wobei ein Gate des vierten Feldeffekttransistors (456) an einen zweiten Anschluß des dritten Feldeffekttransistors (448) und einen ersten Anschluß des Transmissionsgatters (602) und ein zweiter Anschluß des vierten Feldeffekttransistors an VDD angekoppelt ist, wobei ein Gate des fünften Feldeffekttransistors (454) an den zweiten Eingangsknoten (418) der Pegelumsetzerstufe und ein erster Anschluß des fünften Feldeffekttransistors an VSS angekoppelt ist, wobei ein zweiter Anschluß des Transmissionsgatters (602) so gekoppelt ist, daß er das Zwischenverstärkerfreigabesignal (EN_RD) empfängt, und ein dritter Anschluß des Transmissionsgatters an einen zweiten Anschluß des fünften Feldeffekttransistors (454) angekoppelt ist.
  11. Verfahren nach Anspruch 10, wobei der dritte und der vierte Feldeffekttransistor (448, 456) Feldeffekttransistoren des p-Typs repräsentieren und der erste, der zweite und der fünfte Feldeffekttransistor (408, 410, 454) Feldeffekttransistoren des n-Typs repräsentieren.
  12. Verfahren nach Anspruch 1, wobei die reduzierten Spannungssignale einen Spannungspegel aufweisen, der kleiner oder gleich 1V ist.
  13. Verfahren nach Anspruch 1, wobei die Signalleitung eine Lesedatenleitung einer Speicherschaltung repräsentiert.
  14. Verfahren nach Anspruch 1, wobei die Signalleitung eine Schreibdatenleitung einer Speicherschaltung repräsentiert.
  15. Verfahren nach Anspruch 1, wobei die Signalleitung einen signalführenden Leiter einer integrierten Schaltung repräsentiert.
  16. Verfahren nach Anspruch 1, wobei die integrierte Schaltung eine Mikroprozessorschaltung repräsentiert.
  17. Integrierte Speicherschaltung mit einer Spannungszwischenverstärkerschaltung für gemischten Hub (300, 400, 500, 600, 700, 902), wobei die Spannungszwischenverstärkerschaltung für gemischten Hub dafür konfiguriert ist, an eine Signalleitung angekoppelt zu werden, und einen Eingangsknoten (PORT B), der an einen ersten Teil der Signalleitung angekoppelt ist, um ein erstes reduziertes Spannungssignal zu empfangen, und einen Ausgangsknoten (PORT A), der an einen zweiten Teil der Signalleitung angekoppelt ist, um ein Vollhub-Spannungssignal auszugeben, besitzt, wobei das erste reduzierte Spannungssignal einen Spannungspegel aufweist, der unter einem Vollhub-Spannungspegel liegt, wobei der Vollhub-Spannungspegel einen internen Spannungspegel (VDD) repräsentiert, mit dem die integrierte Schaltung betrieben wird, wobei die Spannungszwischenverstärkerschaltung für gemischten Hub folgendes umfaßt: eine Eingangsstufe (402A, 502A, 602A, 702A) mit dem Eingangsknoten, wobei der Eingangsknoten an den ersten Teil der Signalleitung angekoppelt ist, wobei die Eingangsstufe so konfiguriert ist, daß sie das erste reduzierte Spannungssignal der Signalleitung empfängt; eine Pegelumsetzerstufe (404A, 504A, 604A, 704A), die an die Eingangsstufe angekoppelt ist, wobei die Pegelumsetzerstufe so angeordnet ist, daß sie als Reaktion auf das erste reduzierte Spannungssignal mindestens ein Pegelumsetzerstufensteuersignal ausgibt, wobei ein Spannungspegel des mindestens einen Pegelumsetzerstufensteuersignals höher als ein Spannungspegel ist, der dem ersten reduzierten Spannungssignal zugeordnet ist; und eine Ausgangsstufe (406A, 506A, 606A, 706A) mit dem Ausgangsknoten, wobei der Ausgangsknoten an den zweiten Teil der Signalleitung angekoppelt ist, wobei die Ausgangsstufe so konfiguriert ist, daß sie als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten ausgibt; wobei die Spannungszwischenverstärkerschaltung für gemischten Hub (902) mit ihrem Eingangs- und Ausgangsknoten zwischen ein Treiber-/Empfängerpaar (804) zum Weiterleiten von aus der Speicherschaltung zu lesenden Daten und jedes von mehreren Treiber-/Empfängerpaaren (806) für reduzierte Spannung gekoppelt ist, die jeweils ein Treiber-/Empfängerpaar repräsentieren, das einem zweiten Leseverstärker der Speicherschaltung zugeordnet ist, der verwendet wird, um Speicherzellensignale, die durch einen ersten Leseverstärker vorverstärkt wurden, weiter zu verstärken.
  18. Integrierte Speicherschaltung nach Anspruch 17, wobei die Eingangsstufe (402A) einen ersten Feldeffekttransistor (410) und einen zweiten Feldeffekttransistor (408) enthält, wobei Gates des ersten und des zweiten Feldeffekttransistors so konfiguriert sind, daß sie das erste reduzierte Spannungssignal empfangen, wobei der erste und der zweite Feldeffekttransistor einen Schwellenspannungspegel aufweisen, der niedriger als der dem ersten reduzierten Spannungssignal zugeordnete Spannungspegel ist.
  19. Integrierte Speicherschaltung nach Anspruch 18, wobei erste Anschlüsse des ersten und des zweiten Feldeffekttransistors (408, 410) so gekoppelt sind, daß sie ein Zwischenverstärkerfreigabesignal (EN_RD) empfangen, wobei das Zwischenverstärkerfreigabesignal, wenn es freigegeben ist, es der Ausgangsstufe (406A) erlaubt, als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten auszugeben, wobei das Zwischenverstärkerfreigabesignal, wenn es gesperrt ist, den Ausgangsknoten von der Eingangsstufe (402A) und der Pegelumsetzerstufe (404A) entkoppelt.
  20. Integrierte Speicherschaltung nach Anspruch 18, wobei zweite Anschlüsse des ersten und des zweiten Feldeffekttransistors (408, 410) an einen jeweiligen ersten und zweiten Eingangsknoten (416, 418) der Pegelumsetzerstufe (404A) angekoppelt sind.
  21. Integrierte Speicherschaltung nach Anspruch 20, wobei die Pegelumsetzerstufe (404A) einen dritten Feldeffekttransistor (448), einen vierten Feldeffekttransistor (456) und einen fünften Feldeffekttransistor (411) enthält, wobei ein Gate des dritten Feldeffekttransistors (448) an den ersten Eingangsknoten (416) der Pegelumsetzerstufe und einen ersten Anschluß des vierten Feldeffekttransistors (456) angekoppelt ist, wobei ein erster Anschluß des dritten Feldeffekttransistor an VDD angekoppelt ist, wobei ein Gate des vierten Feldeffekttransistors (456) an einen zweiten Anschluß des dritten Feldeffekttransistors (448) und einen ersten Anschluß des fünften Feldeffekttransistors (411) angekoppelt ist, wobei ein zweiter Anschluß des vierten Feldeffekttransistors an VDD angekoppelt ist, wobei ein Gate des fünften Feldeffekttransistors (411) an den zweiten Eingangsknoten (418) der Pegelumsetzerstufe angekoppelt ist und ein zweiter Anschluß des fünften Feldeffekttransistors an VSS angekoppelt ist.
  22. Integrierte Speicherschaltung nach Anspruch 21, wobei der dritte (448) und der vierte Feldeffekttransistor (456) Feldeffekttransistoren des p-Typs repräsentieren, wobei der erste, der zweite und der fünfte Feldeffekttransistor (408, 410, 411) Feldeffekttransistoren des n-Typs repräsentieren.
  23. Integrierte Speicherschaltung nach Anspruch 22, wobei die Ausgangsstufe eine invertierende Tristate-Pufferschaltung (428) enthält, wobei ein erster Anschluß der invertierenden Tristate-Pufferschaltung an den zweiten Anschluß des dritten Feldeffekttransistors (448) und den ersten Anschluß des fünften Feldeffekttransistors (411) angekoppelt ist, wobei ein zweiter Anschluß der invertierenden Tristate-Pufferschaltung an den Ausgangsknoten (PORT A) angekoppelt ist, wobei ein dritter Anschluß der invertierenden Tristate-Pufferschaltung so gekoppelt ist, daß er das Zwischenverstärkerfreigabesignal (EN_RD) empfängt.
  24. Integrierte Speicherschaltung nach Anspruch 22, wobei die Ausgangsstufe (506A) folgendes enthält: einen Inverter (503) mit einem Invertereingang und einem Inverterausgang, wobei der Invertereingang an den zweiten Anschluß des dritten Feldeffekttransistors (448) und den ersten Anschluß des fünften Feldeffekttransistors (411) angekoppelt ist, ein Transmissionsgatter (502) mit einem ersten Transmissionsgatteranschluß, der an den Inverterausgang des Inverters angekoppelt ist, einem zweiten Transmissionsgatteranschluß, der an den Ausgangsknoten (507) angekoppelt ist, und einem dritten Transmissionsgatteranschluß, der so gekoppelt ist, daß er das Zwischenverstärkerfreigabesignal (EN_RD) empfängt.
  25. Integrierte Speicherschaltung nach Anspruch 20, wobei die Pegelumsetzerstufe (604A) und die Ausgangsstufe (606A) einen dritten Feldeffekttransistor (448), einen vierten Feldeffekttransistor (456), einen fünften Feldeffekttransistor (454) und ein Transmissionsgatter (602) enthalten, wobei ein Gate des dritten Feldeffekttransistors (448) an den ersten Eingangsknoten (416) der Pegelumsetzerstufe und einen ersten Anschluß des vierten Feldeffekttransistors (456) angekoppelt ist, wobei ein erster Anschluß des dritten Feldeffekttransistors an VDD angekoppelt ist, wobei ein Gate des vierten Feldeffekttransistors (456) an einen zweiten Anschluß des dritten Feldeffekttransistors (448) und einen ersten Anschluß des Transmissionsgatters (602) angekoppelt ist, wobei ein zweiter Anschluß des vierten Feldeffekttransistors an VDD angekoppelt ist, wobei ein Gate des fünften Feldeffekttransistors (454) an den zweiten Eingangsknoten (418) der Pegelumsetzerstufe angekoppelt ist und ein erster Anschluß des fünften Feldeffekttransistors an VSS angekoppelt ist, wobei ein zweiter Anschluß des Transmissionsgatters (602) so gekoppelt ist, daß er das Zwischenverstärkerfreigabesignal (EN_RD) empfängt, und ein dritter Anschluß des Transmissionsgatters an einen zweiten Anschluß des fünften Feldeffekttransistors (454) angekoppelt ist.
  26. Integrierte Speicherschaltung nach Anspruch 25, wobei der dritte und der vierte Feldeffekttransistor (448, 456) Feldeffekttransistoren des p-Typs repräsentieren und der erste, der zweite und der fünfte Feldeffekttransistor (408, 410, 454) Feldeffekttransistoren des n-Typs repräsentieren.
  27. Integrierte Speicherschaltung nach Anspruch 17, wobei das erste reduzierte Spannungssignal einen Spannungspegel aufweist, der kleiner oder gleich 1V ist.
  28. Integrierte Speicherschaltung nach Anspruch 17, wobei die Signalleitung eine Lesedatenleitung einer Speicherschaltung repräsentiert.
  29. Integrierte Speicherschaltung nach Anspruch 17, wobei die Signalleitung eine Schreibdatenleitung einer Speicherschaltung repräsentiert.
  30. Integrierte Speicherschaltung nach Anspruch 17, wobei die Signalleitung einen signalführenden Leiter einer integrierten Schaltung repräsentiert.
  31. Integrierte Speicherschaltung nach Anspruch 17, wobei die integrierte Schaltung eine Mikroprozessorschaltung repräsentiert.
  32. In einer integrierten Speicherschaltung, Verfahren zur Implementierung einer Spannungszwischenverstärkerschaltung für gemischten Hub (300, 400, 500, 600, 700, 902) auf einer Signalleitung, auf der sich Vollhub-Spannungssignale befinden, in einer integrierten Speicherschaltung, wobei die Vollhub-Spannungssignale einen Vollhub-Spannungspegel aufweisen, der einen internen Spannungspegel (VDD) repräsentiert, auf dem die integrierte Schaltung betrieben wird, und zum Ausgeben von reduzierten Spannungssignalen, wobei die reduzierten Spannungssignale einen Spannungspegel (VREDUCED) aufweisen, der unter dem Vollhub-Spannungspegel liegt, wobei die Spannungszwischenverstärkerschaltung für gemischten Hub dafür konfiguriert ist, an die Signalleitung angekoppelt zu werden, und einen Eingangsknoten (PORT A), der an einen ersten Teil der Signalleitung angekoppelt ist, um ein erstes Vollhub-Spannungssignal zu empfangen, und einen Ausgangsknoten (PORT B), der an einen zweiten Teil der Signalleitung angekoppelt ist, um ein erstes reduziertes Spannungssignal-Spannungssignal auszugeben, besitzt, mit den folgenden Schritten: Ankoppeln des Eingangsknotens (PORT A) an einen ersten Teil der Signalleitung, wobei der Eingangsknoten an eine erste Stufe (402B, 502B, 602B, 702B) der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt ist, wobei die erste Stufe dafür konfiguriert ist, das erste Vollhub-Spannungssignal zu empfangen; Ankoppeln des Ausgangsknotens (PORT B) an den zweiten Teil der Signalleitung, wobei der Ausgangsknoten auch an eine zweite Stufe (404B, 504B, 604B, 704B) der Spannungszwischenverstärkerschaltung für gemischten Hub angekoppelt ist, wobei die zweite Stufe dafür konfiguriert ist, als Reaktion auf das erste Vollhub-Spannungssignal das erste reduzierte Spannungssignal auf dem Ausgangsknoten auszugeben, wobei die zweite Stufe eine Pegelumsetzerstufe und/oder eine Ausgangsstufe enthält; wobei die Spannungszwischenverstärkerschaltung für gemischten Hub (902) mit ihrem Eingangs- und Ausgangsknoten zwischen ein Treiber-/Empfängerpaar (804) zum Empfangen von in die Speicherschaltung zu schreibenden Daten und jedes von mehreren Treiber- /Empfängerpaaren für reduzierte Spannung (806) gekoppelt ist, die jeweils ein Treiber-/Empfängerpaar repräsentieren, das einem zweiten Leseverstärker der Speicherschaltung zugeordnet ist, das zum weiteren Verstärken von durch einen ersten Leseverstärker vorverstärkten Speicherzellensignalen verwendet wird.
  33. Verfahren nach Anspruch 32, weiterhin mit dem Schritt des Empfangens eines Zwischenverstärkerfreigabesignals (EN_WR), wobei es das Zwischenverstärkerfreigabesignal, wenn es freigegeben ist, der zweiten Stufe (404B) erlaubt, als Reaktion auf das erste Vollhub-Spannungssignal das erste reduzierte Spannungssignal auf dem Ausgangsknoten auszugeben, wobei das Zwischenverstärkerfreigabesignal, wenn es gesperrt ist, den Ausgangsknoten (PORT B) von der ersten Stufe (402B) entkoppelt.
  34. Verfahren nach Anspruch 32, wobei die erste Stufe (402B) einen ersten Inverter (460) mit einem Eingang des ersten Inverters und einem Ausgang des ersten Inverters enthält, wobei der Eingang des ersten Inverters so gekoppelt ist, daß er das erste Vollhub-Spannungssignal empfängt, wobei der Ausgang des ersten Inverters an die zweite Stufe (404B) angekoppelt ist.
  35. Verfahren nach Anspruch 34, wobei die zweite Stufe (404B) einen zweiten Inverter (462) und mehrere Feldeffekttransistoren (420, 426, 424, 422) enthält, die zwischen einer Quelle eines ersten reduzierten Spannungspegels (464) mit dem reduzierten Spannungspegel und Vss in Reihe geschaltet sind, wobei der zweite Inverter einen an den Ausgang des ersten Inverters angekoppelten Eingang des zweiten Inverters aufweist, wobei der zweite Inverter einen an ein Gate eines ersten Feldeffekttransistors (426) der mehreren Feldeffekttransistoren angekoppelten Ausgang des zweiten Inverters aufweist.
  36. Verfahren nach Anspruch 35, weiterhin mit dem Schritt des Ankoppelns eines ersten Anschlusses des ersten Feldeffekttransistors (426) der mehreren Feldeffekttransistoren an einen ersten Anschluß eines zweiten Feldeffekttransistors (420) der mehreren Feldeffekttransistoren und des Koppelns eines Gates des zweiten Feldeffekttransistors der mehreren Feldeffekttransistoren dergestalt, daß es das Zwischenverstärkerfreigabesignal (EN_WR) empfängt.
  37. Verfahren nach Anspruch 36, weiterhin mit dem Schritt des Ankoppelns eines zweiten Anschlusses des zweiten Feldeffekttransistors (420) der mehreren Feldeffekttransistoren an eine Quelle mit reduziertem Spannungspegel mit dem reduzierten Spannungspegel.
  38. Verfahren nach Anspruch 35, weiterhin mit dem Schritt des Ankoppelns des Ausgangs des ersten Inverters an ein Gate eines dritten Feldeffekttransistors (424) der mehreren Feldeffekttransistoren, wobei ein erster Anschluß des dritten Feldeffekttransistors der mehreren Feldeffekttransistoren an den Ausgangsknoten (PORT B) und einen zweiten Anschluß des ersten Feldeffekttransistors (426) der mehreren Feldeffekttransistoren angekoppelt ist.
  39. Verfahren nach Anspruch 38, weiterhin mit dem Schritt des Ankoppelns eines zweiten Anschlusses des dritten Feldeffekttransistors (424) der mehreren Feldeffekttransistoren an einen ersten Anschluß eines vierten Feldeffekttransistors (422) der mehreren Feldeffekttransistoren und des Koppelns eines Gates des vierten Feldeffekttransistors der mehreren Feldeffekttransistoren dergestalt, daß es das Zwischenverstärkerfreigabesignal (EN_WR) empfängt, und Ankoppeln eines zweiten Anschlusses des vierten Feldeffekttransistors (422) der mehreren Feldeffekttransistoren an Vss.
  40. Verfahren nach Anspruch 35, weiterhin umfassend das Ankoppeln eines ersten Anschlusses des ersten Feldeffekttransistors (N2) der mehreren Feldeffekttransistoren an eine Quelle verringerter Spannung mit dem reduzierten Spannungspegel und Ankoppeln eines zweiten Anschlusses des ersten Feldeffekttransistors der mehreren Feldeffekttransistoren an einen ersten Anschluß eines zweiten Feldeffekttransistors (N1) der mehreren Feldeffekttransistoren und Ankoppeln eines Gates des zweiten Feldeffekttransistors der mehreren Feldeffekttransistoren an den Ausgang des ersten Inverters.
  41. Verfahren nach Anspruch 40, weiterhin umfassend das Ankoppeln eines zweiten Anschlusses des zweiten Feldeffekttransistors (N1) der mehreren Feldeffekttransistoren an Vss.
  42. Verfahren nach Anspruch 41, weiterhin umfassend das Bereitstellen eines Transmissionsgatters (508) mit einem Transmissionsgattereingang und einem Transmissionsgatterausgang und eines Transmissionsgattersteueranschlusses mit der zweiten Stufe (506B), wobei das Verfahren weiterhin folgendes umfaßt: Ankoppeln des Transmissionsgattereingangs an den zweiten Anschluß des ersten Feldeffekttransistors (N2) der mehreren Feldeffekttransistoren und den ersten Anschluß des zweiten Feldeffekttransistors (N1) der mehreren Feldeffekttransistoren, Ankoppeln des Transmissionsgatterausgangs an den Ausgangsknoten (512) und Koppeln des Transmissionsgattersteueranschlusses dergestalt, daß er das Zwischenverstärkerfreigabesignal (EN_WR) empfängt.
  43. Verfahren nach Anspruch 32, wobei die verringerten Spannungssignale einen Spannungspegel aufweisen, der kleiner oder gleich 1V ist.
  44. Verfahren nach Anspruch 32, wobei die integrierte Schaltung eine Mikroprozessorschaltung repräsentiert.
  45. Integrierte Speicherschaltung mit einer Spannungszwischenverstärkerschaltung für gemischten Hub (300, 400, 500, 600, 700, 902), wobei die Spannungszwischenverstärkerschaltung für gemischten Hub dafür konfiguriert ist, an eine Signalleitung angekoppelt zu werden, auf der sich Vollhub-Spannungssignale befinden, wobei die Vollhub-Spannungssignale einen Vollhub-Spannungspegel aufweisen, der einen internen Spannungspegel (VDD) repräsentiert, auf dem die integrierte Schaltung betrieben wird, und zum Ausgeben reduzierter Spannungssignale, wobei die reduzierten Spannungssignale einen Spannungspegel (VREDUCED) aufweisen, der unter dem Vollhub-Spannungspegel liegt, wobei die Spannungszwischenverstärkerschaltung für gemischten Hub einen Eingangsknoten (PORT A), der an einen ersten Teil der Signalleitung angekoppelt ist, um ein erstes Vollhub-Spannungssignal zu empfangen, und einen Ausgangsknoten (PORT B), der an einen zweiten Teil der Signalleitung angekoppelt ist, um ein erstes reduziertes Spannungssignal-Spannungssignal auszugeben, besitzt, umfassend: eine erste Stufe (402B, 502B, 602B, 702B) mit dem Eingangsknoten (PORT A) zum Empfangen des ersten Vollhub-Spannungssignals; und eine zweite Stufe (404B, 504B, 604B, 704B), die an die erste Stufe angekoppelt ist, wobei die zweite Stufe so konfiguriert ist, daß sie als Reaktion auf die erste Vollhub-Spannung das erste reduzierte Spannungssignal auf dem Ausgangsknoten (PORT B) ausgibt, wobei die zweite Stufe eine Pegelumsetzerstufe und/oder eine Ausgangsstufe enthält; wobei die Spannungszwischenverstärkerschaltung für gemischten Hub (902) mit ihrem Eingangs- und Ausgangsknoten zwischen ein Treiber-/Empfängerpaar (804) zum Empfangen von in die Speicherschaltung zu schreibenden Daten und jedes von mehreren Treiber-/Empfängerpaaren für reduzierte Spannung (806) gekoppelt ist, die jeweils ein Treiber-/Empfängerpaar repräsentieren, das einem zweiten Leseverstärker der Speicherschaltung zugeordnet ist, das zum weiteren Verstärken von durch einen ersten Leseverstärker vorverstärkten Speicherzellensignalen verwendet wird.
  46. Integrierte Speicherschaltung nach Anspruch 45, wobei die erste Stufe (402B) einen ersten Inverter (460) mit einem Eingang des ersten Inverters und einem Ausgang des ersten Inverters enthält, wobei der Eingang des ersten Inverters so gekoppelt ist, daß er das erste Vollhub-Spannungssignal empfängt, wobei der Ausgang des ersten Inverters an die zweite Stufe (404B) angekoppelt ist.
  47. Integrierte Speicherschaltung nach Anspruch 46, wobei die zweite Stufe (404B) einen zweiten Inverter (462) und mehrere Feldeffekttransistoren (420, 426, 424, 422) enthält, die zwischen einer Quelle eines ersten reduzierten Spannungspegels (464) mit dem reduzierten Spannungspegel und Vss in Reihe geschaltet sind, wobei der zweite Inverter einen an den Ausgang des ersten Inverters angekoppelten Eingang des zweiten Inverters aufweist, wobei der zweite Inverter einen an ein Gate eines ersten Feldeffekttransistors (426) der mehreren Feldeffekttransistoren angekoppelten Ausgang des zweiten Inverters aufweist.
  48. Integrierte Speicherschaltung nach Anspruch 47, wobei ein erster Anschluß des ersten Feldeffekttransistors (426) der mehreren Feldeffekttransistoren an einen ersten Anschluß eines zweiten Feldeffekttransistors (420) der mehreren Feldeffekttransistoren angekoppelt ist und ein Gate des zweiten Feldeffekttransistors der mehreren Feldeffekttransistoren so gekoppelt ist, daß es das Zwischenverstärkerfreigabesignal (EN_WR) empfängt.
  49. Integrierte Speicherschaltung nach Anspruch 48, wobei ein zweiter Anschluß des zweiten Feldeffekttransistors (420) der mehreren Feldeffekttransistoren an eine Quelle eines reduzierten Spannungspegels mit dem reduzierten Spannungspegel angekoppelt ist.
  50. Integrierte Speicherschaltung nach Anspruch 47, wobei der Ausgang des ersten Inverters an ein Gate eines dritten Feldeffekttransistors (424) der mehreren Feldeffekttransistoren angekoppelt ist, und ein erster Anschluß des dritten Feldeffekttransistors der mehreren Feldeffekttransistoren an den Ausgangsknoten (PORT B) und einen zweiten Anschluß des ersten Feldeffekttransistors (426) der mehreren Feldeffekttransistoren angekoppelt ist.
  51. Integrierte Speicherschaltung nach Anspruch 50, wobei ein zweiter Anschluß des dritten Feldeffekttransistors (424) der mehreren Feldeffekttransistoren an einen ersten Anschluß des vierten Feldeffekttransistors (422) der mehreren Feldeffekttransistoren angekoppelt ist, ein Gate des vierten Feldeffekttransistors der mehreren Feldeffekttransistoren so gekoppelt ist, daß es das Zwischenverstärkerfreigabesignal (EN_WR) empfängt, und ein zweiter Anschluß des vierten Feldeffekttransistors (422) der mehreren Feldeffekttransistoren an Vss angekoppelt ist.
  52. Integrierte Speicherschaltung nach Anspruch 47, wobei ein erster Anschluß des ersten Feldeffekttransistors (N2) der mehreren Feldeffekttransistoren an eine Quelle reduzierter Spannung mit dem reduzierten Spannungspegel angekoppelt ist, ein zweiter Anschluß des ersten Feldeffekttransistors der mehreren Feldeffekttransistoren an einen ersten Anschluß eines zweiten Feldeffekttransistors (N1) der mehreren Feldeffekttransistoren angekoppelt ist und ein Gate des zweiten Feldeffekttransistors (N1) der mehreren Feldeffekttransistoren an den Ausgang des ersten Inverters angekoppelt ist.
  53. Integrierte Speicherschaltung nach Anspruch 52, wobei ein zweiter Anschluß des zweiten Feldeffekttransistors (N1) der mehreren Feldeffekttransistoren an Vss angekoppelt ist.
  54. Integrierte Speicherschaltung nach Anspruch 53, weiterhin mit einem Transmissionsgatter (508) mit einem Transmissionsgattereingang und einem Transmissionsgatterausgang und einem Transmissionsgattersteueranschluß mit der zweiten Stufe (506B), wobei der Transmissionsgattereingang an den zweiten Anschluß des ersten Feldeffekttransistors (N2) der mehreren Feldeffekttransistoren und den ersten Anschluß des zweiten Feldeffekttransistors (N1) der mehreren Feldeffekttransistoren angekoppelt ist, wobei der Transmissionsgatterausgang an den Ausgangsknoten (512) angekoppelt ist und der Transmissionsgattersteueranschluß so gekoppelt ist, daß er das Zwischenverstärkerfreigabesignal (EN_WR) empfängt.
  55. Integrierte Speicherschaltung nach Anspruch 45, wobei die reduzierten Spannungssignale einen Spannungspegel aufweisen, der kleiner oder gleich 1V ist.
  56. Integrierte Speicherschaltung nach Anspruch 45, wobei die integrierte Schaltung eine Mikroprozessorschaltung repräsentiert.
  57. Integrierte Speicherschaltung mit einer Spannungszwischenverstärkerschaltung für gemischten Hub, wobei die Spannungszwischenverstärkerschaltung für gemischten Hub (300, 400, 500, 600, 700, 902) dafür konfiguriert ist, zwischen einen ersten Teil einer Signalleitung, der auf einem reduzierten Spannungspegel betrieben wird, und einen zweiten Teil der Signalleitung, der auf einem Vollhub-Spannungspegel betrieben wird, gekoppelt zu werden, wobei der Vollhub-Spannungspegel einen internen Spannungspegel (VDD) repräsentiert, auf dem die integrierte Schaltung betrieben wird, wobei die Spannungszwischenverstärkerschaltung für gemischten Hub dafür konfiguriert ist, ein erstes reduziertes Spannungssignal zu empfangen und als Reaktion auf einen ersten Zustand eines Zwischenverstärkerfreigabesignals (EN_RD) ein erstes Vollhub-Spannungssignal auszugeben, wobei die Spannungszwischenverstärkerschaltung für gemischten Hub dafür konfiguriert ist, das erste Vollhub-Spannungssignal zu empfangen und als Reaktion auf einen zweiten Zustand des Zwischenverstärkerfreigabesignals (EN_WR) das erste reduzierte Spannungssignal auszugeben, umfassend eine erste unidirektionale Zwischenverstärkerschaltung (300A, 400A, 500A, 600A, 700A), die zwischen den ersten Teil der Signalleitung und den zweiten Teil der Signalleitung gekoppelt ist, wobei die erste unidirektionale Zwischenverstärkerschaltung enthält: eine erste unidirektionale Zwischenverstärkereingangsstufe (402A, 502A, 602A, 702A) mit dem ersten Eingangsknoten, wobei der erste Eingangsknoten an den ersten Teil der Signalleitung angekoppelt ist, wobei die Eingangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung dafür konfiguriert ist, als Reaktion auf den ersten Zustand des Zwischenverstärkerfreigabesignals das erste reduzierte Spannungssignal auf dem ersten Teil der Signalleitung zu empfangen; eine Pegelumsetzerstufe der ersten unidirektionalen Zwischenverstärkerschaltung (404A, 504A, 604A, 704A), die an die Eingangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung angekoppelt ist, wobei die Pegelumsetzerstufe der ersten unidirektionalen Zwischenverstärkerschaltung dafür angeordnet ist, als Reaktion auf das erste reduzierte Spannungssignal mindestens ein Pegelumsetzerstufensteuersignal auszugeben, wenn sich das Zwischenverstärkerfreigabesignal in dem ersten Zustand befindet, wobei ein Spannungspegel des mindestens einen Pegelumsetzerstufensteuersignals höher als ein Spannungspegel ist, der dem ersten reduzierten Spannungssignal zugeordnet ist; und eine Ausgangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung (406A, 506A, 606A, 706A) mit einem an den zweiten Teil der Signalleitung angekoppelten ersten Ausgangsknoten, wobei die Ausgangsstufe der ersten unidirektionalen Zwischenverstärkerschaltung dafür konfiguriert ist, als Reaktion auf das mindestens eine Pegelumsetzerstufensteuersignal das Vollhub-Spannungssignal auf dem Ausgangsknoten auszugeben, wenn sich das Zwischenverstärkerfreigabesignal in dem ersten Zustand befindet, und eine zweite unidirektionale Zwischenverstärkerschaltung (300B, 400B, 500B, 600B, 700B), die zwischen den ersten Teil der Signalleitung und den zweiten Teil der Signalleitung gekoppelt ist, wobei die zweite unidirektionale Zwischenverstärkerschaltung folgendes enthält: eine erste Stufe (402B, 502B, 602B, 702B) mit einem zweiten Eingangsknoten, der an den zweiten Teil der Signalleitung angekoppelt ist, um das erste Vollhub-Spannungssignal auf dem zweiten Teil der Signalleitung zu empfangen, wenn das Zwischenverstärkerfreigabesignal einen zweiten Zustand aufweist; und eine zweite Stufe (404B, 504B, 604B, 704B), die an die erste Stufe angekoppelt ist, wobei die zweite Stufe einen an den ersten Teil der Signalleitung angekoppelten zweiten Ausgangsknoten aufweist, wobei die zweite Stufe so konfiguriert ist, daß sie als Reaktion auf die erste Vollhub-Spannung das erste reduzierte Spannungssignal auf dem Ausgangsknoten ausgibt, wenn das Zwischenverstärkerfreigabesignal einen zweiten Zustand aufweist, wobei die zweite Stufe eine Pegelumsetzerstufe und/oder eine Ausgangsstufe enthält; wobei die Spannungszwischenverstärkerschaltung für gemischten Hub (902) zwischen ein Treiber-/Empfängerpaar (804) zum Empfangen oder Weiterleiten von in die Speicherschaltung zu schreibenden oder von dieser zu lesenden Daten und jedes von mehreren Treiber-/Empfängerpaaren für reduzierte Spannung (806) gekoppelt ist, die jeweils ein Treiber-/Empfängerpaar repräsentieren, das einem zweiten Leseverstärker der Speicherschaltung zugeordnet ist, der zum weiteren Verstärken von durch einen ersten Leseverstärker vorverstärkten Speicherzellensignalen verwendet wird.
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