DE19916606A1

DE19916606A1 - Umsetzer für differentielle Eingabe und einseitige Ausgabe

Info

Publication number: DE19916606A1
Application number: DE19916606A
Authority: DE
Inventors: Oscar W Freitas
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1998-04-14
Filing date: 1999-04-13
Publication date: 1999-10-21
Also published as: US6252432B1; JP2000188530A; KR19990083148A

Abstract

Es wird eine Schaltung auf CMOS-Basis zum Umsetzen einer differentiellen Eingabe in eine einseitige Ausgabe geschaffen, die imstande ist, große Lasten mit einem kleinen oder ohne Kompromiß in der Geschwindigkeit anzusteuern. Dieser Umsetzer liefert ein symmetrisches einseitiges Ausgangssignal, das imstande ist, einen weiten Bereich von Lasten mit minimaler Verzerrung anzusteuern. Im Gegensatz zu früheren derartigen Umsetzern stellt die Schaltung der vorliegenden Erfindung sicher, daß das Ausgangssignal direkt mit der Hochspannungsschiene gekoppelt ist, nachdem es auf logisch HOCH geschaltet ist, und diese Kopplung wirksam bleibt, bis ein Eingangssignal empfangen wird, das den Ausgang auf logisch NIEDRIG schalten läßt. Wenn das Ausgangssignal auf logisch NIEDRIG geschaltet wird, wird es entsprechend direkt mit der Niederspannungsschiene der Schaltung gekoppelt und so gelassen, bis es positiv auf logisch HOCH geschaltet wird. Dieses Merkmal stellt sicher, daß ohne Rücksicht auf eine Last das Ausgangssignal ganz zum richtigen logischen Zustand schaltet.

Description

Die vorliegende Erfindung bezieht sich auf das Gebiet von Schaltungen zum Umsetzen einer differentiellen Eingabe in ei ne einseitige Ausgabe. Insbesondere bezieht sich die vorlie gende Erfindung auf derartige Umsetzerschaltungen auf CMOS- Basis. Außerdem betrifft die vorliegende Erfindung insbeson dere solche CMOS-Umsetzer, bei denen die Geschwindigkeit von entscheidender Bedeutung ist, jedoch die Umsetzerkonstruktion über einen weiten Bereich von Ausgangslasten verwendbar sein muß. Die vorliegende Erfindung bezieht sich ganz besonders auf derartige CMOS-Umsetzerschaltungen, die unter Bedingungen funktionieren müssen, die erfordern, daß derartige Umsetzer mit einer sehr hohen Geschwindigkeit arbeiten, während große Ausgangslasten angesteuert werden.

Differentiell-Einseitig-Umsetzer werden in einer Reihe von Anwendungen verwendet, um ein differentielles Eingangs signal in ein einseitiges Ausgangssignal umzuwandeln. Das differentielle Eingangssignal wird durch zwei Leitungen ge liefert, die im allgemeinen keinen gut definierten Referenz pegel aufweisen, und kann im allgemeinen potentialfrei bzw. schwebend sein, wobei das Eingangssignal gleich der Differenz im Potential zwischen den beiden Leitungen ist. Die einseiti ge Ausgabe wird auf ein festes Potential, typischerweise die Erdung bezogen. Im allgemeinen ist das Signal ein digitales, das aus einer Reihe logisch hoher und logisch niedriger Werte besteht. Abgesehen vom Liefern einer Umwandlung von differen tiell auf einseitig werden diese Umsetzer auch verwendet, um die Amplitude des ankommenden Signalpaares bis zum notwendi gen Betrag zu erhöhen, um ein Signal bereit zustellen, das ro bust genug ist, um in darauffolgenden Stufen nützlich zu sein. Zur Beschreibung des Hintergrundes und der Neuheit der vorliegenden Erfindung wird der Ausdruck "Umsetzer", außer er ist weiter eingeschränkt, verwendet, um auf einen Umsetzer von einer differentiellen Eingabe in eine einseitige Ausgabe zu verweisen. Der Ausdruck wird überdies auf derartige Umset zer beschränkt sein, die statt auf bipolaren Transistoren auf MOSFET basieren. Der Umsetzer wird stellenweise als eine Kom bination einer Vorverstärkerstufe und einer Wandlerstufe dis kutiert, wobei die Vorverstärkerstufe ein differentielles Zwischensignal erzeugt, das bezüglich des differentiellen Eingangssignals verstärkt ist, und die Wandlerstufe die ei gentliche Umwandlung des (verstärkten) differentiellen Si gnals in ein einseitiges Signal durchführt.

Kuo (US-Patent 5 491 455, das am 13. Februar 1996 erteilt und National Semiconductor Corporation übertragen wurde) legt einen CMOS-Umsetzer dar. Fig. 1 (Stand der Technik) veran schaulicht das Herz der Umsetzerschaltung von Kuo, wobei die Vorverstärkerstufe nicht gezeigt ist. Leider arbeitet für allgemeine Anwendungen die von Kuo gelehrte Schaltung unter bestimmten Ausgangslastzuständen nicht richtig. Außerdem gibt es eine Asymmetrie im Betrieb des Kuo-Umsetzers, die dessen Verwendung in anderer Weise beschränkt. Das schwerwiegendste Problem ist jedoch das des Umgangs mit großen Lasten. In Fig. 1 kann man erkennen, daß die einseitige Ausgabe des Umsetzers in einen Inverter geht. Je größer der Inverter ist, desto größer ist die kapazitive Belastung auf Vout und desto länger dauert es, um Vout (und den Invertereingang) HOCH zu fahren bzw. zu treiben. (Eine der Folgen der Asymmetrie des Kuo- Umsetzers ist, daß das Problem eher beim Übergang von NIEDRIG nach HOCH entsteht, als daß es für beide Übergänge besteht.) Es ist nun eine besondere Eigenart der Kuo-Schaltung, daß der Vout HOCH treibende Strom für ein begrenztes Zeitintervall nach einem logischen Wechsel im Eingangssignal geliefert und danach der Strom abgeschaltet wird. Daher kann es geschehen, daß, bevor ein ausreichender Steuerstrom zugeführt wurde, um Vout HOCH zu setzen, diese Abschaltung stattfindet, was Vout irgendwo zwischen NIEDRIG und HOCH schweben läßt. Dies hat offensichtliche nachteilige Konsequenzen für den Betrieb je der beliebigen Schaltung, die vom Umsetzer abhängig ist.

Eine Lösung für das Problem besteht darin, eine Reihe von CMOS-Invertern zu verwenden. Dies ermöglicht eine große Ge samtverstärkung, ohne zu erfordern, daß Vout mit einer einzi gen großen Kapazitanz belastet wird. Eine Reihe von Invertern mit kleinen Flächen kann die gleiche Gesamtverstärkung wie ein einziger Inverter mit großer Fläche liefern, während es für Vout den Anschein hat, daß sie die Kapazitanz des ur sprünglichen aufweist. Diese Lösung ist durchführbar, solange die Schaltung, in der der Umsetzer gerade verwendet wird, die reduzierte Schaltgeschwindigkeit tolerieren kann, zu der ein Einfügen einer Reihe von Invertern in den Signalweg führt. Sogar unter diesen toleranten Umständen ist die Verwendung einer Anzahl Flächen verbrauchender Inverter im allgemeinen nicht wünschenswert.

Um das Problem mit dem Kuo-Umsetzer im einzelnen zu er kennen, sei wieder auf Fig. 1 verwiesen, die die Wandlerstufe dieses Umsetzers zeigt. IN sei NIEDRIG (und IN_BAR HOCH) ge schaltet. Die Eingabe IN schaltet dann N5 und N4 aus. IN_BAR HOCH schaltet N2 und N3 ein. Wegen der Kopplung durch den zu Anfang eingeschalteten N6 mit der Niederspannungs-Leistungs schiene ist der Drain-Anschluß von N3 NIEDRIG. Dies bewirkt, daß eine NIEDRIG-Spannung an den Gate-Anschluß von P3 ange legt ist, der durchsteuert bzw. einschaltet, wobei Vout mit Vcc gekoppelt wird. Daß N2 auf Sättigung bzw. durchgeschaltet (engl. on hard) bleibt (weil IN_BAR HOCH die Gate-Spannung von N2 HOCH hält), bedeutet jedoch, daß durch den immer ein geschalteten N7 eine Verbindung zwischen dem Drain-Anschluß von N2 und der ERDUNG (GND) eingerichtet ist. In einer sehr kurzen Zeit wird dies den Drain-Anschluß des N1 mit gekoppel tem Drain und Gate NIEDRIG ziehen. Da dieser Punkt direkt mit dem Gate-Anschluß von N6 verbunden ist, wird dies N6 nach ei nem bestimmten Intervall abschalten. Dies wiederum schneidet Vout von ihrer Verbindung mit Vcc ab und läßt sie schweben. Hat Vout unter diesen Umständen die Schwelle zu HOCH noch nicht passiert, wird sie es nie. Unter diesen Umständen ist Vout mit einer großen Last gekoppelt. Wie oben dargelegt wur de, verschlechtert die "Lösung", die dafür zur Verfügung steht und bei der anstelle eines großen eine Reihe kleiner Inverter verwendet wird, die Durchsatz-Signalgeschwindigkeit, was in einer Reihe wichtiger Anwendungen nicht toleriert wer den kann.

Deshalb wird eine Schaltung zum Umsetzen einer differen tiellen Eingabe in eine einseitige Ausgabe benötigt, die ei nen weiten Bereich von Lasten ohne eine grundlegende Kon struktionsänderung bedienen kann. Man benötigt ebenfalls eine derartige Schaltung, die keine erhöhten Chipflächenanforde rungen zur Folge hat, einfach ist und minimale Leistung ver langt. Schließlich benötigt man eine derartige Schaltung, die keine Kompromisse in der Geschwindigkeit eingeht, um einen weiten Bereich von Lasten zu versorgen.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltung zum Umsetzen einer differentiellen Eingabe in eine einseitige Ausgabe herzustellen, die einen weiten Be reich von Lasten ohne eine grundlegende Konstruktionsänderung bedienen kann. Zusätzliche Aufgaben sind, daß die Schaltung keine erhöhten Chipflächenanforderungen oder keinen langsame ren Betrieb zur Folge hat und minimale Leistung benötigt, um zu arbeiten.

Die Umsetzerschaltung der vorliegenden Erfindung besei tigt die Trennung von mittlerem Schalten und Hochziehen bzw. Pullup (engl. mid-switching pull-up disconnect), die die Kuo- Umsetzerschaltung bei Vorhandensein einer großen Last beein trächtigt. Außerdem erreicht die Umsetzerschaltung der vor liegenden Erfindung dies, ohne einen Kompromiß bei der Durch satzgeschwindigkeit einzugehen.

Der grundlegende Unterschied zwischen dem Umsetzer nach dem Stand der Technik und dem Umsetzer der vorliegenden Er findung besteht darin, daß im letztgenannten Fall der Umset zerausgang, wenn er einmal auf logisch HOCH geschaltet ist, mit der Hochspannungsschiene gekoppelt bleibt, bis die Schal tung NIEDRIG geschaltet wird (d. h. bis der Ausgang positiv geschaltet wird). In der vorliegenden Erfindung bleibt, wenn der Ausgang NIEDRIG geschaltet ist, er entsprechend mit der Niederspannungsschiene gekoppelt, bis er positiv HOCH ge schaltet wird. Dies kann man mit Verweis auf Fig. 2 verste hen, die die Wandlerstufe der vorliegenden Erfindung zeigt.

In dieser Darstellung des Umsetzers der vorliegenden Er findung sind IPP und INN Spannungsgeneratoren, die bekannte Verfahren nutzen, um die Gate-Anschlüsse von P3 bzw. N3 anzu steuern, um sicherzustellen, daß diese Transistoren einge schaltet, nicht aber durchgeschaltet sind. Das heißt, es wird über jeden von ihnen einen signifikanten Spannungsabfall zwi schen Source- und Drain-Anschluß geben, solange durch sie Strom fließt. Wenn jedoch der Strom aufhört, werden die Drain-Knoten dieser Transistoren auf Vcc bzw. ERDUNG fahren. Für alle praktischen Zwecke arbeiten sie genau wie passive Wi derstände und können in der Tat durch einfache Widerstände ersetzt werden, sollte sich dies im Herstellungsverfahren oder in der Implementierung der Schaltung als vorteilhaft er weisen.

Weiter auf Fig. 2 verweisend, sei angenommen, daß IN NIEDRIG geschaltet worden ist (und als Konsequenz IN_BAR HOCH ist). Dies schaltet P4 ein. Ist der Drain-Anschluß von P4 mit Vout verbunden, richtet dies eine Kopplung zwischen dem Drain-Anschluß des immer eingeschalteten P3 und Vout ein. P4 kann somit als eine Pullup-unterstützende Vorrichtung be trachtet werden, weil sie durch Koppeln von Vout mit P3 ge stattet, daß der Strom, der notwendig ist, um Vout HOCH zu treiben, zum Ausgangsknoten fließt. Nichtsdestotrotz kann dieser Stromweg Vout nicht ganz auf Vcc treiben. (Es sei be merkt, daß, bevor P4 eingeschaltet wird, dessen hohe Seite - d. h. dessen Source-Knoten - und die niedrige Seite von P3 - d. h. dessen Drain-Anschluß - beim gleichen Potential wie die Spannungs-Leistungsschiene sein werden. Nur nachdem Strom durch P3 zu fließen beginnt, entwickelt sich der Spannungsab fall über ihn. In dieser Hinsicht arbeitet die Kombination von IPP und P3 wie eine Passivwiderstandsvorrichtung.) Zur gleichen Zeit wird ein anderer Weg eingerichtet, weil IN_BAR HOCH N1 einschaltet. Dies liefert (weil der immer eingeschal tete N3 einen Weg zur ERDUNG schafft) die Gate-Spannung an P2, die notwendig ist, um ihn durchzuschalten. An diesem Punkt ist Vout durch P2 mit der Spannungs-Leistungs schiene Vcc gekoppelt und auf Vcc hochgefahren. Es sei be merkt, daß, wenn P2 einmal eingeschaltet ist, nichts ge schieht, um ihn auszuschalten, solange IN_BAR HOCH ist. Es sei auch bemerkt, daß, während Vout auf Vcc hochfährt, der Strom durch P3 aufhört (weil der Spannungsabfall vom Source- zum Drain-Anschluß über ihn nicht länger bestehen wird, der nötig ist, um einen Strom aufrechtzuerhalten). Wenn sich die Eingangslogik ändert, wobei IN_BAR NIEDRIG fährt, schaltet N1 aus, und der Stromfluß durch P1 hört auf. Wenn der Strom durch P1 aufhört, fährt der Drain-Knoten dieses Transistors mit gekoppeltem Drain und Gate auf Vcc, was zur Folge hat, daß eine Logisch-HOCH-Spannung an den Steuerknoten von P2 an gelegt wird, die P2 ausschaltet. Wegen des Vorhandenseins von P1 bliebe aber P2 eingeschaltet, wobei dessen Steuerknoten isoliert ist, wenn IN_BAR NIEDRIG geschaltet wird. Dies würde wiederum zu einer direkten Kopplung zwischen den beiden Lei stungsschienen führen, wenn N2 eingeschaltet wird (siehe un ten). In diesem Sinne ist P1, oder welche Vorrichtung auch immer den Zweck erfüllt, zu verhindern, daß der Steuerknoten von P2 isoliert wird, eine Halte- bzw. verankernde Vorrich tung.

Ein ähnlicher (und symmetrischer) Mechanismus treibt Vout NIEDRIG, wenn die differentielle Eingabe in die in Fig. 2 ge zeigte Schaltung so schaltet, daß IN_BAR NIEDRIG fährt und IN HOCH fährt. IN HOCH schaltet N2 ein, was somit Vout durch N3 mit der ERDUNG koppelt. Dies liefert einen Stromfluß zu Vout, um sie NIEDRIG zu treiben, der jedoch wegen des Abfalls über N3 Vout nicht von selbst auf ERDUNG treiben wird. Gleichzei tig wird es einen anderen Weg geben, der eingerichtet ist, um einen Strom zu liefern, um Vout NIEDRIG zu treiben. Ist IN_BAR NIEDRIG, wird P5 eingeschaltet, was den Drain-Anschluß von P5 HOCH (durch P3) setzt. Dies schaltet N4 durch. N4 ver bindet dann Vout direkt mit der ERDUNG und verbindet sie auch weiterhin bis zum nächsten positiven Schalten der Schaltung. Es sei bemerkt, daß, weil Vout durch N2 mit dem Drain- Anschluß von N3 gekoppelt bleibt, der Strom durch N3 aufhören wird, während Vout ERDUNG erreicht. Es sei auch bemerkt, daß, solange IN_BAR NIEDRIG bleibt, N4 durchgeschaltet bleibt, wo bei Vout mit ERDUNG verbunden ist. Der Transistor N5 spielt eine zu der von P1 analoge Rolle, was sicherstellt, daß N4 ausschaltet, wenn IN_BAR HOCH schaltet.

Bis zu diesem Punkt wurden Umsetzerschaltungen als selb ständige Schaltungen dargestellt. Obwohl angegeben wurde, daß sie als Teil einer größeren Schaltung verwendet werden, wurde nicht angegeben, daß sie selbst als Schaltungsmodule norma lerweise mit einer Vorverstärkerstufe ausgestattet sind, die den Pegel des differentiellen Signals bis zu dem Punkt bringt, an dem der Umsetzerteil der Schaltung arbeiten kann. Mit anderen Worten muß man, wenn eine Umsetzerschaltung ge schaffen wird, normalerweise eine geeignete Vorverstärkerstu fe für den Umsetzer vorsehen, sollte der verfügbare Pegel des differentiellen Signals nicht ausreichen, um den Wandler an zusteuern (umgekehrt kann, falls dieses Signal schon eine ausreichende Größe hat, der Wandler ohne Vorverstärkung, d. h. ohne Eingangsstufe verwendet werden). Dies ist allgemein in Fig. 3 angezeigt, in der eine allgemeine Eingangsstufe des Umsetzers mit dem Umsetzer der vorliegenden Erfindung gezeigt ist. Die gesamte Umsetzerschaltung kann man nun als aus einer Eingangsstufe und einer Wandlerstufe bestehend auffassen. Die spezielle, mit der Wandlerstufe der vorliegenden Erfindung zu verwendende Eingangsstufe ist durch die Anwendung bestimmt, für die die Schaltung verwendet wird. Die Anzahl und Größe der Inverter am Umsetzerausgang ist entsprechend durch die spezielle Anwendung bestimmt. Einer der Vorteile der vorlie genden Erfindung besteht darin, daß sie eine grundlegende Wandlerschaltungskonstruktion vorsieht, die in einem weiten Bereich von Anwendungen verwendet werden kann, d. h. die Not wendigkeit eliminiert, Wandlerkonstruktionen ad hoc in Abhän gigkeit von der erwarteten Last oder anderen spezifischen Ge sichtspunkten der Anwendung zu entwerfen. Es sollte betont werden, daß die vorliegende Umsetzerschaltung nicht nur in dieser Hinsicht flexibel ist, sondern daß sie auch Umsetzer anforderungen in Anwendungen erfüllen kann, die sowohl Ge schwindigkeit als auch die Fähigkeit erfordern, eine große Ausgangslast zu handhaben. Dies heißt nicht, daß eine derar tige Schaltung mit einer speziellen Anordnung von Ausgangsin vertern und einer speziellen Eingangsstufe in irgendeine be liebige Schaltung gesteckt werden kann, die einen Umsetzer benötigt. Vielmehr bedeutet dies, daß die Konzepte der Umset zerkonstruktion der vorliegenden Erfindung in Schaltungen verwendet werden können, die einen weiten Bereich von Aus gangslastimpedanzen aufweisen, solange die spezifische Aus führungsform der Erfindung (Größe und Anzahl der Ausgangsin verter, Art der Eingangsstufe etc.) im übrigen auf die Schal tungsanforderungen zugeschnitten ist. Dieses Zuschneiden be zieht sich auf solche periphere Punkte, wie Größe und Anzahl von Ausgangsverstärkern, die Verstärkung der Eingangsstufe des Umsetzers und dergleichen.

Schließlich sollte besonders erwähnt werden, daß, ob gleich um der Verdeutlichung willen der Schaltung der vorlie genden Erfindung eine spezielle Form (d. h. die für die Wand lerstufe in Fig. 2 und Fig. 3 gezeigte Form) zugeordnet wur de, die Erfindung selbst allgemeiner als diese Form ist. Ein Hauptgesichtspunkt der vorliegenden Erfindung besteht in der Tatsache, daß beim Schalten des Ausgangssignals auf lo gisch HOCH die vorliegende Schaltung dieses Signal direkt mit der Hochspannungsschiene verbindet und es dort für die Dauer der Zeit läßt, in der das Signal in diesem logischen Zustand sein soll.

Ein Ausführungsbeispiel einer Umsetzerschaltung gemäß der vorliegenden Erfindung wird im folgenden anhand der beigefüg ten Zeichnung ausführlich erläutert. Es zeigen:

Fig. 1 (Stand der Technik) die Wandlerstufe der Umsetzer schaltung nach dem Stand der Technik;

Fig. 2 die Wandlerstufe der Umsetzerschaltung der vorlie genden Erfindung;

Fig. 3 die Wandlerstufe der Umsetzerschaltung der vorlie genden Erfindung, die mit einer allgemeinen Vorverstärkerstu fe gekoppelt ist; und

Fig. 4 die Umsetzerschaltung, die die bevorzugte Ausfüh rungsform der vorliegenden Erfindung darstellt.

Die bevorzugte Ausführungsform der vorliegenden Erfindung ist in Fig. 4 gezeigt, in der die allgemeine Vorverstärker stufe von Fig. 3 nun ausführlich dargestellt ist. Aus der früheren Diskussion sollte klar sein, daß, obwohl man letzten Endes eine bestimmte Eingangsstufe und andere Gesichtspunkte verwenden muß, die für die Schaltfunktion marginal und hilf reich sind, die vorliegende Erfindung nicht mit irgendeinem bestimmten Satz von derartigen Parametern oder Gesichts punkten verbunden ist. Zum Zwecke der Diskussion der bevor zugten Ausführungsform ist die gesamte Schaltung in eine (links von der gestrichelten senkrechten Linie in Fig. 4 ge zeigte) Eingangsstufe 100 und eine Wandlerstufe 200 (rechts von der gestrichelten Linie) geteilt. Die Eingangsstufe 100 verstärkt das differentielle Eingangssignalpaar GTLP INPUT und REFERENCE, um ein differentielles Zwischensignalpaar IN und IN_BAR zu erzeugen. Die Wandlerstufe 200 wandelt dann das verstärkte differentielle Signalpaar IN und IN_BAR in eine einseitige Ausgabe Vout um, die wiederum einen Inverter I1 treibt. Zu Anfang sei betont, daß in der bevorzugten Ausfüh rungsform, die diskutiert werden soll, ein Signal des diffe rentiellen Eingangspaares - REFERENCE - bei einem Pegel von 1 Volt bleibt ungeachtet davon, ob die differentielle Eingabe HOCH oder NIEDRIG ist. Das heißt, der logische Wert des dif ferentiellen Eingangssignals ist durch den Pegel von GTLP IN PUT vollkommen bestimmt. Diese Besonderheit soll in keiner Weise die Art der Spannungspegel auf dem differentiellen Ein gangspaar beschränken. In der Tat kann der Fachmann erkennen, daß die Anmerkungen bezüglich des Betriebs der bevorzugten Ausführungsform auch für die Situation gelten, in der die Spannung an jedem Element des differentiellen Eingangspaares variiert. Es sei auch besonders erwähnt, daß in der bevorzug ten Ausführungsform der Schaltung der dynamische Bereich der differentiellen Eingangsspannung relativ schmal ist, was be wirkt, daß das Schalten von Vout von NIEDRIG auf HOCH und von HOCH auf NIEDRIG über einen sehr schmalen Eingangsbereich von ungefähr ±50 mV um einen Referenzpegel von 1 Volt stattfin det. Für die differentielle Eingangsspannung beträgt folglich HOCH 1,050 Volt und NIEDRIG 0,950 Volt. Die allgemeine Ver wendung der Schaltung der vorliegenden Erfindung soll nicht eingeschränkt sein. In der Tat ist der Kern der Erfindung die Wandlerstufe, und die Bedingungen, für die die Eingangsstufe ausgelegt ist, sind für den Betrieb der gesamten Umsetzer schaltung nur nebensächlich. Entsprechend sei betont, daß die bevorzugte Ausführungsform an ihrem Ausgang einen einzigen Inverter verwendet. Im allgemeinen ist die Inverterschaltung durch die speziellen Anforderungen der Anwendung bestimmt, in der die Schaltung der vorliegenden Erfindung verwendet wird.

Mit Fig. 4 fortfahrend sei bemerkt, daß der Spannungsge nerator 75 verwendet wird, um die Gate-Anschlüsse von QP1 und QP6 anzusteuern. Der Spannungspegel ist so gewählt, um die Transistoren ein-, nicht aber durchzuschalten. Der Referenz generator 75 stellt die Sättigungsbereichsströme in QP1 und QP6 ein. Sind die Source-Knoten von sowohl QP1 als auch QP6 direkt mit der Hochspannungsschiene Vcc verbunden, sind ihre jeweiligen Drain-Knoten immer HOCH, obwohl sie - aus dem an gegebenen Grund - nicht so hoch wie Vcc sind, es sei denn, eine andere Spannungsquelle erhöht die Drain-Knotenspannung. Da QP1 und QP6, obwohl sie verschiedene Flächen haben können, ansonsten identisch hergestellt werden, bedeutet die Tatsa che, daß der Referenzgenerator 75 sicherstellt, daß sie an ihren jeweiligen Gate-Knoten die gleiche Spannung aufweisen, daß die so durch die jeweiligen Transistoren erzeugten Ströme eine einfache Beziehung zueinander aufweisen. Falls sie mit den gleichen Flächen hergestellt sind (der Fall in der bevor zugten Ausführungsform), werden diese Ströme insbesondere dieselben sein. Alternativ dazu wird, falls QP6 die doppelte Fläche wie QP1 aufweist, der Strom durch den erstgenannten der Doppelte desjenigen durch den letztgenannten sein.

In der bevorzugten Ausführungsform ist eine der differen tiellen Eingaben - REFERENCE - immer die gleiche; insbesonde re ist sie bei 1 Volt festgelegt. Eine differentielle Eingabe NIEDRIG verlangt, daß GTLP INPUT unter einem Volt liegt, und HOCH verlangt, daß sie über einem Volt liegt. Folglich kann die Abkürzung, mit der auf GTLP INPUT als NIEDRIG oder HOCH verwiesen wird, verwendet werden, wobei dies bedeutet, daß REFERENCE (festgelegt bei 1 Volt) jeweils HOCH oder NIEDRIG ist.

Ist GTLP INPUT NIEDRIG, schalten QP2 und QP3 beide durch, was den gesamten Strom von QP1 zieht und somit bewirkt, daß das Zwischensignal IN_BAR (das nun durch QP2 und QP1 mit Vcc gekoppelt ist) HOCH fährt, obgleich es durch den Abfall über QP1 niedriger als Vcc ist. Ist QP3 durchgeschaltet, fährt der Gate-Anschluß von QN2 HOCH (obgleich aus dem gleichen Grund wie oben angegebenen nicht so HOCH wie Vcc), wobei QN2 durch schaltet. Weil die gleiche Gate-Spannung, die QN2 treibt, QN3 treibt und die jeweiligen Flächen von QN3 und QN2 in der be vorzugten Ausführungsform (obgleich nicht im allgemeinen) einander gleich sind, ist der durch QN2 fließende Strom der gleiche wie der durch QN3 fließende. Der Strom durch QN3 zieht das mit dem Drain-Anschluß von QN3 gekoppelte Zwischen signal IN NIEDRIG. Dies veranlaßt QP9 durchzuschalten, was einen Weg von Vcc durch QP6 (der nun an- bzw. eingeschaltet ist, wobei er einen Strom - während er im Sättigungsbereich ist - wegen des Referenzgenerators 75 leitet) zum Drain- Anschluß von QP9 schafft. Ist Vout direkt mit dem Drain- Anschluß von QP9 verbunden, ist nun Vout durch QP9 und QP6 mit Vcc verbunden. Vout schaltet somit HOCH (wenn auch wegen des Spannungsabfalls über QP6 niedriger als Vcc).

IN_BAR steuert die Gate-Anschlüsse von QN5 und QP10 an. Wenn HOCH anliegt, schaltet es somit QN5 durch, was den Gate- Anschluß und Drain-Anschluß des QP7 mit gekoppeltem Drain und Gate mit dem Drain-Anschluß von QN7 koppelt. Da QN7 aufgrund der Tatsache eingeschaltet ist, daß dessen Gate-Anschluß durch einen Referenzgenerator 85 angesteuert wird, bewirkt dies, daß die Gate-Spannungen von QP7 und QP8 auf NIEDRIG fahren. An diesem Punkt ist nun Vout mit der Vcc-Leistungs schiene durch QP8 verbunden, der durchgeschaltet ist, und da her wird Vout ganz auf Vcc gezogen. Vout ist aber durch den durchgeschalteten QP9 mit dem Drain-Anschluß von QP6 verbun den. Liegen der Drain- und Source-Anschluß von QP6 beide bei Vcc, hört der durch QP6 fließende Strom auf.

Kurz zusammengefaßt wird, wenn GTLP INPUT in der bevor zugten Ausführungsform der vorliegenden Erfindung NIEDRIG schaltet, Vout durch zwei gleichzeitig und parallel wirkende Routen bis zu einem Punkt gezogen. Die erste Route, die den Strom liefert, der benötigt wird, um Vout HOCH zu schalten, schaltet aus, bevor Vout den ganzen Weg bis Vcc durchlaufen hat, wobei es der anderen Route überlassen ist, das Hochzie hen bzw. Pullup auf Vcc zu vollenden. Wurde dies einmal er reicht, bleibt Vout direkt mit Vcc durch einen Transistor (QP8) gekoppelt, der ganz eingeschaltet ist. QP8 bleibt ein geschaltet, wobei Vout mit Vcc verbunden ist, bis die Schal tung das nächste Mal geschaltet wird. Diese erste Route, die Vout HOCH treibt, ergibt sich infolge der folgenden Sequenz: (a) GTLP INPUT schaltet NIEDRIG, wobei QP3 durchgeschaltet wird; (b) dies koppelt den Gate-Anschluß von QN3 mit logisch HOCH, wobei wiederum QN3 durchgeschaltet wird; (c) ist QN3 eingeschaltet, werden dessen Drain-Anschluß und Zwischenein gabe IN NIEDRIG gezogen; (d) ist die Zwischeneingabe IN NIED RIG, schaltet dies QP9 durch, wobei folglich die Verbindung zwischen Vcc und Vout durch den immer eingeschalteten QP6 vervollständigt wird (dieser vervollständigte Stromweg ist somit Vcc < QP6 < QP9 < Vout).

Die andere Route, die den Strom liefert, um Vout HOCH zu treiben, ergibt sich infolge der folgenden Sequenz: (a) GTLP INPUT schaltet NIEDRIG, wobei QP2 durchgeschaltet wird; (b) QP2 durchgeschaltet setzt die Zwischeneingabe IN_BAR HOCH (obgleich nicht so hoch wie Vcc); (c) ist IN_BAR HOCH, treibt dies den Gate-Anschluß von QN5 HOCH, wobei folglich QN5 durchgeschaltet wird; (d) QN5 durchgeschaltet steuert den Ga te-Anschluß von QP8 NIEDRIG, wobei QP8 durchgeschaltet wird; (e) QP8 durchgeschaltet koppelt Vout direkt mit Vcc (dieser vervollständigte Stromweg ist somit Vcc < QP8 < Vout).

Wenn umgekehrt GTLP INPUT HOCH schaltet, werden QP2 und QP3 ausgeschaltet gehalten. REFERENCE wird gleichzeitig NIED RIG (während sie bei 1 Volt bleibt), wobei folglich QP4 und QP5 durchgeschaltet werden. Sind QP2 und QP3 aus und QP4 und QP5 durchgeschaltet, ist es das letztgenannte Paar, das den ganzen Strom vom immer eingeschalteten QP1 zieht. Da das Zwi schensignal IN direkt mit dem Drain-Anschluß von QP4 verbun den ist, wird es HOCH, obgleich durch den Abfall über QP1 niedriger als Vcc gezogen. Der QN4 mit gekoppeltem Drain und Gate wird ein-, obgleich nicht durchgeschaltet. Der durch QN4 fließende Strom ist der gleiche wie derjenige durch QN1 auf grund der gleichen Flächen von und der Verbindung zwischen den jeweiligen Gate-Anschlüssen dieser beiden Transistoren, die beide im Sättigungsbereich arbeiten. Ist QN1 eingeschal tet, wird die direkt mit dem Drain-Anschluß von QN1 verbunde ne Zwischeneingabe IN_BAR auf NIEDRIG (obgleich wegen des durch QN1 getragenen Spannungsabfalls nicht ganz auf ERDUNG) gezogen.

Ist die Zwischeneingabe IN HOCH gezogen und die Zwischen eingabe IN_BAR NIEDRIG gezogen, werden dadurch QN5 und QP10 ausgeschaltet gehalten, und QN6 und QP9 werden dadurch einge schaltet. Dies hat zur Folge, daß der QN7-Strom durch QN6 zu Vout fließt, wodurch Vout NIEDRIG (obgleich um den Betrag ei nes über QN7 bestehenden Spannungsabfalls höher als ERDUNG) gezogen wird. Der QP6-Strom - der gleiche wie der QP1-Strom wegen der gemeinsamen Gate-Spannung an den beiden Transisto ren, die in der bevorzugten Ausführungsform die gleiche Flä che aufweisen - fließt nun auch durch QP10 und den QN9 mit gekoppeltem Drain und Gate. Ist QP10 durchgeschaltet, wird der Gate-Anschluß von QN8 HOCH [(obgleich durch den Span nungsabfall über QP6 niedriger als Vcc)] gezogen. Dies schal tet QN8 durch, wodurch Vout mit ERDUNG verbunden wird. Das heißt, das Einschalten von QN8 zieht Vout ganz auf ERDUNG.

Der Spannungspegel von Vout präsentiert sich dann selbst (über QN6) dem Drain-Anschluß von QN7. Liegen sowohl der Drain- als auch Source-Anschluß von QN7 auf Erdung, hört der Strom durch QN7 auf. Folglich kann man erkennen, daß die all gemeine Symmetrie eines Schaltens von Vout (NIEDRIG auf HOCH und HOCH auf NIEDRIG), die in die vorliegende Erfindung ein gebaut ist, sich in dieser speziellen bevorzugten Ausfüh rungsform offenbart.

Kurz zusammengefaßt gibt es genau wie beim Schalten von Vout auf HOCH zwei Routen, durch die der Steuerstrom zu Vout fließt. Obgleich beide Routen den Strom beitragen, der not wendig ist, um zu veranlassen, daß Vout NIEDRIG schaltet, liefert nur eine von ihnen auch weiterhin eine Steuerung, bis Vout tatsächlich bei der ERDUNG liegt. Diese zweite Route koppelt dann Vout mit ERDUNG, solange die Schaltung in diesem Zustand gehalten wird, d. h. bis GTLP INPUT das nächste Mal schaltet.

Die erste Route, um Vout NIEDRIG zu treiben, kann wie folgt zusammengefaßt werden: (a) REFERENCE wird NIEDRIG, wo bei QP4 eingeschaltet wird; (b) QP4 eingeschaltet verbindet die Zwischeneingabe IN mit dem Drain-Anschluß des immer ein geschalteten QP1, der mit Vcc gekoppelt ist, wobei so die Zwischeneingabe IN auf HOCH geschaltet wird; (c) das HOCH- Schalten von IN schaltet QN6 ein, der Vout durch den immer eingeschalteten QN7 mit der ERDUNG koppelt, was Vout NIEDRIG, wegen des Abfalls über QN7 nicht aber so niedrig wie die ER DUNG setzt (dieser vervollständigte Stromweg, der die Strom steuerung liefert, um Vout NIEDRIG zu schalten, ist somit ER DUNG < QN7 < QN6 < Vout).

Die andere Route, die den Strom liefert, um Vout NIEDRIG zu treiben, kann ähnlich verfolgt werden. Sie hat einen ver vollständigten Weg ERDUNG < QN8 < Vout zur Folge.

Man beachte die Symmetrie im Betrieb dieser Schaltung. Deshalb kann man die Phase der Ausgabe von der Wandlerstufe einfach durch Umkehren des differentiellen Eingangspaares, GTLP INPUT und REFERENCE, umkehren.

Es sollte wieder besonders erwähnt werden, daß keiner der nebensächlichen Gesichtspunkte der bevorzugten Ausführungs form die hierin beanspruchte Erfindung beschränken soll. Die se nebensächlichen Gesichtspunkte umfassen, sind aber nicht darauf beschränkt, (a) die spezielle kleine Abweichung der differentiellen Signaleingabe (GTLP INPUT minus REFERENCE), die mit der bevorzugten Ausführungsform verbunden ist; (b) die Unveränderlichkeit des Spannungspegels eines Signals des differentiellen Eingangspaares, nämlich REFERENCE; (c) den Grad, bis zu dem die beiden Routen, durch die Vout HOCH bzw. NIEDRIG gezogen wird, gleichzeitig tätig sind.

Claims

1. Umsetzerschaltung zum Umsetzen (1) einer Eingangsspan nung, die als eine differentielle Spannung zwischen einer Eingangsspannungsleitung und einer Inverseingangsspannungs leitung gemessen wird, worin die Eingangsspannungsleitung und die Ingangsspannungsleitung einen gemeinsamen Modus aufweisen können, in (2) eine Ausgangsspannung, die zwischen einer einzigen Ausgangsspannungsleitung und einer beliebigen Referenz mit festem Potential einschließlich ERDUNG gemessen wird, wobei die Umsetzerschaltung aufweist

(a) einen Eingangsknoten,
(b) einen Inverseingangsknoten,
(c) einen Ausgangsknoten,
(d) eine Hochspannungs-Leistungsschiene,
(e) eine Hochspannungs-Leistungsschiene,
(f) einen ersten Pullup-(Hochzieh-)-Transistor,
(g) einen zweiten Pullup-Transistor,
(h) einen ersten Pullup-unterstützenden Transistor,
(i) einen zweiten Pullup-unterstützenden Transistor,
(j) einen ersten Spannungsgenerator,
(k) einen ersten Pulldown(Herunterzieh-)-Transistor,
(l) einen zweiten Spannungsgenerator, und
(m) eine erste verankernde Vorrichtung,

worin der erste Eingangsknoten direkt mit einem Steuer knoten des ersten Pullup-unterstützenden Transistors verbun den ist, eine niedrige Seite des ersten Pullup-unter stützenden Transistors direkt mit dem Ausgangsknoten verbun den ist und eine hohe Seite des ersten Pullup-unterstützenden Transistors direkt mit einer niedrigen Seite des ersten Pull up-Transistors verbunden ist,
worin der Inverseingangsknoten direkt mit einem Steuer knoten des zweiten Pullup-unterstützenden Transistors verbun den ist, eine niedrige Seite des zweiten Pullup-unter stützenden Transistors direkt mit einer hohen Seite des er sten Pulldown-Transistors verbunden ist und eine hohe Seite des zweiten Pullup-unterstützenden Transistors direkt mit ei nem Steuerknoten des zweiten Pullup-Transistors verbunden ist,
worin eine hohe Seite des ersten Pullup-Transistors di rekt mit der Hochspannungs-Leistungsschiene verbunden ist und der erste Spannungsgenerator zwischen die Hochspannungs- Leistungsschiene und einen Steuerknoten des ersten Pullup- Transistors geschaltet ist, wobei der erste Spannungsgenera tor ausgelegt ist, um den ersten Pullup-Transistor teilweise einzuschalten, wann immer die Umsetzerschaltung eingeschaltet wird,
worin eine niedrige Seite des ersten Pulldown-Transistors direkt mit der Niederspannungs-Leistungsschiene verbunden ist und der zweite Spannungsgenerator zwischen die Niederspan nungs-Leistungsschiene und einen Steuerknoten des ersten Pulldown-Transistors geschaltet ist, wobei der zweite Span nungsgenerator ausgelegt ist, um den ersten Pulldown-Transi stor teilweise einzuschalten, wenn die Umsetzerschaltung ein geschaltet wird,
worin die erste verankernde Vorrichtung zwischen die Hochspannungs-Leistungsschiene und den Steuerknoten des zwei ten Pullup-Transistors geschaltet ist, so daß, wenn der zwei te Pullup-unterstützende Transistor aus ist, die erste veran kernde Vorrichtung veranlaßt, daß der zweite Pullup-Transi stor ausschaltet, und
so daß ein Logisch-NIEDRIG-Signal, das an den Eingangs knoten angelegt ist, den ersten Pullup-unterstützenden Tran sistor ganz einschaltet, wodurch der Ausgangsknoten mit der Hochspannungs-Leistungsschiene durch den ersten Pullup-unter stützenden Transistor und den ersten Pullup-Transistor gekop pelt und folglich Strom von der Hochspannungs-Leistungs schiene dem Ausgangsknoten zugeführt wird,
während ein komplementäres Logisch-HOCH-Signal, das gleichzeitig an den Inverseingangsknoten angelegt wird, den zweiten Pullup-unterstützenden Transistor ganz einschaltet, wodurch ein Logisch-NIEDRIG-Signal an den Steuerknoten des zweiten Pullup-Transistors angelegt wird, wodurch der zweite Pullup-Transistor ganz eingeschaltet und folglich der Aus gangsknoten mit der Hochspannungs-Leistungsschiene verbunden wird, um den Ausgangsknoten ganz auf logisch HOCH zu ziehen und dort zu halten.

2. Umsetzerschaltung nach Anspruch 1, ebenfalls aufwei send einen zweiten Pulldown-Transistor, einen ersten Pull down-unterstützenden Transistor, eine zweite verankernde Vor richtung und einen zweiten Pulldown-unterstützenden Transi stor,
worin eine hohe Seite des zweiten Pulldown-Transistors mit der niedrigen Seite des ersten Pullup-unterstützenden Transistors gekoppelt ist, eine niedrige Seite des zweiten Pulldown-Transistors direkt mit der Niederspannungs- Leistungsschiene verbunden ist und ein Steuerknoten des zwei ten Pulldown-Transistors direkt mit einer hohen Seite der zweiten verankernden Vorrichtung und mit einer niedrigen Sei te des zweiten Pulldown-unterstützenden Transistors verbunden ist,
worin ein Steuerknoten des zweiten Pulldown-unter stützenden Transistors direkt mit dem Inverseingang verbunden ist und eine hohe Seite des zweiten Pulldown-unterstützenden Transistors direkt mit der niedrigen Seite des ersten Pullup- Transistors verbunden ist,
so daß ein an den Eingangsknoten angelegtes Logisch-HOCH- Signal den ersten Pullup-unterstützenden Transistor ausschal tet, während der erste Pulldown-unterstützende Transistor eingeschaltet wird, wodurch der Ausgangsknoten durch den er sten Pulldown-Transistor mit der Niederspannungs-Leistungs schiene gekoppelt wird,
während ein komplementäres Logisch-NIEDRIG-Signal, das gleichzeitig an den Inverseingangsknoten angelegt wird, den zweiten Pullup-unterstützenden Transistor ausschaltet, wäh rend der zweite Pulldown-unterstützende Transistor einge schaltet wird, wobei so ein Steuerknoten des zweiten Pull down-Transistors durch den ersten Pullup-Transistor mit der Hochspannungs-Leistungsschiene gekoppelt, der zweite Pull down-Transistor ganz eingeschaltet und daher ein zweiter Weg zwischen dem Ausgangsknoten und der Niederspannungs- Leistungsschiene gebildet wird.

3. Umsetzerschaltung nach Anspruch 2, worin die erste verankernde Vorrichtung ein PMOS-Transistor mit gekoppeltem Drain und Gate und die zweite verankernde Vorrichtung ein NMOS-Transistor mit gekoppeltem Drain und Gate ist.

4. Umsetzerschaltung nach Anspruch 3, worin alle Transi storen in der Schaltung MOSFET-Transistoren sind.

5. Umsetzerschaltung nach Anspruch 4, worin der Ausgangs knoten mit einem Inverter (I1) so gekoppelt ist, daß der In verter eine Endausgabe der Umsetzerschaltung bildet.

6. Umsetzerschaltung nach Anspruch 5, kombiniert mit ei ner Eingangsstufenschaltung mit einem Eingangsstufe-Eingang, einem Eingangsstufe-Inverseingang, einem Eingangsstufe- Ausgang und einem Eingangsstufe-Inversausgang, worin die Ein gangsstufenschaltung zwischen die Hochspannungs-Leistungs schiene und die Niederspannungs-Leistungsschiene gekoppelt ist, der Eingangsstufe-Ausgang direkt mit dem Eingangsknoten verbunden ist, der Eingangsstufe-Inversausgang direkt mit dem Inverseingangsknoten verbunden ist und die Eingangsstufen schaltung dazu dient, ein für die Umsetzerschaltung bestimm tes beliebiges Signal zu verstärken.

7. Umsetzerschaltung zum Umsetzen (1) einer Eingangsspan nung, die als eine differentielle Spannung zwischen einer Eingangsspannungsleitung und einer Inverseingangsspannungs leitung gemessen wird, worin die Eingangsspannungsleitung und die Inverseingangsspannungsleitung, einen gemeinsamen Modus aufweisen können, in (2) eine Ausgangsspannung, die zwischen einer einzigen Ausgangsspannungsleitung und einer beliebigen Referenz mit festem Potential einschließlich ERDUNG gemessen wird, wobei die Umsetzerschaltung aufweist

(a) einen Eingangsknoten,
(b) einen Inverseingangsknoten,
(c) einen Ausgangsknoten,
(d) eine Hochspannungs-Leistungsschiene,
(e) eine Niederspannungs-Leistungsschiene,
(f) einen ersten Pullup-Transistor,
(g) einen zweiten Pullup-Transistor,
(h) einen ersten Pullup-unterstützenden Transistor,
(i) einen zweiten Pullup-unterstützenden Transistor,
(j) eine erste Pulldown-Vorrichtung, und
(k) eine erste verankernde Vorrichtung,

worin der Eingangsknoten direkt mit einem Steuerknoten des ersten Pullup-unterstützenden Transistors verbunden ist, eine niedrige Seite des ersten Pullup-unterstützenden Transi stors direkt mit dem Ausgangsknoten verbunden ist und eine hohe Seite des ersten Pullup-unterstützenden Transistors di rekt mit einer niedrigen Seite der Pullup-Vorrichtung verbun den ist,
worin der Inverseingangsknoten direkt mit einem Steuer knoten des zweiten Pullup-unterstützenden Transistors verbun den ist, eine niedrige Seite des zweiten Pullup-unter stützenden Transistors direkt mit einer hohen Seite der Pull down-Vorrichtung verbunden ist und eine hohe Seite der zwei ten Pullup-unterstützenden Vorrichtung direkt mit einem Steu erknoten des Pullup-Transistors ist,
worin eine hohe Seite der ersten Pullup-Vorrichtung di rekt mit der Hochspannungs-Leistungsschiene verbunden ist,
worin eine niedrige Seite der Pulldown-Vorrichtung direkt mit der Niederspannungs-Leistungsschiene verbunden ist,
worin die erste verankernde Vorrichtung zwischen die Hochspannungs-Leistungsschiene und den Steuerknoten des Pullup-Transistors geschaltet ist, so daß, wenn der zweite Pullup-unterstützende Transistor aus ist, die erste veran kernde Vorrichtung den Pullup-Transistor ausschalten läßt, und
so daß ein Logisch-NIEDRIG-Signal, das an den Eingangs knoten angelegt ist, den ersten Pullup-unterstützenden Tran sistor ganz einschaltet, wodurch der Ausgangsknoten durch den ersten Pullup-unterstützenden Transistor und die Pullup- Vorrichtung mit der Hochspannungs-Leistungsschiene gekoppelt und folglich von der Hochspannungs-Leistungsschiene Strom dem Ausgangsknoten zugeführt wird,
während ein komplementäres Logisch-HOCH-Signal, das gleichzeitig an den Inverseingangsknoten angelegt wird, den zweiten Pullup-unterstützenden Transistor ganz einschaltet, wodurch ein Logisch-NIEDRIG-Signal an den Steuerknoten des Pullup-Transistors angelegt wird, wodurch der Pullup- Transistor ganz eingeschaltet und folglich der Ausgangsknoten mit der Hochspannungs-Leistungsschiene verbunden wird, um den Ausgangsknoten ganz auf Logisch-HOCH zu ziehen und ihn dort zu halten.

8. Umsetzerschaltung nach Anspruch 7, ebenfalls aufwei send einen Pulldown-Transistor, eine zweite verankernde Vor richtung, einen ersten Pulldown-unterstützenden Transistor und einen zweiten Pulldown-unterstützenden Transistor,
worin eine hohe Seite des Pulldown-Transistors mit der niedrigen Seite des ersten Pullup-unterstützenden Transistors gekoppelt ist, eine niedrige Seite des Pulldown-Transistors direkt mit der Niederspannungs-Leistungsschiene verbunden ist und ein Steuerknoten des Pulldown-Transistors direkt mit ei ner hohen Seite der zweiten verankernden Vorrichtung und mit einer niedrigen Seite des zweiten Pulldown-unterstützenden Transistors verbunden ist,
worin ein Steuerknoten des zweiten Pulldown-unter stützenden Transistors direkt mit dem Inverseingangsknoten verbunden ist und eine hohe Seite des zweiten Pulldown- unterstützenden Transistors direkt mit der niedrigen Seite der Pullup-Vorrichtung verbunden ist,
so daß ein Logisch-HOCH-Signal, das an den Eingangsknoten angelegt wird, den ersten Pullup-unterstützenden Transistor ausschaltet, während der erste Pulldown-unterstützende Tran sistor eingeschaltet wird, wodurch der Ausgangsknoten durch die Pulldown-Vorrichtung mit der Niederspannungs-Leistungs schiene gekoppelt wird,
während ein komplementäres Logisch-NIEDRIG-Signal, das gleichzeitig an den Inverseingangsknoten angelegt wird, den zweiten Pullup-unterstützenden Transistor ausschaltet, wäh rend der zweite Pulldown-unterstützende Transistor einge schaltet wird, wobei somit ein Steuerknoten des Pulldown- Transistors durch die Pullup-Vorrichtung mit der Niederspan nungs-Leistungsschiene gekoppelt, der Pulldown-Transistor ganz eingeschaltet und daher ein zweiter Weg zwischen dem Ausgangsknoten und der Niederspannungs-Leistungsschiene durch die Pullup-Vorrichtung geschaffen wird.

9. Umsetzerschaltung nach Anspruch 8, worin die Pullup- Vorrichtung ein erster Sättigungsbereichstransistor ist, die Pulldown-Vorrichtung ein zweiter Sättigungsbereichstransi stor, die erste Ankervorrichtung ein PMOS-Transistor mit ge koppeltem Drain und Gate und die zweite Ankervorrichtung ein NMOS-Transistor mit gekoppeltem Drain und Gate ist.

10. Umsetzerschaltung nach Anspruch 9, worin der erste Sättigungsbereichstransistor ein MOSFET ist, der durch einen ersten Konstantspannungsgenerator gesteuert wird, und der zweite Sättigungsbereichstransistor ein MOSFET ist, der durch einen zweiten Konstantspannungsgenerator gesteuert wird.

11. Umsetzerschaltung nach Anspruch 8, worin die Pull down-Vorrichtung ein erster Widerstand, die Pullup-Vorrich tung ein zweiter Widerstand, die erste Ankervorrichtung ein dritter Widerstand und die zweite Ankervorrichtung ein vier ter Widerstand ist.

12. Umsetzerschaltung nach Anspruch 9, worin alle erwähn ten Transistoren MOSFET sind.