KR19990083148A

KR19990083148A - 차동-입력/싱글-엔드-출력트랜스레이터(ｔｒａｎｓｌａｔｏｒ)

Info

Publication number: KR19990083148A
Application number: KR1019990012900A
Authority: KR
Inventors: 페레이타스오스카더블유.
Original assignee: 다니엘 이. 박서; 페어차일드 세미컨덕터 코포레이션
Priority date: 1998-04-14
Filing date: 1999-04-13
Publication date: 1999-11-25
Also published as: US6252432B1; JP2000188530A; DE19916606A1

Abstract

차동-입력(差動-入力)을 속도를 조금도 또는 전혀 손상시키지 않고 큰 부하를 구동할 수 있는 싱글-엔드 출력으로 변환하기 위한 CMOS형 회로. 이 CMOS형 트랜스레이터(translator) 회로는 최소한의 일그러짐을 가진 넓은 범위의 부하를 구동할 수 있는 대칭적인 싱글-엔드 출력 신호를 공급한다. 이전의 이러한 트랜스레이터들과는 달리, 본 발명의 회로는, 출력 신호가 논리 HIGH로 스위칭된 후 고전압 레일에 바로 커플링되게 해주며, 이 출력 신호와 레일 사이의 상기 커플링이 상기 출력 신호를 논리 LOW로 스위칭시키는 입력 신호가 수신될 때까지 유지되게 해준다. 유사하게, 상기 출력 신호가 논리 LOW로 스위칭 될 때, 이 출력 신호는 본 회로의 저전압 레일에 바로 커플링되며 이 출력 신호가 논리 HIGH로 정확하게 스위칭 될 때까지 상기 출력 신호와 저전압 레일과의 커플링을 유지한다. 이 특징은 부하와는 무관하게 출력 신호가 완전하게 적합한 논리 스테이지로 스위칭하게 해준다.

Description

차동-입력/싱글-엔드-출력트랜스레이터(ｔｒａｎｓｌａｔｏｒ){DIFFERENTIAL-INPUT/SINGLE-ENDED-OUTPUT TRANSLATOR }

본 발명은 차동/싱글-엔드 트랜스레이터 회로(differential-to-single-ended translator circuits), 특히 CMOS형 차동/싱글-엔드 트랜스레이터 회로에 관한 것이다. 특히, 본 발명은 속도가 가장 중요시되는 CMOS형 차동/싱글-엔드 트랜스레이터에 관한 것으로, 트랜스레이터 설계는 넓은 범위의 출력 부하에 관하여 사용될 수 있어야 한다. 더더욱, 본 발명은 위와 같은 CMOS형 차동/싱글-엔드 트랜스레이터가 큰 출력 부하를 구동하는 동안 매우 높은 속도에서 동작할 것을 요구하는 조건하에서 기능 하도록 요구된 CMOS형 차동/싱글-엔드 트랜스레이터 회로에 관한 것이다.

차동/싱글-엔드 트랜스레이터는 차동 입력 신호를 싱글-엔드 출력 신호로 변환시키기 위한 다양한 어플리케이션에 사용된다. 상기 차동 입력 신호는 일반적으로 어떠한 뚜렷한 기준 레벨도 갖지 않는 두 개의 라인에 의해 제공될 것이며, 일반적으로 플로팅 할 수도 있는데, 이 때 상기 입력 신호는 상기 두 개의 라인들 사이의 퍼텐셜 차와 일치한다. 상기 싱글-엔드 출력은 고정된 퍼텐셜, 전형적으로 접지에 기준 레벨이 정해진다. 일반적으로, 상기 신호는 디지털 신호로서, 일련의 논리-고 및 논리-저 값들로 이루어져 있다. 차동/싱글 변환을 제공하는 것은 별도로 하더라도, 이들 트랜스레이터들은 또한, 후속 스테이지들에서 유용할 만큼 충분히 강한 신호를 공급하기 위해, 필요한 정도까지, 인입 신호 쌍의 진폭을 증가시키는 데 사용된다. 본 발명의 배경 및 신규성을 설명할 목적으로, "트랜스레이터"라는 용어는, 다른 적절한 용어가 없을 경우, 차동-입력/싱글-엔드-출력 트랜스레이터를 지칭하는데 사용될 것이다. 더욱이, 상기 트랜스레이터라는 용어는 양극성 트랜지스터형보다는 MOSFET형 차동-입력/싱글-엔드-출력 트랜스레이터에 제한될 것이다. 많은 부분에서, 상기 트랜스레이터는 입력 증폭기 스테이지와 컨버터 스테이지의 조합으로서 논의될 것인데, 이 때 상기 입력 증폭기 스테이지는 입력 차동 신호에 관하여 증폭되는 중간 차동 신호를 발생시키며, 상기 컨버터 스테이지는 상기 (증폭된) 차동 신호의 싱글-엔드 신호로의 실제 변환을 실행한다.

Kuo(1996년 2월 13일 특허가 허여되어 National Semiconductor사에 양도된 U. S. 특허 제 5,491,455 호)는 CMOS 트랜스레이터를 제시하고 있다. 도 1(종래 기술)은 상기 Kuo 트랜스레이터 회로의 입력 증폭기 스테이지를 제외한 핵심부를 도시하고 있다. 유감스럽게도 일반적인 어플리케이션에 대해, 상기 Kuo에 의해 교시(敎示)된 회로는 어떤 일정한 출력 부하 상태 하에서는 적절하게 기능하지 않는다. 더욱이, 기타 다른 방식들로 자체 사용을 제한하는 상기 Kuo 트랜스레이터의 동작에는 불균형이 존재한다. 그러나, 가장 심각한 문제점은 큰 부하를 다루어야 한다는 것이다. 도 1을 참조하여 언급하건대, 본 도면에서는 트랜스레이터의 싱글-엔드 출력이 인버터로 통하는 것을 볼 수 있다. 상기 인버터가 크면 클수록 Vout상의 용량성 로딩이 더 커지며 아울러 Vout(및 인버터 입력)를 HIGH로 구동하는데 더 오랜 시간이 소요된다. (양쪽 변이에 대해 존재하기보다 LOW로부터 HIGH로의 변이로 인해 상기 Kuo 트랜스레이터의 불균일성의 결과 중 하나와 같은 문제점이 발생한다.) 현재, Vout를 HIGH로 구동하는 전류가 입력 신호에서의 논리 스위치에 뒤따른 제한된 시간 간격동안 공급되며 그 후 이 전류가 차단된다는 것은 상기 Kuo 회로의 고유 성질이다. 그러므로, 충분한 구동 전류가 Vout를 HIGH로 만들도록 공급되기 전에 상기 전류의 차단이 발생하며, 이는 Vout가 LOW와 HIGH사이의 어딘가에서 플로팅하게 할 수 있다. 이것은 해당 트랜스레이터에 따라 좌우되는 모든 회로 동작에 대해 명백히 해로운 결과를 낳는다.

상기 문제에 대한 한 가지 해결책은 일련의 CMOS 인버터들을 사용하는 것이다. 이것은 Vout가 단일의 큰 캐패시턴스를 조사할 것을 요구하지 않고도 큰 전체 이득을 허용한다. 일련의 작은 면적의 인버터들은 단일의 큰-면적의 인버터와 동일한 전체 이득을 제공할 수 있으며, 동시에 Vout가 초기 1의 캐패시턴스만을 갖는 것으로 나타난다. 이 해결책은 상기 트랜스레이터가 사용되고 있는 회로가 해당 신호 경로 내에 일련의 인버터들을 개재함으로써 일으키게 되는 스위칭 속도 감소를 견딜 수 있는 한 실행될 수 있다. 물론, 위와 같이 견딜 수 있는 상황에서라도, 실제-면적을 많이 차지하는 다수의 인버터들의 사용은 일반적으로 바람직하지 않다.

특히 상기 Kuo 트랜스레이터에 따른 문제점을 알아보기 위해, 다시 도 1을 참조한다. 이 도면은 해당 트랜스레이터의 컨버터 스테이지를 도시한 도면이다. IN이 LOW로 스위칭(그리고 IN_BAR는 HIGH로 스위칭)된다고 생각하자. 그때 입력 IN은 N5 및 N4를 턴오프(turn off)시킨다. IN_BAR HIGH는 N2 및 N3를 턴온(turn on)시킨다. N3의 드레인은 초기-온(initially-on) N6을 통한 저-전압 파워 레일로의 연결로 인해 LOW가 된다. 이것은 LOW 전압이 P3의 게이트에 인가되게 해주며, P3는 턴온되어 Vout를 Vcc에 연결한다. 그러나, 어렵게 on 상태를 유지하고 있는 N2(N2의 게이트 전압을 HIGH 로 유지하고 있는 IN_BAR HIGH로 인해)는 항상-온(always-on) N7을 통해 N2의 드레인과 GROUND 사이에 링크가 설정되는 것을 의미한다. 아주 짧은 시간 내에, 이것은 드레인-게이트-연결 N1의 드레인을 LOW로 할 것이다. 이 점이 바로 N6의 게이트에 연결되므로, 이것은 어느 일정한 시간 간격 후 N6을 차단시킬 것이다. 이것은 또한 Vout를 자체 링크로부터 Vcc로 차단시켜 플로팅하게 허용한다. Vout가 임계값을 지나 아직 HIGH로 되지 않은 상황 하에서는 상기 차단 및 플로팅은 결코 발생하지 않을 것이다. 이는 Vout가 큰 부하를 조사하고 있는 상황이다. 앞서 제시된 바와 같이, 이에 대한 유용한 "해결책"은, 하나의 큰 인버터 대신 일련의 작은 인버터들을 사용하는 것으로서, 처리량(through-put) 신호 속도를 저하시키며, 이것은 다수의 중요한 어플리케이션에서 허용될 수 없는 것이다.

그러므로, 어떠한 기본 설계 변화도 갖지 않고 넓은 범위의 부하를 서비스 할 수 있는 차동/싱글-엔드 트랜스레이터 회로가 요구된다. 또한 칩-면적 증가 요구를 허용하지 않는 회로, 즉 간단하며 아울러 최소의 전력을 요구하는 차동/싱글-엔드 트랜스레이터 회로가 요구된다. 끝으로, 넓은 범위의 부하를 수용하기 위해 속도를 저해하지 않는 차동/싱글-엔드 트랜스레이터 회로가 요구된다.

본 발명의 목적은 어떠한 기본적 설계 변화도 갖지 않고 넓은 범위의 부하를 서비스 할 수 있는 차동/싱글-엔드 트랜스레이터 회로를 제공하는 것이다. 부수적인 목적은 회로가 증가된 칩-면적 요구 또는 비교적 느린 동작을 초래하지 않으며 아울러 동작을 위한 최소한의 전력을 필요로 하는 것이다.

본 발명에 따른 트랜스레이터 회로는 큰 부하가 존재할 경우 상기 Kuo 트랜스레이터 회로를 저해하는 미드-스위칭 풀-업-차단(mid-switching pull-up-disconnect)을 제거한다. 더욱이, 본 발명의 트랜스레이터 회로는 일정시간 처리 속도를 저해하지 않고 상기 동작을 실행한다.

종래 기술에 따른 트랜스레이터와 본 발명에 따른 트랜스레이터 사이의 기본적 차이는 후자의 경우에 있어서 트랜스레이터 출력이, 일단 논리 HIGH로 스위칭되어, 회로가 LOW로 스위칭 될 때까지(즉, 상기 출력이 정확하게 스위칭 될 때까지) 고-전압 레일에 커플링된 상태를 유지한다는 것이다. 유사하게, 본 발명에 있어서, 상기 출력이 LOW로 스위칭 될 때, 이 출력은 그것이 정확하게 HIGH로 스위칭 될 때까지 저-전압 레일에 커플링된 상태를 유지한다. 이것은 도 2를 참조하여 이해될 수 있으며, 이 도 2는 본 발명에 따른 컨버터 스테이지를 도시한다.

본 발명에 따른 트랜스레이터를 도시한 도면에 있어서, IPP 및 INN은 각각 P3 및 N3의 게이트들을 구동하기 위해 널리-공지된 기법들을 이용하는 전압 발생기들로서, 상기 트랜지스터들이 on이 되게 -단, 어렵게 on으로 하는 것은 아님-해준다. 즉, 이들 트랜지스터를 통해 전류가 흐르는 한 이들 각각의 양단에는 상당한 크기의 소스-드레인 전압 강하가 존재하게 될 것이다. 그러나, 전류가 중단될 때, 이들 트랜지스터의 드레인 노드들은 각각 Vcc 및 GROUND로 향할 것이다. 모든 실용적인 목적들을 위해, 상기 트랜지스터들은 마치 수동 저항기들과 같이 작동하며, 실제로 본 회로의 제작 과정 또는 실행시 유리한 것으로 증명될 경우, 간단한 저항기들로 대체될 수 있다.

계속해서 도 2를 참조하여 기술하건데, IN이 LOW로 스위칭(그리고 결과적으로 IN_BAR는 HIGH로 스위칭) 되었다고 가정하자. 이것은 P4를 턴온시킨다. P4의 드레인은 Vout에 결합되며, 이는 항상-온(always-on) P3의 드레인과 Vout 사이에 커플링을 설정한다. 따라서, P4는 풀업-용이(pullup-facilitating) 장치로 간주될 수도 있는데, 이는 P3로의 Vout의 커플링에 의해 P4가 Vout를 HIGH로 구동하는 데 필요한 전류가 출력 노드로 흐르는 것을 허용해 주기 때문이다. 그럼에도 불구하고, 이 전류 경로는 Vout를 내내 Vcc로 구동할 수 없다. (P4가 턴온되기 전에, 그의 고 측(high side)-즉, P4의 소스 노드-및 P3의 저 측-즉, 그의 드레인-이 고-전압 파워 레일과 동일한 퍼텐셜에 존재하게 된다는 것을 주목하라. 전압 강하가 P3 양단에서 발생하는 것은 단지 전류가 P3를 통해 흐르기 시작한 후의 경우에 한한다. 이 점에 있어서, IPP 및 P3의 결합 또한 수동 저항 장치와 같이 작동한다.) 동시에, 다른 경로가 설정되는 데, 이는 HIGH인 IN_BAR가 N1을 턴온시키기 때문이다. 이는(경로를 GROUND로 제공하는 항상-온(always-on) N3로 인해) P2를 어렵게 턴온시키는 데 필요한 게이트 전압을 P2에 공급한다. 이 점에서 Vout는 P2를 통해 고-전압 파워 레일, Vcc에 연결되며 Vcc로 구동된다. 일단 P2가 on이 되면, IN_BAR가 HIGH인 한 어떠한 것도 P2를 턴오프 시키지 못함을 주목하라. 아울러 Vout가 Vcc로 이동함에 따라, P3를 통해 흐르는 전류가 중단된다.(왜냐하면 전류를 유지하는데 필요한 P3 양단 사이에 소스-드레인 전압 강하가 더 이상 존재하지 않기 때문이다). 입력 논리가 변화할 때, IN_BAR가 LOW가 됨으로써, N1이 스위치 오프되고 P1을 통해 흐르는 전류가 중단된다. P1을 통해 흐르는 전류가 중단될 때, 이 드레인-게이트-연결 트랜지스터의 드레인 노드는 Vcc로 진행하며, 결국 P2의 제어 노드에 논리 HIGH의 전압이 인가되어, P2를 턴오프시킨다. 그러나 P1의 존재시, P2는 on 상태를 유지하며 이것의 제어 노드는 절연되고, 이 때 IN_BAR은 LOW로 스위칭된다. 이것은 또한 N2가 턴온될 때 두 개의 파워 레일 사이에 직접적인 커플링을 발생시키게 된다(이하 참조). 이러한 의미에서, P1 또는 P2의 제어 노드가 절연되지 않게 할 목적으로 사용되는 장치는 무엇이든지 고정 장치이다.

도 2에 도시된 회로에 대한 차동 입력이 IN_BAR를 LOW로 그리고 IN을 HIGH로 가도록 스위칭할 때 유사한(및 대칭적인) 메커니즘이 Vout를 LOW로 구동한다.IN HIGH는 N2를 턴온시킴으로써, Vout를 N3를 통해 GROUND로 연결한다. 이는 Vout를 LOW로 구동하기 위해 Vout에 대해 전류 흐름을 제공한다. 그러나, 그것은 N3 양단의 강하로 인해 단독으로 Vout을 GROUND로 구동하지는 않을 것이다. 동시에, Vout을 LOW로 구동하기 위한 전류를 공급하도록 다른 경로가 존재하게 될 것이다. IN_BAR가 LOW가 됨으로써, P5는 자신의 드레인을 HIGH(P3를 통해)로 하면서 턴온된다. 이것은 N4를 어렵게 on 시킨다. N4는 그 후 Vout를 GROUND에 바로 연결하며 본 회로의 다음의 정확한 스위칭까지 이 연결 상태를 유지한다. Vout가 N2를 통해 N3의 드레인에 연결되므로, N3를 통한 전류가 Vout가 GROUND에 도달함에 따라 중단됨을 주목하라. 또한 IN_BAR가 LOW를 유지하는 한 N4가 어렵게 on을 유지하며, Vout가 GROUND에 결합된다. 트랜지스터 N5는 P1과 유사한 역할을 하며, IN_BAR가 HIGH로 스위칭할 때 N4가 확실히 턴오프되게 해준다.

이제까지, 상기 트랜스레이터 회로들은 독립형 회로로서 도시되었다. 이들 트랜스레이터 회로들이 비교적 큰 회로의 부분으로 사용되는 것이 표시되었을 지라도, 그들 자신이 회로 모듈로서 통상적으로 차동 신호 레벨을 본 회로의 트랜스레이터 부분이 기능할 수 있는 지점까지 이동시키는 입력 증폭기 스테이지가 설치되는 것은 언급되지 않았다. 다시 말해, 트랜스레이터 회로 제공시, 유용한 차동 신호 레벨이 해당 컨버터를 구동하기에 충분하지 않을 경우, 트랜스레이터에 통상적으로 적절한 입력 증폭기 스테이지를 제공해야만 한다.(반대로, 상기 신호가 충분한 크기를 가질 경우, 해당 컨버터는 어떠한 전치 증폭, 즉 어떠한 입력 스테이지도 없이 사용될 수 있다.) 이것은 일반적으로 도 3에 도시되며, 이 도면에는 본 발명에 따른 트랜스레이터와 함께 일반적인 트랜스레이터 입력 스테이지가 도시된다. 현재 전체 트랜스레이터 회로는 하나의 입력 스테이지 및 하나의 컨버터 스테이지로 이루어지는 것으로 생각될 수 있다. 본 발명에 따른 컨버터 스테이지와 함께 사용될 특정 입력 스테이지는 회로가 사용되는 어플리케이션에 의해 결정된다. 유사하게, 상기 트랜스레이터 출력에서의 인버터의 수 및 크기는 특정 어플리케이션에 의해 결정될 것이다. 본 발명의 이점들 중 하나는 본 발명이 넓은 범위의 어플리케이션에서 사용될 수 있는, 즉 예상된 부하 또는 해당 어플리케이션의 기타 다른 특정 양상들에 따라 특별한 컨버터 설계를 할 필요성을 없애주는 기본적인 컨버터 회로 설계를 제공한다는 것이다. 이 점에서 본 발명에 따른 트랜스레이터 회로가 유연성이 있을 뿐 아니라 아울러 큰 출력 부하를 처리하는 능력 및 속도를 요하는 어플리케이션에 있어서 트랜스레이터의 필요 조건들을 만족시킬 수 있음이 강조되어야 한다. 하나의 특정 입력 스테이지 및 출력 인버터들의 특정 어레이를 가진 위와 같은 회로가 하나의 트랜스레이터를 필요로 하는 임의 회로내에 설치될 수 있다고는 말 할 수 없다. 오히려, 이는 본 발명의 특정 실시예(출력 인버터의 크기 및 수, 입력 스테이지의 특성 등)가 회로의 요구 조건들에 대해 주문되지 않는 한, 본 발명의 트랜스레이터 설계 개념들이 넓은 범위의 출력 부하 임피던스를 나타내는 회로들에서 사용될 수 있음을 의미한다. 상기 주문은 출력 인버터의 크기 및 수, 해당 트랜스레이터 입력 스테이지의 이득 등과 같은 주변 항목들에 관련될 것이다.

끝으로, -구체성을 목적으로-특정 형태가 본 발명의 회로에 정해졌을 지라도, 본 발명 자체는 상기 정해진 형태보다 넓다는 것에 주목해야 한다. 본 발명의 핵심적 양상으로 종래 기술과 구별되는 것은 출력 신호를 논리 HIGH로 스위칭함에 있어, 본 회로가 상기 출력 신호를 바로 고-전압 레일에 연결시키며, 이 신호가 상기 논리 상태를 취하고 있는 시간 간격동안 그 상태를 유지하는 데 있다.

도 1은 종래 기술에 따른 트랜스레이터 회로의 컨버터 스테이지를 도시한 도면.

도 2는 본 발명에 따른 트랜스레이터 회로의 컨버터 스테이지를 도시한 도면.

도 3은 일반적인 입력-증폭기 스테이지에 연결된 본 발명에 따른 트랜스레이터 회로의 컨버터 스테이지를 도시한 도면.

도 4는 본 발명에 따른 우선되는 실시예를 나타내는 트랜스레이터 회로.

※ 도면의 주요 부분에 대한 부호의 설명 ※

100: 입력 스테이지 200: 컨버터 스테이지

GTLP INPUT 및 REFERENCE: 차동 입력 신호 쌍

IN 및 IN_BAR: 중간 차동 신호 쌍

Vout: 싱글-엔드 출력

I1: 인버터 75 및 85: 기준 발생기

본 발명의 선호되는 실시예가 도 4에 도시되며, 이 도면에서는 도 3의 일반적 입력 증폭기 스테이지가 뚜렷하게 도시된다. 앞의 논의로부터 결국 한 특정 입력 스테이지 및 스위칭 기능에 대해 주변적인 아울러 이 스위칭 기능을 도와주는 기타 다른 양상들을 사용하는 것이 요구될 지라도, 본 발명은 위와 같은 파라미터 또는 양상의 임의 특정 세트에만 관련되지 않는다는 것이 명백해져야만 한다. 선호되는 실시예를 논의할 목적으로, 전체 회로는 입력 스테이지(100)(도 4에서 대시(-) 표시된 수직선의 좌측에 도시됨) 및 컨버터 스테이지(200)(대시선의 우측)로 나누어진다. 상기 입력 스테이지(100)는 중간 차동 신호 쌍 IN 및 IN_BAR을 발생시키기 위해 차동 입력 신호 쌍 GTLP INPUT 및 REFERENCE를 증폭시킨다. 상기 컨버터 스테이지(200)는 그후 증폭된 차동 신호 쌍 IN 및 IN_BAR 을 싱글-엔드 출력 Vout로 변환시키며, 상기 싱글-엔드 출력 Vout는 다시 인버터 I1을 구동한다. 처음에, 논의될 선호되는 실시예에 있어서, 상기 차동 입력 쌍 중 하나-REFERENCE-는 차동 입력이 HIGH 또는 LOW가 되는 것에 무관하게 1 V 레벨에서 유지된다는 사실을 주목해야 한다. 즉, 상기 차동 입력 신호의 논리값은 전적으로 GTLP INPUT의 레벨에 의해 결정된다. 이 특성이 임의의 방식으로 차동 입력 쌍에서의 전압 레벨들의 특성을 제한하는 것은 제시되어 있지 않다. 사실상, 당해 기술에 숙련된 자는 상기 우선되는 실시예의 동작에 관한 설명이 상기 차동 입력 쌍의 각각의 부재 상에서의 전압이 변화하는 상황에도 적용된다는 것을 알 수 있다. 또한, 회로의 우선되는 실시예에서, 차동 입력 전압의 동적 범위는 비교적 좁으며, 이것은 LOW로부터 HIGH로와 HIGH로부터 LOW로의 Vout의 스위칭이 아주 좁은 입력 범위, 1 volt의 기준 레벨에 관해 약 ±50 mV에 걸쳐 발생하게 해준다. 따라서, 미분 입력 전압에 대해, HIGH는 1.050 V이고 LOW는 0.950 V이다. 상기 제한이 당해 회로의 본 발명의 일반적인 사용에 적용됨을 암시하지는 않는다. 사실상, 본 발명의 핵심은 컨버터 스테이지이며, 상기 입력 스테이지가 설계되는 조건들은 전체 트랜스레이터 회로의 동작에 대해서는 단지 지엽적인 것에 지나지 않는다. 유사하게, 상기 선호되는 실시예가 자체 출력에서 하나의 단일 인버터를 사용함에 주목하라. 일반적으로, 상기 인버터 회로는 본 발명의 회로가 사용되는 어플리케이션의 특정 필요 조건에 의해 결정된다.

계속해서 도 4를 참조하여 기술하면, 전압 발생기(75)가 QP1 및 QP6의 게이트들을 구동하는데 사용된다는 것을 주목하라. 상기 전압 레벨은 상기 트랜지스터들을 턴온시키기 위해 선택되나, 어렵게 턴온시키지는 않는다. 기준 발생기(75)는 QP1 및 QP6내에 포화 범위 전류들을 설정한다. 상기 QP1 및 QP6의 소스 노드들이 바로 고-전압 레일 Vcc에 접속되므로, 이들 트랜지스터의 각 드레인 노드들은, 다른 전압 소스가 드레인 노드 전압을 증가시키지 않을 경우-언급된 이유로 인해- Vcc만큼 높지는 않지만 항상 HIGH가 된다. QP1 및 QP6은, 그들이 서로 다른 면적을 가질지라도, 그와는 달리 동일하게 제작되므로, 상기 기준 발생기(75)는 상기 QP1 및 QP6이 각각의 게이트 노드들 상에서 동일한 전압을 갖게 해준다는 사실은 이들 각각의 트랜지스터들을 통해 발생된 전류들이 서로에 대해 간단한 관계를 갖는다는 것을 의미한다. 특히, 상기 QP1 및 QP6이 동일한 면적을 갖도록 제작될 경우(본 발명의 선호되는 실시예의 경우), 이들 전류들은 동일하게 될 것이다. 대신, QP6이 QP1의 두 배의 면적을 가질 경우, 전자, 즉 QP6을 통한 전류는 후자, 즉 QP1을 통한 전류의 두 배가 될 것이다.

본 발명의 선호되는 실시예에 있어서, 차동 입력들 중 하나-REFERENCE-는 항상 동일하다. 특히 이것은 1 V에서 고정된다. LOW 차동 입력은 GTLP INPUT이 1 V 이하가 될 것을 요구하고 HIGH 차동 입력은 GTLP INPUT이 1 V 이상이 될 것을 요구한다. 따라서, 쇼트컷(shortcut)이 GTLP INPUT을 LOW 및 HIGH로 지칭하고 동시에 REFERENCE(1 V에서 고정된)가 각각 HIGH 또는 LOW인 것을 나타내는 데에 사용될 수 있다.

GTLP INPUT이 LOW일 때, QP2 및 QP3는 모두 어렵게 턴온되며, QP1으로부터의 모든 전류를 감소시키며 따라서 QP1 양단의 강하에 의해 Vcc보다 낮을지라도, 상기 중간 신호 IN_BAR(현재 QP2 및 QP1을 통해 Vcc에 연결된)가 HIGH가 되게 한다. QP3를 어렵게 on 시킴으로써, QN2의 게이트가 HIGH(앞서 언급된 것과 동일한 이유로 Vcc만큼 HIGH하지는 않을 지라도)로 되며, QN2를 어렵게 턴온시킨다. QN2를 구동하는 것과 동일한 게이트 전압이 QN3를 구동하기 때문에 아울러 QN3 및 QN2의 각각의 면적이 상기 선호되는 실시예에서 서로 일치하므로(일반적인 것은 아닐지라도), QN2를 통해 흐르는 전류는 QN3를 통해 흐르는 전류와 동일하다. QN3를 통한 전류는 QN3의 드레인에 연결된 중간 신호 IN을 LOW로 당긴다. 이것은 QP9을 어렵게 턴온시키며, Vcc로부터 QP6(이는 on 되며, -포화 범위에 있는 동안-기준 발생기(75)로 인해 전류를 통하게 함)를 통해 QP9의 드레인에 이르는 경로를 제공한다. 상기 QP9 드레인에 Vout가 바로 결합됨으로써, Vout가 현재 QP9 및 QP6를 통해 Vcc에 접속된다. 따라서 Vout는 HIGH로 스위칭된다.(역시 마찬가지로 QP6 양단의 전압 강하로 인해 Vcc보다는 낮다.)

IN_BAR는 QN5 및 QN10의 게이트들을 구동한다. 따라서, HIGH일 때, 이는 QN5를 어렵게 턴온시켜 게이트-드레인-커플드 QP7의 게이트 및 드레인을 QN7의 드레인에 커플링시킨다. QN7이 기준 발생기(85)에 의해 구동되는 자체 게이트에 의해 on 되므로, 이것은 QP7 및 QP8의 게이트 전압들이 LOW가 되게 해준다. 이 점에서, Vout는 현재 어렵게 on 되는 QP8을 통해 Vcc 파워 레일에 접속되며, 따라서 Vout는 해당 경로의 나머지를 Vcc로 당긴다. 그러나, Vout는 어렵게 on이 되는 QP9을 통해 QP6의 드레인에 접속된다. QP6의 드레인 및 소스가 모두 Vcc가 됨으로써, QP6을 통해 흐르는 전류가 중단된다.

요컨대, GTLP INPUT이 본 발명의 선호되는 실시예에서 LOW로 스위칭될 때, Vout는, 한 점을 향해, 동시에 작용하는 두 개의 루트를 통해 HIGH로 당겨진다. Vout를 HIGH로 스위칭하는데 필요한 전류를 공급하는 제 1 루트는 Vout가 도중 내내 Vcc로 되기 전에 스위칭 오프되며, Vcc로의 풀업을 완성하기 위해 다른 루트에 맡긴다. 일단 이것이 달성되면, Vout는 완전히 on 된 트랜지스터(QP8)를 통해 바로 Vcc에 연결된다. 회로가 다음에 스위칭될 때까지 QP8이 on을 유지하면서 Vout를 Vcc에 결합시킨다. Vout를 HIGH로 구동하는 이 제 1 루트는 다음의 시퀀스로 인해 발생한다. 즉(a) GTLP INPUT이 LOW로 스위칭함으로써, QP3를 어렵게 턴온시킨다. (b) 이것은 QN3의 게이트를 논리 HIGH에 연결하며 따라서 QN3를 어렵게 턴온시킨다. (c) QN3가 on되고, 이것의 드레인 및 중간 입력 IN은 LOW로 당겨진다. (d) 중간 입력 IN이 LOW가 되며 이는 QP9을 어렵게 턴온시키고, 따라서 항상-온(always-on)인 QP6을 통해 Vcc와 Vout 사이에 링크를 완성한다.(이 완성된 전류 경로는 따라서 Vcc ＞QP6＞ QP9＞ Vout이다.)

Vout를 HIGH로 구동하는 전류를 공급하는 다른 루트는 다음의 시퀀스로 인해 발생한다. (a) GTLP INPUT이 LOW로 스위칭하면, QP2를 어렵게 턴온시킨다. (b) QP2를 어렵게 on 함으로써 중간 입력 IN_BAR를 HIGH로 한다(Vcc만큼 높지는 않을 지라도).(c) HIGH인 IN_BAR는 QN5의 게이트를 HIGH로 구동하며, 따라서 QN5를 어렵게 턴온시킨다. (d) QN5를 어렵게 on 시킴으로써 QP8의 게이트를 LOW로 구동하며, QP8을 어렵게 턴온시킨다.(e) 어렵게 on 된 QP8은 Vout를 Vcc에 바로 연결한다.(이 완성된 전류 경로는 따라서 Vcc＞ QP8＞ Vout가 된다.)

반대로, GTLP INPUT이 HIGH로 스위칭될 때, QP2 및 QP3는 차단된다. REFERENCE가 동시에 LOW(1 V를 유지하면서)가 되며, 따라서 QP4 및 QP5이 어렵게 on으로 스위칭된다. QP2 및 QP3가 off 되고 QP4 및 QP5가 어렵게 on이 됨으로써, 항상 on인 QP1으로부터의 모든 전류를 감소시키는 것은 후자의 쌍, 즉 QP4 및 QP5이다. 중간 신호 IN이 QP4의 드레인에 바로 접속되므로, QP1 양단의 강하에 의해 Vcc보다 낮을지라도 상기 중간 신호 IN은 HIGH로 당겨진다. 어렵게 on 되지는 않을 지라도 드레인-게이트-커플드 QN4는 on으로 된다. QN4 및 QN1 두 트랜지스터들의 동일한 면적 및 이들 트랜지스터의 각 게이트 간의 접속에 의해 QN4를 통해 흐르는 전류는 QN1을 통해 흐르는 전류와 동일하다. QN1이 on이 됨으로써, QN1의 드레인에 바로 접속된 중간 입력 IN_BAR는 LOW로 당겨진다(QN1에 의해 유지되는 전압 강하로 인해 GROUND로 당겨지지는 않을지라도).

중간 입력 IN이 HIGH로 당겨지고 중간 입력 IN_BAR가 LOW로 당겨짐으로써 QN5 및 QN10이 차단되고 QN6 및 QN9이 그에 따라 턴온된다. 이것은 결국 QN7 전류가 QN6를 통해 Vout로 흐르게 하며, 그에 따라 Vout를 LOW(QN7 양단에 존재하는 전압 강하량 만큼 GROUND보다 높을지라도)로 당긴다. 또한 -상기 선호되는 실시예에서 동일한 면적을 가진 두 개의 트랜지스터 상에서의 공통 게이트 전압으로 인해 QP1 전류와 동일한-QP6 전류가 현재 QP10 및 게이트-드레인-커플드 QN9을 통해 흐른다. QP10이 어렵게 on 됨에 따라, QN8의 게이트가 HIGH로 당겨진다〔(QP6 양단에서의 전압 강하에 의해 Vcc보다는 낮을 지라도)〕. 이것은 QN8을 어렵게 턴온시키며 그에 따라 Vout를 GROUND에 접속한다. 즉, QN8의 턴온은 Vout 경로의 나머지를 GROUND로 당긴다.

그 후 Vout의 전압 레벨이 자신을 (QN6를 거쳐) QN7의 드레인에 제공한다. QN7의 드레인 및 소스가 GROUND에 연결됨으로써, QN7을 통한 전류가 중단된다. 따라서, 본 발명의 특징인 스위칭 Vout의 일반적 대칭(LOW-HIGH 및 HIGH-LOW)이 이 특정의 선호되는 실시예에서 명백해진다는 것을 알 수 있다.

요컨대, 바로 Vout의 HIGH로의 스위칭에 의해, Vout로 구동 전류가 흐르게 되는 두 개의 루트가 존재한다. 게다가, 이들 두 루트가 Vout를 LOW로 스위칭하는 데 필요한 전류를 흐르게 하는 데 기여할 지라도, 그들 중 단지 한 루트만이 Vout 가 실제로 GROUND에 있게 될 때까지 계속해서 구동한다. 상기 제 2 루트는 그 후 Vout를 회로가 상기 상태를 유지하는 한, 즉 GTLP INPUT이 다음으로 스위칭 할 때까지 Vout를 GROUND에 연결시킨다.

Vout를 LOW로 구동하는 제 1 루트는 다음과 같이 요약될 수 있다. 즉, (a) REFERENCE 는 LOW가 되며, 이는 QP4를 스위칭 온 한다. (b) QP4 on은 중간 입력 IN을 Vcc에 연결된 항상-온(always) QP1의 드레인에 연결시키며, 그에 따라 중간 입력 IN을 HIGH로 스위칭한다. (c) HIGH로 스위칭되는 IN은 QN6를 턴온시키며, 이 QN6는 항상-온(always-on) QN7을 통해 Vout를 GROUND에 연결하며, Vout를 LOW로 하나 QN7 양단의 강하로 인해 GROUND만큼 낮지는 않다.(이 Vout를 LOW로 스위칭하도록 전류 구동을 제공하는 완성된 전류 경로는 따라서 GROUND＞ QN7＞ QN6＞ Vout이 된다.)

Vout를 LOW로 구동하기 위한 전류를 공급하는 다른 루트도 유사한 방법으로추적될 수 있다. 이것은 결국 GROUND＞ QN8＞Vout을 발생시킨다.

본 회로의 동작에 있어서의 대칭성을 주목하라. 이것으로 인해, 차동 입력 쌍, 즉 GTLP INPUT 및 REFERENCE를 역으로 함으로써 컨버터 스테이지로부터의 출력의 위상을 반전시킬 수 있다.

상기 선호되는 실시예의 동일한 양상들 중 어느 것도 청구된 발명을 제한할 수 없음을 다시 한번 주목해야 한다. 이들 동일한 양상들은 (a) 상기 양호한 실시예와 관련된 차동 신호 입력의 특히 작은 편위(GTLP-REFERENCE) (b) 차동 입력 쌍 중 하나, 즉 REFERENCE의 전압 레벨의 불변성(invariance) (c)Vout가 각각 HIGH 또는 LOW로 당겨지는 두개 루트가 동시에 작동하게 되는 정도를 포함하나 이들에 제한되는 것은 아니다.

Claims

입력 전압 라인 및 역-입력 전압 라인 사이의 차동 전압으로서 측정된 입력 전압을-상기 입력 전압 라인 및 상기 역-입력 전압 라인은 하나의 공통-모드를 가질 수도 있음-하나의 단일 출력 전압 라인 및 GROUND를 포함하는 임의의 고정-퍼텐셜 기준 사이에서 측정된 출력 전압으로 변환하기 위한 트랜스레이터 회로에 있어서, 상기 트랜스레이터 회로는,

(a) 하나의 입력 노드와,

(b) 하나의 역-입력 노드와,

(c) 하나의 출력 노드와,

(d) 고-전압 파워 레일과,

(e) 저-전압 파워 레일과,

(f) 제 1 풀업 트랜지스터와,

(g) 제 2 풀업 트랜지스터와,

(h) 제 1-풀업-용이 트랜지스터와,

(i) 제 2 풀업-용이 트랜지스터와,

(j) 제 1 전압 발생기와,

(k) 제 1 풀다운 트랜지스터와,

(l) 제 2 전압 발생기, 및

(m) 제 1 고정 장치

를 구비하며,

상기 입력 노드는 상기 제 1-풀업-용이 트랜지스터의 제어 노드에 바로 접속되고, 상기 제 1-풀업-용이 트랜지스터의 저(low) 측은 바로 상기 출력 노드에 접속되며, 상기 제 1-풀업-용이 트랜지스터의 고(high) 측은 상기 제 1 풀업 트랜지스터의 저 측에 바로 접속되고,

상기 역-입력 노드는 상기 제 2-풀업-용이 트랜지스터의 제어 노드에 바로 접속되며, 상기 제 2-풀업-용이 트랜지스터의 저 측은 상기 제 1 풀다운 트랜지스터의 고 측에 바로 접속되고, 상기 제 2-풀업-용이 트랜지스터의 고 측은 바로 상기 제 2 풀업 트랜지스터의 제어 노드에 접속되며,

상기 제 1 풀업 트랜지스터의 고 측은 상기 고-전압 파워 레일에 바로 접속되고, 상기 제 1 전압 발생기는 상기 고-전압 파워 레일과 상기 제 1 풀업 트랜지스터의 제어 노드 사이에 접속되며 아울러 상기 트랜스레이터 회로가 파워 업 될 때마다 상기 제 1 풀업 트랜지스터를 부분적으로 턴온시키도록 설계되고,

상기 제 1 풀다운 트랜지스터의 저 측은 상기 저-전압 파워 레일에 바로 접속되며, 상기 제 2 전압 발생기는 상기 저-전압 파워 레일과 상기 제 1 풀다운 트랜지스터의 제어 노드 사이에 접속되고 아울러 상기 트랜스레이터 회로가 파워 업 될 때 상기 제 1 풀다운 트랜지스터를 부분적으로 턴온시키도록 설계되며,

상기 제 1 고정 장치는 상기 고-전압 파워 레일과 상기 제 2 풀업 트랜지스터의 상기 제어 노드 사이에 접속되고, 그 결과 상기 제 2 풀업-용이 트랜지스터가 off 될 때, 상기 제 1 고정 장치가 상기 제 2 풀업 트랜지스터를 턴 오프시키게 하고,

그 결과 상기 입력 노드에 인가된 논리-LOW 신호가 상기 제 1 풀업-용이 트랜지스터를 완전하게 턴온시키고 따라서 상기 제 1 풀업-용이 트랜지스터 및 상기 제 1 풀업 트랜지스터를 통해 상기 출력 노드를 상기 고-전압 파워 레일에 연결하게 되며, 결국 상기 고-전압 파워 레일로부터 상기 출력 노드로 전류를 공급하게 되고,

아울러 상기 역-입력 노드에 동시에 인가된 상보적 논리-HIGH 신호가 상기 제 2 풀업-용이 트랜지스터를 완전하게 턴온시킴으로써 논리-LOW 신호를 상기 제 2 풀업 트랜지스터의 상기 제어 노드에 인가하게 되며, 따라서 상기 제 2 풀업 트랜지스터를 완전하게 턴온시키고, 결국 상기 출력 노드를 완전하게 논리-HIGH로 당겨 그 상태로 유지시키기 위해 상기 출력 노드를 상기 고-전압 파워 레일에 접속하는 트랜스레이터 회로.
제 1 항에 있어서, 또한 제 2 풀다운 트랜지스터, 제 1 풀다운-용이 트랜지스터, 제 2 고정 장치, 및 제 2 풀다운-용이 트랜지스터를 구비하며,

상기 제 2 풀다운 트랜지스터의 고(high) 측이 상기 제 1 풀업-용이 트랜지스터의 상기 저(low) 측에 연결되고, 이 때 상기 제 2 풀다운 트랜지스터의 저 측이 상기 저-전압 파워 레일에 바로 접속되며, 상기 제 2 풀다운 트랜지스터의 제어 노드가 상기 제 2 고정 장치의 고 측 및 상기 제 2-풀다운-용이 트랜지스터의 저 측에 바로 접속되고,

상기 제 2-풀다운-용이 트랜지스터의 제어 노드가 상기 역-입력에 바로 접속되며, 상기 제 2-풀다운-용이 트랜지스터의 고 측이 상기 제 1 풀업-트랜지스터의 상기 저 측에 바로 접속되고,

그 결과 상기 입력 노드에 인가된 논리-HIGH 신호가 상기 제 1-풀업- 용이 트랜지스터를 턴오프시키는 반면 상기 제 1 풀다운-용이 트랜지스터를 턴온시키며, 그에 따라 상기 제 1 풀다운 트랜지스터를 통해 상기 출력 노드를 상기 저-전압 파워 레일에 연결시키고,

아울러 상기 역-입력 노드에 동시에 인가된 상보적 논리-LOW 신호가 상기 제 2 풀업-용이 트랜지스터를 턴오프시키는 반면 상기 제 2 풀다운-용이 트랜지스터를 턴온시키며, 따라서 상기 제 1 풀업 트랜지스터를 통해 상기 고-전압 파워 레일에 상기 제 2 풀다운 트랜지스터의 제어 노드를 연결하게 되고, 상기 제 2 풀다운 트랜지스터를 완전하게 턴온시키며 따라서 상기 출력 노드와 상기 저-전압 파워 레일 사이에 제 2 경로를 제공하게 되는 트랜스레이터 회로.
제 2 항에 있어서, 상기 제 1 고정 장치가 게이트-드레인-커플드 PMOS 트랜지스터이고 상기 제 2 고정 장치가 게이트-드레인-커플드 NMOS 트랜지스터인 트랜스레이터 회로.
제 3 항에 있어서, 상기 회로내의 모든 트랜지스터들이 MOSFET 트랜지스터들인 트랜스레이터 회로.
제 4 항에 있어서, 상기 출력 노드가 인버터(I1)에 연결되며 그 결과 상기 인버터의 출력이 상기 트랜스레이터 회로의 최종 출력을 형성하게 되는 트랜스레이터 회로.
제 5 항에 있어서, 입력-스테이지 입력, 입력-스테이지 역 입력, 입력-스테이지 출력, 및 입력 스테이지 역-출력을 가진 입력-스테이지 회로와 결합되며, 이 때 상기 입력-스테이지 회로가 상기 고-전압 파워 레일과 상기 저-전압 파워 레일사이에 연결되며, 상기 입력-스테이지 출력이 상기 입력 노드에 바로 접속되고, 상기 입력-스테이지 역-출력이 상기 역-입력 노드에 바로 접속되며, 상기 입력-스테이지 회로가 상기 트랜스레이터 회로를 위해 준비된 임의의 신호를 증폭시키는 역할을 하는 트랜스레이터 회로.
입력 전압 라인 및 역-입력 전압 라인 사이의 차동 전압으로서 측정된 입력 전압을-상기 입력 전압 라인 및 상기 역-입력 전압 라인은 하나의 공통-모드를 가질 수도 있음- 단일 출력 전압 라인과 GROUND를 포함하는 임의의 고정-퍼텐셜 기준 사이에서 측정된 출력 전압으로 변환하기 위한 트랜스레이터 회로에 있어서, 상기 트랜스레이터 회로는,

(a) 하나의 입력 노드와,

(b) 하나의 역-입력 노드와,

(c) 하나의 출력 노드와,

(d) 고-전압 파워 레일과,

(e) 저-전압 파워 레일과,

(f) 제 1 풀업 장치와,

(g) 하나의 풀업 트랜지스터와,

(h) 제 1 풀업-용이 트랜지스터와,

(i) 제 2 풀업-용이 트랜지스터와,

(j) 제 1 풀다운 장치, 및

(k) 제 1 고정 장치를 구비하며,

상기 입력 노드는 상기 제 1-풀업-용이 트랜지스터의 제어 노드에 바로 접속되며, 상기 제 1-풀업-용이 트랜지스터의 저 측은 바로 상기 출력 노드에 접속되고, 상기 제 1-풀업-용이 트랜지스터의 고 측은 상기 풀업 장치의 저 측에 바로 접속되며,

상기 역-입력 노드는 상기 제 2 풀업-용이 트랜지스터의 제어 노드에 바로 접속되고, 상기 제 2 풀업-용이 트랜지스터의 저 측은 상기 풀다운 장치의 고 측에 바로 접속되며, 상기 제 2 풀업-용이 트랜지스터의 고 측은 상기 풀업 트랜지스터의 제어 노드에 바로 접속되고,

상기 제 1 풀업 장치의 고 측은 상기 고-전압 파워 레일에 바로 접속되며,

상기 풀다운 장치의 저 측은 상기 저-전압 파워 레일에 바로 접속되며,

상기 제 1 고정 장치는 상기 고-전압 파워 레일과 상기 풀업 트랜지스터의 상기 제어 노드 사이에 접속되며, 그 결과 상기 제 2 풀업-용이 트랜지스터가 오프 될 때, 상기 제 1 고정 장치가 상기 풀업 트랜지스터를 턴오프시키게 되고,

그 결과 상기 입력 노드에 인가된 논리-LOW 신호가 상기 제 1 풀업-용이 트랜지스터를 완전하게 턴온시키고 따라서 상기 제 1 풀업-용이 트랜지스터 및 상기 풀업 장치를 통해 상기 출력 노드를 상기 고-전압 파워 레일에 연결하게 되며, 결국 상기 고-전압 파워 레일로부터 상기 출력 노드로 전류를 공급하고,

아울러 상기 역-입력 노드에 동시에 인가된 상보적 논리-HIGH 신호가 상기 제 2 풀업-용이-트랜지스터를 완전하게 턴온시키며 그에 따라 논리-LOW 신호를 상기 풀업 트랜지스터의 상기 제어 노드에 인가하게 되며, 그에 따라 상기 풀업 트랜지스터를 완전하게 턴온시키며, 결국 상기 출력 노드를 완전하게 논리-HIGH로 당겨 그 상태를 유지하도록 하기 위해 상기 출력 노드를 상기 고-전압 파워 레일에 접속시키게 되는 트랜스레이터 회로.
제 8 항에 있어서, 또한 풀다운 트랜지스터, 제 2 고정 장치, 제 1 풀다운-용이 트랜지스터, 및 제 2 풀다운-용이 트랜지스터를 구비하며,

상기 풀다운 트랜지스터의 고 측이 상기 제 1 풀업-용이 트랜지스터의 상기 저 측에 커플링되며, 이 때 상기 풀다운 트랜지스터의 저 측이 상기 저-전압 파워 레일에 바로 접속되고, 상기 풀다운 트랜지스터의 제어 노드가 상기 제 2 고정 장치의 고 측 및 상기 제 2 풀다운-용이 트랜지스터의 저 측에 바로 접속되고,

상기 제 2-풀다운-용이 트랜지스터의 제어 노드가 상기 역-입력 노드에 바로 접속되며, 상기 제 2-풀다운-용이 트랜지스터의 고 측이 상기 풀업 장치의 상기 저 측에 바로 접속되고,

그 결과 상기 입력 노드에 인가된 논리-HIGH 신호가 상기 제 1-풀업-용이 트랜지스터를 턴오프시키는 반면 상기 제 1-풀다운-용이 트랜지스터를 턴온시키며, 그에 따라 상기 풀다운 장치를 통해 상기 출력 노드를 상기 저-전압 파워 레일에 커플링하게 되고,

아울러 상기 역-입력 노드에 동시에 인가된 상보적 논리-LOW 신호가 상기 제 2 풀업-용이 트랜지스터를 턴오프시키는 반면 상기 제 2-풀다운 용이 트랜지스터를 턴온시키게 되며, 따라서 상기 풀업 장치를 통해 상기 고-전압 파워 레일에 상기 풀다운 트랜지스터의 제어 노드를 커플링하게 되고, 상기 풀다운 트랜지스터를 완전하게 턴온시키며 따라서 상기 풀업 장치를 통해 상기 출력 노드와 상기 저-전압 파워 레일 사이에 제 2 경로를 제공하게 되는 트랜스레이터 회로.
제 8 항에 있어서, 상기 풀업 장치가 제 1 포화 범위 트랜지스터이고, 상기 풀다운 장치가 제 2 포화 범위 트랜지스터이며, 상기 제 1 고정 장치가 게이트-드레인-커플드 PMOS 트랜지스터이고, 상기 고정 장치가 게이트-드레인-커플드 NMOS 트랜지스터인 트랜스레이터 회로.
제 9 항에 있어서, 상기 제 1 포화-범위 트랜지스터가 제 1 일정-전압 발생기에 의해 제어되는 MOSFET이고, 상기 제 2 포화-범위 트랜지스터가 제 2 일정-전압 발생기에 의해 제어되는 MOSFET인 트랜스레이터 회로.
제 8 항에 있어서, 상기 풀다운 장치가 제 1 저항기이며, 상기 풀업 장치가 제 2 저항기이고, 상기 제 1 고정 장치가 제 3 저항기이며, 상기 제 2 고정 장치가 제 4 저항기인 트랜스레이터 회로.
제 9 항에 있어서, 모든 기준 트랜지스터가 MOSFETs인 트랜스레이터 회로.