JP2000188530A - 差動入力をシングル・エンディッド出力に変換するトランスレ―タ - Google Patents
差動入力をシングル・エンディッド出力に変換するトランスレ―タInfo
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Abstract
(57)【要約】
【課題】 差動入力とシングル・エンディッド出力とを
有するトランスレータ回路を提供すること。 【解決手段】 トランスレータの出力がいったん論理ハ
イに切り換えられると、回路がローに切り換えられるま
では、すなわち、出力が肯定的に切り換えられるまで
は、出力信号は、高電圧レールに結合されたままで維持
される。同様に、出力がローに切り換えられると、肯定
的にハイに切り換えられるまで、低電圧レールに結合さ
れたまま維持される。この構成により、負荷とは無関係
に、出力信号が適切な論理状態に完全に切り換えられる
ことが保証される。
有するトランスレータ回路を提供すること。 【解決手段】 トランスレータの出力がいったん論理ハ
イに切り換えられると、回路がローに切り換えられるま
では、すなわち、出力が肯定的に切り換えられるまで
は、出力信号は、高電圧レールに結合されたままで維持
される。同様に、出力がローに切り換えられると、肯定
的にハイに切り換えられるまで、低電圧レールに結合さ
れたまま維持される。この構成により、負荷とは無関係
に、出力信号が適切な論理状態に完全に切り換えられる
ことが保証される。
Description
【０００１】
【関連出願】この出願における優先権主張の基礎となっ
ている米国特許出願は、１９９８年４月１４日に出願さ
れフェアチャイルド・セミコンダクタ・コーポレーショ
ンに譲渡されている米国特許仮出願第60/081,697号に基
づくものである。
ている米国特許出願は、１９９８年４月１４日に出願さ
れフェアチャイルド・セミコンダクタ・コーポレーショ
ンに譲渡されている米国特許仮出願第60/081,697号に基
づくものである。
【０００２】
【発明の属する技術分野】本発明は、差動からシングル
・エンディッドへのトランスレータ回路の分野に関す
る。更に詳しくは、本発明は、ＣＭＯＳベースである、
そのようなトランスレータ回路に関する。更にまた詳し
くは、本発明は、速度が最も重要であるＣＭＯＳトラン
スレータであって、その設計が広いレンジの出力負荷に
亘って用いることができるＣＭＯＳトランスレータに関
する。特に、本発明は、非常な高速度で動作すると共に
大きな出力負荷を駆動することをトランスレータに要求
するような条件下で機能することが必要なＣＭＯＳトラ
ンスレータ回路に関する。
・エンディッドへのトランスレータ回路の分野に関す
る。更に詳しくは、本発明は、ＣＭＯＳベースである、
そのようなトランスレータ回路に関する。更にまた詳し
くは、本発明は、速度が最も重要であるＣＭＯＳトラン
スレータであって、その設計が広いレンジの出力負荷に
亘って用いることができるＣＭＯＳトランスレータに関
する。特に、本発明は、非常な高速度で動作すると共に
大きな出力負荷を駆動することをトランスレータに要求
するような条件下で機能することが必要なＣＭＯＳトラ
ンスレータ回路に関する。
【０００３】
【従来の技術】作動からシングル・エンディッドへのト
ランスレータは、差動入力信号をシングル・エンディッ
ド出力信号に変換する広範囲の応用例において用いられ
る。差動入力信号は、一般に適切に定義された（well-d
efined）基準レベルを有しておらず一般に浮動的であり
うる２つのラインによって提供され、この入力信号は、
これら２つのラインの間の電位差に等しい。シングル・
エンディッド出力は、固定された電位、典型的にはグラ
ンドを基準とする。一般に、ここでの信号はデジタルで
あり、一連の論理ハイおよび論理ローの値から構成され
る。差動からシングルへの変換を提供することとは別
に、これらのトランスレータは、また、入力信号対の振
幅を、それ以降の段において有用となるのに十分に堅固
（ロバスト、robust）である信号を得るのに必要な程度
まで増加させるのに用いられる。本発明の背景と新規性
とを説明するために、「トランスレータ」という用語
は、特に指定しない限りは、差動入力からシングル・エ
ンディッド出力へのトランスレータを指すのに用いるこ
とにする。更に、この用語は、バイポーラ・トランジス
タ・ベースではなくＭＯＳＦＥＴベースであるトランス
レータに限定される。時には、このトランスレータは、
入力増幅器段とコンバータ段との組合せとして論じられ
る。ここで、入力増幅器段は、入力された差動信号に対
して増幅される中間的な差動信号を生じる。コンバータ
段は、（増幅された）差動信号からシングル・エンディ
ッドな信号への実際の変換を行う。
ランスレータは、差動入力信号をシングル・エンディッ
ド出力信号に変換する広範囲の応用例において用いられ
る。差動入力信号は、一般に適切に定義された（well-d
efined）基準レベルを有しておらず一般に浮動的であり
うる２つのラインによって提供され、この入力信号は、
これら２つのラインの間の電位差に等しい。シングル・
エンディッド出力は、固定された電位、典型的にはグラ
ンドを基準とする。一般に、ここでの信号はデジタルで
あり、一連の論理ハイおよび論理ローの値から構成され
る。差動からシングルへの変換を提供することとは別
に、これらのトランスレータは、また、入力信号対の振
幅を、それ以降の段において有用となるのに十分に堅固
（ロバスト、robust）である信号を得るのに必要な程度
まで増加させるのに用いられる。本発明の背景と新規性
とを説明するために、「トランスレータ」という用語
は、特に指定しない限りは、差動入力からシングル・エ
ンディッド出力へのトランスレータを指すのに用いるこ
とにする。更に、この用語は、バイポーラ・トランジス
タ・ベースではなくＭＯＳＦＥＴベースであるトランス
レータに限定される。時には、このトランスレータは、
入力増幅器段とコンバータ段との組合せとして論じられ
る。ここで、入力増幅器段は、入力された差動信号に対
して増幅される中間的な差動信号を生じる。コンバータ
段は、（増幅された）差動信号からシングル・エンディ
ッドな信号への実際の変換を行う。
【０００４】
【発明が解決しようとする課題】１９９６年２月１３日
にKuoに対して発行されたナショナル・セミコンダクタ
・コーポレーションに譲渡されている米国特許第5,491,
455号には、ＣＭＯＳトランスレータが記載されてい
る。図１（従来技術）には、Kuo特許のトランスレータ
回路の心臓部が図解されている。ただし、入力増幅器段
は、示されていない。一般的な応用にとっては不運であ
るが、Kuo特許による回路は、出力負荷条件によって
は、適切に機能しない。更に、Kuo特許によるトランス
レータの動作には、使用方法を限定してしまう非対称性
が存在する。しかし、最も深刻な問題は、負荷が大きな
場合への対処である。図１を参照すると、トランスレー
タのシングル・エンディッド出力が、インバータに与え
られている様子が示されている。インバータが大きくな
ればなるほど、Ｖout上の容量性ローディングが大きく
なり、Ｖout（とインバータ入力と）をハイに駆動する
のに、より長い時間がかかる。この問題は、両方向の変
化において存在するというのではなく、ローからハイへ
の変化に伴って生じる。Kuoによるトランスレータの非
対称性の１つの結果である。Ｖoutをハイに駆動する電
流は入力信号における論理的切り換えの後で限定された
時間間隔の間だけ提供され、その後で電流は遮断される
というのは、Kuoによる回路に内在的なことである。従
って、十分な駆動電流が供給されてＶo utがハイになる
前にこの遮断が生じる可能性があり、Ｖoutは、ローと
ハイとの間のどこかで浮遊することになる。これは、ト
ランスレータに依存するどの回路の動作にとっても、明
らかに問題のある結果である。
にKuoに対して発行されたナショナル・セミコンダクタ
・コーポレーションに譲渡されている米国特許第5,491,
455号には、ＣＭＯＳトランスレータが記載されてい
る。図１（従来技術）には、Kuo特許のトランスレータ
回路の心臓部が図解されている。ただし、入力増幅器段
は、示されていない。一般的な応用にとっては不運であ
るが、Kuo特許による回路は、出力負荷条件によって
は、適切に機能しない。更に、Kuo特許によるトランス
レータの動作には、使用方法を限定してしまう非対称性
が存在する。しかし、最も深刻な問題は、負荷が大きな
場合への対処である。図１を参照すると、トランスレー
タのシングル・エンディッド出力が、インバータに与え
られている様子が示されている。インバータが大きくな
ればなるほど、Ｖout上の容量性ローディングが大きく
なり、Ｖout（とインバータ入力と）をハイに駆動する
のに、より長い時間がかかる。この問題は、両方向の変
化において存在するというのではなく、ローからハイへ
の変化に伴って生じる。Kuoによるトランスレータの非
対称性の１つの結果である。Ｖoutをハイに駆動する電
流は入力信号における論理的切り換えの後で限定された
時間間隔の間だけ提供され、その後で電流は遮断される
というのは、Kuoによる回路に内在的なことである。従
って、十分な駆動電流が供給されてＶo utがハイになる
前にこの遮断が生じる可能性があり、Ｖoutは、ローと
ハイとの間のどこかで浮遊することになる。これは、ト
ランスレータに依存するどの回路の動作にとっても、明
らかに問題のある結果である。
【０００５】この問題に対処する１つの方法として、一
連のＣＭＯＳインバータを用いる方法がある。これによ
って、Ｖoutが単一の大きなキャパシタンスの中に含ま
れることを要することなく、全体として大きなゲインが
可能となる。一連の小さな面積（エリア）のインバータ
は、単一の大きな面積のインバータとして、全体として
は、同じゲインを与えることができ、同時に、Ｖoutに
対しては、当初のものと同じだけのキャパシタンスを有
するように振る舞うことができる。この解決法は、トラ
ンスレータを用いている回路が、単一の経路に一連のイ
ンバータを配置することによって生じるスイッチング速
度の低下を許容することできる限りは、採用可能であ
る。もちろん、そのような事態を許容することができる
ような状況下であっても、多数の面積を要するインバー
タを用いることは望ましくない。
連のＣＭＯＳインバータを用いる方法がある。これによ
って、Ｖoutが単一の大きなキャパシタンスの中に含ま
れることを要することなく、全体として大きなゲインが
可能となる。一連の小さな面積（エリア）のインバータ
は、単一の大きな面積のインバータとして、全体として
は、同じゲインを与えることができ、同時に、Ｖoutに
対しては、当初のものと同じだけのキャパシタンスを有
するように振る舞うことができる。この解決法は、トラ
ンスレータを用いている回路が、単一の経路に一連のイ
ンバータを配置することによって生じるスイッチング速
度の低下を許容することできる限りは、採用可能であ
る。もちろん、そのような事態を許容することができる
ような状況下であっても、多数の面積を要するインバー
タを用いることは望ましくない。
【０００６】Kuoによるトランスレータの問題点に特に
着目するために、もう一度、図１を参照する。これは、
トランスレータのコンバータ段である。ＩＮがローに
（そして、ＩＮ＿ＢＡＲがハイに）切り換えられたと仮
定する。すると、入力ＩＮによって、Ｎ５とＮ４とがオ
フになる。ＩＮ＿ＢＡＲがハイであることにより、Ｎ２
とＮ３とが、オンになる。当初はオンであるＮ６を低電
圧パワー・レールに結合するので、Ｎ３のドレインはロ
ーである。これによって、ローである電圧がＰ３のゲー
トに与えられることになり、Ｐ３がオンになり、Ｖout
がＶccに結合される。しかし、ＩＮ＿ＢＡＲがハイであ
りＮ２のゲート電圧をハイに維持していることによっ
て、Ｎ２がハード・オンであることは、常にオンである
Ｎ７を介してＮ２のドレインとグランドとのあいだにリ
ンクが確立されていることを意味する。非常に短い時間
の後に、これによって、ドレイン・ゲート結合されたＮ
１のドレインがローになる。この点はＮ６のゲートに直
接に接続されているので、これによって、ある時間経過
の後で、Ｎ６がオフになる。従って、Ｖoutは、Ｖccへ
のリンクから切断されることになり、浮遊することにな
る。Ｖoutがスレショルドをハイに通過させていないよ
うな状況では、このようなことは決して生じない。これ
は、Ｖoutが大きな負荷の中に与えられるような状況で
ある。このような設定においては、１つの大きなインバ
ータを用いるのではなく、一連の小さなインバータを用
いるような、現時点で利用可能な修正方法では、スルー
プットの信号速度が低下する。これは、多くの重要な応
用例では、許容できない事態である。
着目するために、もう一度、図１を参照する。これは、
トランスレータのコンバータ段である。ＩＮがローに
（そして、ＩＮ＿ＢＡＲがハイに）切り換えられたと仮
定する。すると、入力ＩＮによって、Ｎ５とＮ４とがオ
フになる。ＩＮ＿ＢＡＲがハイであることにより、Ｎ２
とＮ３とが、オンになる。当初はオンであるＮ６を低電
圧パワー・レールに結合するので、Ｎ３のドレインはロ
ーである。これによって、ローである電圧がＰ３のゲー
トに与えられることになり、Ｐ３がオンになり、Ｖout
がＶccに結合される。しかし、ＩＮ＿ＢＡＲがハイであ
りＮ２のゲート電圧をハイに維持していることによっ
て、Ｎ２がハード・オンであることは、常にオンである
Ｎ７を介してＮ２のドレインとグランドとのあいだにリ
ンクが確立されていることを意味する。非常に短い時間
の後に、これによって、ドレイン・ゲート結合されたＮ
１のドレインがローになる。この点はＮ６のゲートに直
接に接続されているので、これによって、ある時間経過
の後で、Ｎ６がオフになる。従って、Ｖoutは、Ｖccへ
のリンクから切断されることになり、浮遊することにな
る。Ｖoutがスレショルドをハイに通過させていないよ
うな状況では、このようなことは決して生じない。これ
は、Ｖoutが大きな負荷の中に与えられるような状況で
ある。このような設定においては、１つの大きなインバ
ータを用いるのではなく、一連の小さなインバータを用
いるような、現時点で利用可能な修正方法では、スルー
プットの信号速度が低下する。これは、多くの重要な応
用例では、許容できない事態である。
【０００７】従って、基本的な設計を変更することなく
広範囲の負荷を扱うことができるような差動からシング
ル・エンディッドへのトランスレータ回路が必要であ
る。また、結果としてチップ面積への要求を増さずに、
単純で最小の電力を必要とするような回路が必要であ
る。最後に、広範囲の負荷を可能にすることの代償とし
て速度を低下させないような回路が必要となる。
広範囲の負荷を扱うことができるような差動からシング
ル・エンディッドへのトランスレータ回路が必要であ
る。また、結果としてチップ面積への要求を増さずに、
単純で最小の電力を必要とするような回路が必要であ
る。最後に、広範囲の負荷を可能にすることの代償とし
て速度を低下させないような回路が必要となる。
【０００８】本発明の目的は、基本的な設計の変更せず
に、広範囲の負荷を与えることができる差動からシング
ル・エンディッドへのトランスレータ回路を作成するこ
とである。更に、付随的な目的は、この回路が結果的に
より大きなチップ面積を必要としたり、動作が遅くなっ
たりせず、最小の動作電力だけを必要とするようにする
ことである。
に、広範囲の負荷を与えることができる差動からシング
ル・エンディッドへのトランスレータ回路を作成するこ
とである。更に、付随的な目的は、この回路が結果的に
より大きなチップ面積を必要としたり、動作が遅くなっ
たりせず、最小の動作電力だけを必要とするようにする
ことである。
【０００９】本発明によるトランスレータ回路は、大き
な負荷が存在する場合にKuoによるトランスレータ回路
に負担をかける中間的な切り換えを行うプルアップ及び
切断を排除している。更に、本発明によるトランスレー
タ回路は、これを、速度を低下させることなく達成して
いる。
な負荷が存在する場合にKuoによるトランスレータ回路
に負担をかける中間的な切り換えを行うプルアップ及び
切断を排除している。更に、本発明によるトランスレー
タ回路は、これを、速度を低下させることなく達成して
いる。
【００１０】従来技術によるトランスレータと本発明に
よるトランスレータとの基本的な差異は、本発明の場合
には、トランスレータの出力がいったん論理ハイに切り
換えられると、回路がローに切り換えられるまでは（す
なわち、出力が肯定的に切り換えられるまでは）、高電
圧レールに結合されたままで維持されることである。同
様に、本発明では、出力がローに切り換えられると、肯
定的にハイに切り換えられるまで、低電圧レールに結合
されたまま維持される。これは、本発明のコンバータ段
を示している図２を参照することによって、理解できる
はずである。
よるトランスレータとの基本的な差異は、本発明の場合
には、トランスレータの出力がいったん論理ハイに切り
換えられると、回路がローに切り換えられるまでは（す
なわち、出力が肯定的に切り換えられるまでは）、高電
圧レールに結合されたままで維持されることである。同
様に、本発明では、出力がローに切り換えられると、肯
定的にハイに切り換えられるまで、低電圧レールに結合
されたまま維持される。これは、本発明のコンバータ段
を示している図２を参照することによって、理解できる
はずである。
【００１１】ここに示されている本発明によるトランス
レータでは、ＩＰＰ及びＩＮＮは、それぞれが、Ｐ３及
びＮ３のゲートを駆動する既知の技術を用いた電圧発生
器であり、これらのトランジスタがハード・オンではな
いが、オンすることを保証している。すなわち、電流が
これらのトランジスタを流れている限りは、それぞれの
トランジスタのソース・ドレイン間でかなりの電圧降下
が存在する。しかし、電流が停止すると、これらのトラ
ンジスタのドレイン・ノードは、それぞれが、Ｖccとグ
ランド（GROUND）とになる。実際的な目的のために、こ
れらは、受動的な抵抗のように作用し、実際にも、回路
の作成又は実現過程においてこの方が利点があると考え
られる場合には、単純な抵抗によって代替することも可
能である。
レータでは、ＩＰＰ及びＩＮＮは、それぞれが、Ｐ３及
びＮ３のゲートを駆動する既知の技術を用いた電圧発生
器であり、これらのトランジスタがハード・オンではな
いが、オンすることを保証している。すなわち、電流が
これらのトランジスタを流れている限りは、それぞれの
トランジスタのソース・ドレイン間でかなりの電圧降下
が存在する。しかし、電流が停止すると、これらのトラ
ンジスタのドレイン・ノードは、それぞれが、Ｖccとグ
ランド（GROUND）とになる。実際的な目的のために、こ
れらは、受動的な抵抗のように作用し、実際にも、回路
の作成又は実現過程においてこの方が利点があると考え
られる場合には、単純な抵抗によって代替することも可
能である。
【００１２】更に図２を参照して、ＩＮがローに切り換
えられた（そして、その結果として、ＩＮ＿ＢＡＲがハ
イに切り換えられた）と仮定する。これによって、Ｐ４
がオンになる。Ｐ４のドレインはＶoutに結合されてい
るので、これによって、常にオンであるＰ３とＶoutと
の間の結合が確立される。従って、Ｐ４は、ＶoutをＰ
３に結合させることにより、プルアップ容易化デバイス
（pullup-facilitatingdevice）と考えることができ、
それにより、Ｖoutをハイに駆動するのに必要な電流が
出力ノードに流れることが可能になる。しかし、この電
流経路は、ＶoutをＶccまですべて駆動することはでき
ない。Ｐ４がオンになる前には、そのハイ側、すなわ
ち、そのソース・ノードと、Ｐ３のロー側、すなわち、
そのドレインとは、高電圧パワー・レールと同じ電位を
有していることに注意すべきである。電流がＰ３を流れ
始めた後になって初めて、その両端に電圧降下が生じる
のである。この点で、ＩＰＰとＰ３との組合せもまた、
受動抵抗デバイスのように機能する。ＩＮ＿ＢＡＲがハ
イでありＮ１をオンにするので、別の経路が、同時に、
確立される。常にオンであるＮ３がグランドまでの経路
を提供するので、これによって、Ｐ２にそれをハード・
オンさせるのに必要なゲート電圧が提供される。この時
点で、Ｖoutは、Ｐ２を介して、高電圧パワー・レール
Ｖccに結合され、Ｖccまで駆動される。いったんＰ２が
オンになると、ＩＮ＿ＢＡＲがハイである限りは、それ
をオフにする事態は何も生じないことに注意すべきであ
る。更に、ＶoutがＶccの方向に変化するにつれて、Ｐ
３を流れる電流は停止することに注意すべきである。こ
れは、電流を維持するのに必要なソース・ドレイン間の
電圧降下がもはや存在しないからである。入力論理が変
化し、ＩＮ＿ＢＡＲがローになると、Ｎ１はオフに切り
換わり、Ｐ１を流れる電流は停止する。Ｐ１を流れる電
流が停止すると、このドレイン・ゲート結合されたトラ
ンジスタのドレイン・ノードはＶccになり、その結果と
して、論理ハイの電圧がＰ２の制御ノードに与えられ、
Ｐ２をオフにする。Ｐ１が存在しないとすると、Ｐ２は
オンのままであり、ＩＮ＿ＢＡＲがローに切り換えられ
ると、その制御ノードは孤立する。これによって、Ｎ２
がオンに切り換えられる（以下を参照）と、２つのパワ
ー・レールの間に直接的な結合が存在することになる。
この意味で、Ｐ１は、又は、Ｐ２の制御ノードが孤立す
ることを防止するための機能を果たすどのようなデバイ
スも、アンカリング（固定、anchoring）デバイスであ
る。
えられた（そして、その結果として、ＩＮ＿ＢＡＲがハ
イに切り換えられた）と仮定する。これによって、Ｐ４
がオンになる。Ｐ４のドレインはＶoutに結合されてい
るので、これによって、常にオンであるＰ３とＶoutと
の間の結合が確立される。従って、Ｐ４は、ＶoutをＰ
３に結合させることにより、プルアップ容易化デバイス
（pullup-facilitatingdevice）と考えることができ、
それにより、Ｖoutをハイに駆動するのに必要な電流が
出力ノードに流れることが可能になる。しかし、この電
流経路は、ＶoutをＶccまですべて駆動することはでき
ない。Ｐ４がオンになる前には、そのハイ側、すなわ
ち、そのソース・ノードと、Ｐ３のロー側、すなわち、
そのドレインとは、高電圧パワー・レールと同じ電位を
有していることに注意すべきである。電流がＰ３を流れ
始めた後になって初めて、その両端に電圧降下が生じる
のである。この点で、ＩＰＰとＰ３との組合せもまた、
受動抵抗デバイスのように機能する。ＩＮ＿ＢＡＲがハ
イでありＮ１をオンにするので、別の経路が、同時に、
確立される。常にオンであるＮ３がグランドまでの経路
を提供するので、これによって、Ｐ２にそれをハード・
オンさせるのに必要なゲート電圧が提供される。この時
点で、Ｖoutは、Ｐ２を介して、高電圧パワー・レール
Ｖccに結合され、Ｖccまで駆動される。いったんＰ２が
オンになると、ＩＮ＿ＢＡＲがハイである限りは、それ
をオフにする事態は何も生じないことに注意すべきであ
る。更に、ＶoutがＶccの方向に変化するにつれて、Ｐ
３を流れる電流は停止することに注意すべきである。こ
れは、電流を維持するのに必要なソース・ドレイン間の
電圧降下がもはや存在しないからである。入力論理が変
化し、ＩＮ＿ＢＡＲがローになると、Ｎ１はオフに切り
換わり、Ｐ１を流れる電流は停止する。Ｐ１を流れる電
流が停止すると、このドレイン・ゲート結合されたトラ
ンジスタのドレイン・ノードはＶccになり、その結果と
して、論理ハイの電圧がＰ２の制御ノードに与えられ、
Ｐ２をオフにする。Ｐ１が存在しないとすると、Ｐ２は
オンのままであり、ＩＮ＿ＢＡＲがローに切り換えられ
ると、その制御ノードは孤立する。これによって、Ｎ２
がオンに切り換えられる（以下を参照）と、２つのパワ
ー・レールの間に直接的な結合が存在することになる。
この意味で、Ｐ１は、又は、Ｐ２の制御ノードが孤立す
ることを防止するための機能を果たすどのようなデバイ
スも、アンカリング（固定、anchoring）デバイスであ
る。
【００１３】図２の回路への差動入力が切り換えられそ
れによってＩＮ＿ＢＡＲがローになりＩＮがハイになる
ときには、同様の（そして対称的な）機構によって、Ｖ
outがローに駆動される。ＩＮがハイであることによっ
てＮ２がオンになり、従って、ＶoutがＮ３を介して、
グランドに結合される。これによって、Ｖoutへの電流
の流れが提供されて、それをローに駆動するが、Ｎ３の
両端での電圧降下のために、それ自身では、Ｖoutをグ
ランドまで駆動することはない。同時に、Ｖoutをロー
に駆動する電流を提供するために設定される別の経路が
存在する。ＩＮ＿ＢＡＲがローであると、Ｐ５はオンに
なり、Ｐ５のドレインをＰ３を介してハイにする。これ
によって、Ｎ４をハード・オンする。Ｎ４は、次に、Ｖ
outからグランドまでの直接的なリンクを提供し、回路
が次に肯定的に切り換えられる（affirmative switchin
g）までそのリンクを維持する。ＶoutはＮ２を介してＮ
３のドレインに結合されたまま維持されるので、Ｎ３を
流れる電流は、Ｖoutがグランドに到達すると、停止す
ることに注意すべきである。ＩＮ＿ＢＡＲがローに維持
される限りは、Ｎ４はハード・オンのままであり、Ｖ
outをグランドに結合することにも注意すべきである。
トランジスタＮ５はＰ１と類似の役割を有し、ＩＮ＿Ｂ
ＡＲがハイに切り換わるときにＮ４がオフになることを
保証する。
れによってＩＮ＿ＢＡＲがローになりＩＮがハイになる
ときには、同様の（そして対称的な）機構によって、Ｖ
outがローに駆動される。ＩＮがハイであることによっ
てＮ２がオンになり、従って、ＶoutがＮ３を介して、
グランドに結合される。これによって、Ｖoutへの電流
の流れが提供されて、それをローに駆動するが、Ｎ３の
両端での電圧降下のために、それ自身では、Ｖoutをグ
ランドまで駆動することはない。同時に、Ｖoutをロー
に駆動する電流を提供するために設定される別の経路が
存在する。ＩＮ＿ＢＡＲがローであると、Ｐ５はオンに
なり、Ｐ５のドレインをＰ３を介してハイにする。これ
によって、Ｎ４をハード・オンする。Ｎ４は、次に、Ｖ
outからグランドまでの直接的なリンクを提供し、回路
が次に肯定的に切り換えられる（affirmative switchin
g）までそのリンクを維持する。ＶoutはＮ２を介してＮ
３のドレインに結合されたまま維持されるので、Ｎ３を
流れる電流は、Ｖoutがグランドに到達すると、停止す
ることに注意すべきである。ＩＮ＿ＢＡＲがローに維持
される限りは、Ｎ４はハード・オンのままであり、Ｖ
outをグランドに結合することにも注意すべきである。
トランジスタＮ５はＰ１と類似の役割を有し、ＩＮ＿Ｂ
ＡＲがハイに切り換わるときにＮ４がオフになることを
保証する。
【００１４】ここまでは、トランスレータ回路は、スタ
ンドアロンの回路として説明してきた。トランスレータ
回路は、より大きな回路の一部として用いられることを
示したが、回路モジュールとしては、差動信号レベルを
この回路のトランスレータ部分が機能することができる
点まで引き上げる入力増幅器段が備わっているのが通常
である。換言すると、トランスレータ回路を提供する際
には、入手可能な差動信号レベルがコンバータを駆動す
るのに十分ではない場合には、そのトランスレータのた
めに適切な入力増幅器段を通常は提供しなければならな
い。また、逆に、その信号が既に十分な大きさを有して
いる場合には、コンバータは、前置的な増幅なしで、す
なわち、入力段なしで、用いることができる。このこと
は、一般的に図３に示されている。図３では、本発明に
よるトランスレータを備えた一般的なトランスレータ入
力段が示されている。この時点で、全体としてのトラン
スレータ回路は、入力段とコンバータ段とから構成され
るものとして考えることができる。本発明のコンバータ
段と共に用いられる特定の入力段は、回路が用いられる
応用例によって決定される。同様にして、トランスレー
タ出力におけるインバータの数とサイズともまた、その
特定の応用例によって決定される。本発明の効果は、広
範囲の応用例において用いることができる基本的なコン
バータ回路設計が得られるということである。すなわ
ち、その応用例において予測される負荷やそれ以外の特
定の特徴によって、アドホックなコンバータの設計をす
る必要がないということである。本発明によるトランス
レータはこの点に関して融通性を有しているというだけ
ではなく、更に、高速度で動作し大きな出力負荷を扱う
ことができるというの両方を必要とする応用例において
必要とされるトランスレータを満足させるということも
強調されるべきであろう。これは、特定の列の出力イン
バータと特定の入力段とを備えた回路を、トランスレー
タを必要としている任意の回路に組み入れることができ
ることを意味しているのではない。そうではなく、本発
明によるトランスレータの設計コンセプトは、本発明の
特定の実施例（出力インバータのサイズ及び数、入力段
の性質など）がそれ以外の点ではその回路の要求に応じ
てカスタマイズされている限りは、広範囲の出力負荷イ
ンピーダンスを与える回路において用いることができる
ことを意味する。このカスタマイズは、出力インバータ
のサイズ及び数、トランスレータの入力段のゲインなど
の周辺的な項目に関係する。
ンドアロンの回路として説明してきた。トランスレータ
回路は、より大きな回路の一部として用いられることを
示したが、回路モジュールとしては、差動信号レベルを
この回路のトランスレータ部分が機能することができる
点まで引き上げる入力増幅器段が備わっているのが通常
である。換言すると、トランスレータ回路を提供する際
には、入手可能な差動信号レベルがコンバータを駆動す
るのに十分ではない場合には、そのトランスレータのた
めに適切な入力増幅器段を通常は提供しなければならな
い。また、逆に、その信号が既に十分な大きさを有して
いる場合には、コンバータは、前置的な増幅なしで、す
なわち、入力段なしで、用いることができる。このこと
は、一般的に図３に示されている。図３では、本発明に
よるトランスレータを備えた一般的なトランスレータ入
力段が示されている。この時点で、全体としてのトラン
スレータ回路は、入力段とコンバータ段とから構成され
るものとして考えることができる。本発明のコンバータ
段と共に用いられる特定の入力段は、回路が用いられる
応用例によって決定される。同様にして、トランスレー
タ出力におけるインバータの数とサイズともまた、その
特定の応用例によって決定される。本発明の効果は、広
範囲の応用例において用いることができる基本的なコン
バータ回路設計が得られるということである。すなわ
ち、その応用例において予測される負荷やそれ以外の特
定の特徴によって、アドホックなコンバータの設計をす
る必要がないということである。本発明によるトランス
レータはこの点に関して融通性を有しているというだけ
ではなく、更に、高速度で動作し大きな出力負荷を扱う
ことができるというの両方を必要とする応用例において
必要とされるトランスレータを満足させるということも
強調されるべきであろう。これは、特定の列の出力イン
バータと特定の入力段とを備えた回路を、トランスレー
タを必要としている任意の回路に組み入れることができ
ることを意味しているのではない。そうではなく、本発
明によるトランスレータの設計コンセプトは、本発明の
特定の実施例（出力インバータのサイズ及び数、入力段
の性質など）がそれ以外の点ではその回路の要求に応じ
てカスタマイズされている限りは、広範囲の出力負荷イ
ンピーダンスを与える回路において用いることができる
ことを意味する。このカスタマイズは、出力インバータ
のサイズ及び数、トランスレータの入力段のゲインなど
の周辺的な項目に関係する。
【００１５】最後に、本発明による回路には具体性を与
えるという目的で特定の形式（すなわち、図２及び図３
のコンバータ段に示されている形式）が割り当てられて
いるが、本発明自体は、その形式よりも広い内容を有し
ている。本発明のキーとなる、そして、本発明を従来技
術と区別する特徴は、出力信号を論理ハイに切り換える
際に、本発明の回路は、その信号を高電圧レールに直接
に接続し、その信号がその論理状態に留まるべきである
と考えられる時間の間はそのまま維持されるという点に
ある。
えるという目的で特定の形式（すなわち、図２及び図３
のコンバータ段に示されている形式）が割り当てられて
いるが、本発明自体は、その形式よりも広い内容を有し
ている。本発明のキーとなる、そして、本発明を従来技
術と区別する特徴は、出力信号を論理ハイに切り換える
際に、本発明の回路は、その信号を高電圧レールに直接
に接続し、その信号がその論理状態に留まるべきである
と考えられる時間の間はそのまま維持されるという点に
ある。
【００１６】
【発明の実施の形態】本発明の好適実施例が図４に示さ
れている。この図では、図３の一般的な入力増幅器段が
明示的になっている。特定の入力段とスイッチング機能
の外部にありそれをサポートするそれ以外の特徴とを用
いることが最終的には必要ではあるが、本発明は、どの
ような特定の組のそのようなパラメータや特徴に結びつ
いていないことが、これまでの議論から明らかになって
いるはずである。好適実施例に付いて論じるために、回
路の全体を、入力段１００（図４の垂直方向の点線の左
側部分）と、コンバータ段２００（点線の右側部分）と
に分割する。入力段１００は、差動入力信号対ＧＴＬＰ
ＩＮＰＵＴとＲＥＦＥＲＥＮＣＥとを増幅して、中間
的な差動信号対ＩＮとＩＮ＿ＢＡＲとを生じさせる。コ
ンバータ段２００は、次に、増幅された差動信号対ＩＮ
とＩＮ＿ＢＡＲとを、シングル・エンディッドの出力Ｖ
outに変換し、Ｖoutは、インバータＩ１を駆動する。こ
こで論じる好適実施例において注意すべきは、差動入力
対の一方であるＲＥＦＥＲＥＮＣＥが、差動入力がハイ
であるかローであるかとは関係なく、１ボルトのレベル
に維持されるということである。すなわち、差動入力信
号の論理値は、ＧＴＬＰ ＩＮＰＵＴのレベルだけによ
って決定されるということである。ただし、この特別の
事情は、差動入力対における電圧レベルの性質をいかな
る意味においても限定することはない。実際、この分野
の当業者であれば、好適実施例の動作に関するコメント
は、差動入力対のそれぞれにおける電圧が変動するよう
な状況にも適用されうることを理解するはずである。ま
た、好適実施例の回路では、差動入力電圧のダイナミッ
ク・レンジは比較的狭く、それによって、ローからハイ
への及びハイからローへのスイッチングは、１ボルトの
基準レベルの約±５０ｍＶの範囲の非常に狭い入力レン
ジで生じることになる。従って、差動入力電圧に関して
は、ハイは、１．０５０ボルトであり、ローは、０．９
５０ボルトである。ただし、この制限は、本発明による
回路の一般的な使用に適用されることはない。実際に
は、本発明の核心はコンバータ段であり、入力段が設計
される条件は、本発明のトランスレータ回路全体の動作
にとっては、偶然的であるに過ぎない。同様に、好適実
施例はその出力において１つのインバータを用いること
にも注意すべきである。一般的には、インバータ回路
は、本発明による回路が用いられる応用例の特定の必要
性によって決定される。
れている。この図では、図３の一般的な入力増幅器段が
明示的になっている。特定の入力段とスイッチング機能
の外部にありそれをサポートするそれ以外の特徴とを用
いることが最終的には必要ではあるが、本発明は、どの
ような特定の組のそのようなパラメータや特徴に結びつ
いていないことが、これまでの議論から明らかになって
いるはずである。好適実施例に付いて論じるために、回
路の全体を、入力段１００（図４の垂直方向の点線の左
側部分）と、コンバータ段２００（点線の右側部分）と
に分割する。入力段１００は、差動入力信号対ＧＴＬＰ
ＩＮＰＵＴとＲＥＦＥＲＥＮＣＥとを増幅して、中間
的な差動信号対ＩＮとＩＮ＿ＢＡＲとを生じさせる。コ
ンバータ段２００は、次に、増幅された差動信号対ＩＮ
とＩＮ＿ＢＡＲとを、シングル・エンディッドの出力Ｖ
outに変換し、Ｖoutは、インバータＩ１を駆動する。こ
こで論じる好適実施例において注意すべきは、差動入力
対の一方であるＲＥＦＥＲＥＮＣＥが、差動入力がハイ
であるかローであるかとは関係なく、１ボルトのレベル
に維持されるということである。すなわち、差動入力信
号の論理値は、ＧＴＬＰ ＩＮＰＵＴのレベルだけによ
って決定されるということである。ただし、この特別の
事情は、差動入力対における電圧レベルの性質をいかな
る意味においても限定することはない。実際、この分野
の当業者であれば、好適実施例の動作に関するコメント
は、差動入力対のそれぞれにおける電圧が変動するよう
な状況にも適用されうることを理解するはずである。ま
た、好適実施例の回路では、差動入力電圧のダイナミッ
ク・レンジは比較的狭く、それによって、ローからハイ
への及びハイからローへのスイッチングは、１ボルトの
基準レベルの約±５０ｍＶの範囲の非常に狭い入力レン
ジで生じることになる。従って、差動入力電圧に関して
は、ハイは、１．０５０ボルトであり、ローは、０．９
５０ボルトである。ただし、この制限は、本発明による
回路の一般的な使用に適用されることはない。実際に
は、本発明の核心はコンバータ段であり、入力段が設計
される条件は、本発明のトランスレータ回路全体の動作
にとっては、偶然的であるに過ぎない。同様に、好適実
施例はその出力において１つのインバータを用いること
にも注意すべきである。一般的には、インバータ回路
は、本発明による回路が用いられる応用例の特定の必要
性によって決定される。
【００１７】更に図４を参照すると、ＱＰ１及びＱＰ６
のゲートを駆動するのに、電圧発生器７５が用いられる
ことに注意すべきである。電圧レベルは、トランジスタ
をオンさせるように、ただし、ハードにオンさせるので
はないが、選択される。基準発生器７５は、ＱＰ１及び
ＱＰ６における飽和レンジ電流を確立する。ＱＰ１及び
ＱＰ６のソース・ノードが共に高電圧レールＶccに直接
に接続されていることにより、それぞれのドレイン・ノ
ードは、常にハイである。ただし、既に述べた理由によ
り、他の電圧源がドレイン・ノードの電圧を上昇させな
い限り、Ｖccに達する程には高くない。ＱＰ１とＱＰ６
とは、面積が異なる場合がありうることを除いては同一
に製造されているので、基準発生器７５によってこれら
がそれぞれのゲート・ノードにおいて同じ電圧を有する
ことが保証されるということは、これらのトランジスタ
を介して生じる電流は相互に単純な関係を有しているこ
とを意味する。特に、これらが同じ面積を有するように
作られている場合（好適実施例の場合）には、これらの
電流は同じになる。また、ＱＰ６がＱＰ１の２倍の面積
を有する場合には、ＱＰ６を流れる電流は、ＱＰ１を流
れる電流の２倍となる。
のゲートを駆動するのに、電圧発生器７５が用いられる
ことに注意すべきである。電圧レベルは、トランジスタ
をオンさせるように、ただし、ハードにオンさせるので
はないが、選択される。基準発生器７５は、ＱＰ１及び
ＱＰ６における飽和レンジ電流を確立する。ＱＰ１及び
ＱＰ６のソース・ノードが共に高電圧レールＶccに直接
に接続されていることにより、それぞれのドレイン・ノ
ードは、常にハイである。ただし、既に述べた理由によ
り、他の電圧源がドレイン・ノードの電圧を上昇させな
い限り、Ｖccに達する程には高くない。ＱＰ１とＱＰ６
とは、面積が異なる場合がありうることを除いては同一
に製造されているので、基準発生器７５によってこれら
がそれぞれのゲート・ノードにおいて同じ電圧を有する
ことが保証されるということは、これらのトランジスタ
を介して生じる電流は相互に単純な関係を有しているこ
とを意味する。特に、これらが同じ面積を有するように
作られている場合（好適実施例の場合）には、これらの
電流は同じになる。また、ＱＰ６がＱＰ１の２倍の面積
を有する場合には、ＱＰ６を流れる電流は、ＱＰ１を流
れる電流の２倍となる。
【００１８】好適実施例では、差動入力の一方であるＲ
ＥＦＥＲＥＮＣＥは常に同一である。更に詳しくいえ
ば、ＲＥＦＥＲＥＮＣＥは、１ボルトに固定されてい
る。ローである差動入力は、ＧＴＬＰ ＩＮＰＵＴが１
ボルトよりも低いことを要求し、ハイである差動入力
は、１ボルトよりも高いことを要求する。従って、ＧＴ
ＬＰＩＮＰＵＴをロー又はハイと称することができる
し、（１ボルトに固定されている）ＲＥＦＥＲＥＮＣＥ
をハイ又はローと称することができる。
ＥＦＥＲＥＮＣＥは常に同一である。更に詳しくいえ
ば、ＲＥＦＥＲＥＮＣＥは、１ボルトに固定されてい
る。ローである差動入力は、ＧＴＬＰ ＩＮＰＵＴが１
ボルトよりも低いことを要求し、ハイである差動入力
は、１ボルトよりも高いことを要求する。従って、ＧＴ
ＬＰＩＮＰＵＴをロー又はハイと称することができる
し、（１ボルトに固定されている）ＲＥＦＥＲＥＮＣＥ
をハイ又はローと称することができる。
【００１９】ＧＴＬＰ ＩＮＰＵＴがローであるときに
は、ＱＰ２及びＱＰ３は、共にハードにオンになり、Ｑ
Ｐ１からの電流すべてをシンクし、従って、中間的な信
号ＩＮ＿ＢＡＲ（ＱＰ２及びＱＰ１を介してＶccに結合
されている）を、ＱＰ１の両端での降下の分だけＶccよ
りも低いのであるが、ハイにする。ＱＰ３がハードにオ
ンであると、ＱＮ２のゲートはハイになり（上述のもの
と同じ理由により、Ｖ ccほどには高くないが）、ＱＮ２
をハードにオンにする。同じゲート電圧がＱＮ２を駆動
するようにＱＮ３を駆動し、（一般的にはそうではない
としても）好適実施例においてはＱＮ３とＱＮ２との面
積は相互に等しいので、ＱＮ２を流れる電流は、ＱＮ３
を流れる電流と同じである。ＱＮ３を流れる電流は、Ｑ
Ｎ３のドレインに結合されている中間的な信号ＩＮをロ
ーに引き下げる。これによって、ＱＰ９がハードにオン
し、ＶccからＱＰ６（これはオンであり、基準発生器７
５に起因する電流を、飽和レンジではあるが、導通させ
る）を介してＱＰ９のドレインまでの経路を提供する。
ＶoutがＱＰ９のドレインに直接に接続されているの
で、Ｖoutは、ＱＰ９及びＱＰ６を介してＶccに接続さ
れている。従って、Ｖo utは、ハイに切り換えられる。
ただし、ＱＰ６の両端での電圧降下のために、Ｖ ccより
は低い。
は、ＱＰ２及びＱＰ３は、共にハードにオンになり、Ｑ
Ｐ１からの電流すべてをシンクし、従って、中間的な信
号ＩＮ＿ＢＡＲ（ＱＰ２及びＱＰ１を介してＶccに結合
されている）を、ＱＰ１の両端での降下の分だけＶccよ
りも低いのであるが、ハイにする。ＱＰ３がハードにオ
ンであると、ＱＮ２のゲートはハイになり（上述のもの
と同じ理由により、Ｖ ccほどには高くないが）、ＱＮ２
をハードにオンにする。同じゲート電圧がＱＮ２を駆動
するようにＱＮ３を駆動し、（一般的にはそうではない
としても）好適実施例においてはＱＮ３とＱＮ２との面
積は相互に等しいので、ＱＮ２を流れる電流は、ＱＮ３
を流れる電流と同じである。ＱＮ３を流れる電流は、Ｑ
Ｎ３のドレインに結合されている中間的な信号ＩＮをロ
ーに引き下げる。これによって、ＱＰ９がハードにオン
し、ＶccからＱＰ６（これはオンであり、基準発生器７
５に起因する電流を、飽和レンジではあるが、導通させ
る）を介してＱＰ９のドレインまでの経路を提供する。
ＶoutがＱＰ９のドレインに直接に接続されているの
で、Ｖoutは、ＱＰ９及びＱＰ６を介してＶccに接続さ
れている。従って、Ｖo utは、ハイに切り換えられる。
ただし、ＱＰ６の両端での電圧降下のために、Ｖ ccより
は低い。
【００２０】ＩＮ＿ＢＡＲは、ＱＮ５及びＱＮ１０のゲ
ートを駆動する。従って、ハイであるときには、ＱＮ５
をハードにオンさせ、ゲート・ドレイン結合されたＱＰ
７のゲートとドレインとをＱＮ７のドレインに結合す
る。ＱＮ７はそのゲートが基準発生器８５によって駆動
されていることによりオンであるから、これによって、
ＱＰ７及びＱＰ８のゲート電圧はローになる。この時点
で、ＶoutはハードにオンであるＱＰ８を介してＶccパ
ワー・レールに接続され、従って、Ｖoutは、Ｖc cまで
引き戻される。Ｖoutはハード・オンであるＱＰ９を介
して、ＱＰ６のドレインに接続される。ＱＰ６のドレイ
ンとソースとの両方がＶccであるから、ＱＰ６を流れる
電流は停止する。
ートを駆動する。従って、ハイであるときには、ＱＮ５
をハードにオンさせ、ゲート・ドレイン結合されたＱＰ
７のゲートとドレインとをＱＮ７のドレインに結合す
る。ＱＮ７はそのゲートが基準発生器８５によって駆動
されていることによりオンであるから、これによって、
ＱＰ７及びＱＰ８のゲート電圧はローになる。この時点
で、ＶoutはハードにオンであるＱＰ８を介してＶccパ
ワー・レールに接続され、従って、Ｖoutは、Ｖc cまで
引き戻される。Ｖoutはハード・オンであるＱＰ９を介
して、ＱＰ６のドレインに接続される。ＱＰ６のドレイ
ンとソースとの両方がＶccであるから、ＱＰ６を流れる
電流は停止する。
【００２１】要約すると、本発明の好適実施例において
ＧＴＬＰ ＩＮＰＵＴがローに切り換わると、Ｖ
outは、ある時点までは同時かつ並列的に作用する２つ
のルートを介してハイになる。Ｖoutをハイに切り換え
るのに必要な電流を提供する第１のルートは、Ｖoutが
Ｖccになる前にオフになり、Ｖccへのプルアップを完了
するためにそれを他方のルートに任せる。これがいった
ん達成されると、Ｖoutは、完全にオンであるトランジ
スタ（ＱＰ８）を介して直接にＶccに結合された状態に
維持される。回路が次に切り換えられるまでは、ＱＰ８
はオンに維持され、Ｖ outをＶccに結合している。Ｖout
をハイに駆動するこの第１のルートは、次のシーケンス
で生じる。すなわち、（ａ）ＧＴＬＰ ＩＮＰＵＴがロ
ーに切り換わり、ＱＰ３をハード・オンさせる。（ｂ）
これによって、ＱＮ３のゲートがハイになり、ＱＮ３を
ハード・オンさせる。（ｃ）ＱＮ３がオンであることに
より、そのドレインと中間的な入力ＩＮとが、ローに引
き下げられる。（ｄ）中間的な入力ＩＮがローであるこ
とによって、ＱＰ９がハード・オンし、従って、常にオ
ンであるＱＰ６を介してのＶccとＶoutとの間のリンク
が完成する。従って、この完成した電流経路は、Ｖcc＞
ＱＰ６＞ＱＰ９＞Ｖoutである。
ＧＴＬＰ ＩＮＰＵＴがローに切り換わると、Ｖ
outは、ある時点までは同時かつ並列的に作用する２つ
のルートを介してハイになる。Ｖoutをハイに切り換え
るのに必要な電流を提供する第１のルートは、Ｖoutが
Ｖccになる前にオフになり、Ｖccへのプルアップを完了
するためにそれを他方のルートに任せる。これがいった
ん達成されると、Ｖoutは、完全にオンであるトランジ
スタ（ＱＰ８）を介して直接にＶccに結合された状態に
維持される。回路が次に切り換えられるまでは、ＱＰ８
はオンに維持され、Ｖ outをＶccに結合している。Ｖout
をハイに駆動するこの第１のルートは、次のシーケンス
で生じる。すなわち、（ａ）ＧＴＬＰ ＩＮＰＵＴがロ
ーに切り換わり、ＱＰ３をハード・オンさせる。（ｂ）
これによって、ＱＮ３のゲートがハイになり、ＱＮ３を
ハード・オンさせる。（ｃ）ＱＮ３がオンであることに
より、そのドレインと中間的な入力ＩＮとが、ローに引
き下げられる。（ｄ）中間的な入力ＩＮがローであるこ
とによって、ＱＰ９がハード・オンし、従って、常にオ
ンであるＱＰ６を介してのＶccとＶoutとの間のリンク
が完成する。従って、この完成した電流経路は、Ｖcc＞
ＱＰ６＞ＱＰ９＞Ｖoutである。
【００２２】Ｖoutをハイに駆動する電流を提供する他
方のルートは、次のシーケンスで生じる。すなわち、
（ａ）ＧＴＬＰ ＩＮＰＵＴがローに切り換わり、ＱＰ
２をハード・オンさせる。（ｂ）ＱＰ２がハード・オン
であることにより、中間的な入力ＩＮ＿ＢＡＲがハイに
なる（ただし、Ｖcc程には高くない）。（ｃ）ＩＮ＿Ｂ
ＡＲがハイであることによって、ＱＮ５のゲートがハイ
に駆動され、ＱＮ５がハード・オンする。（ｄ）ＱＮ５
がハード・オンであることによって、ＱＰ８のゲートが
ローになり、ＱＰ８をハード・オンさせる。（ｅ）ＱＰ
８がハード・オンであることにより、ＶoutがＶccに直
接に結合される。従って、この完成した電流経路は、Ｖ
cc＞ＱＰ８＞Ｖoutである。
方のルートは、次のシーケンスで生じる。すなわち、
（ａ）ＧＴＬＰ ＩＮＰＵＴがローに切り換わり、ＱＰ
２をハード・オンさせる。（ｂ）ＱＰ２がハード・オン
であることにより、中間的な入力ＩＮ＿ＢＡＲがハイに
なる（ただし、Ｖcc程には高くない）。（ｃ）ＩＮ＿Ｂ
ＡＲがハイであることによって、ＱＮ５のゲートがハイ
に駆動され、ＱＮ５がハード・オンする。（ｄ）ＱＮ５
がハード・オンであることによって、ＱＰ８のゲートが
ローになり、ＱＰ８をハード・オンさせる。（ｅ）ＱＰ
８がハード・オンであることにより、ＶoutがＶccに直
接に結合される。従って、この完成した電流経路は、Ｖ
cc＞ＱＰ８＞Ｖoutである。
【００２３】逆に、ＧＴＬＰ ＩＮＰＵＴがハイに切り
換わると、ＱＰ２及びＱＰ３は、オフになる。ＲＥＦＥ
ＲＥＮＣＥは同時にローになり（ただし、１ボルトには
維持されている）、従って、スイッチングＱＰ４及びＱ
Ｐ５をハード・オンに切り換える。ＱＰ２及びＱＰ３が
オフであり、ＱＰ４及びＱＰ５がハード・オンである
が、常にオンであるＱＰ１からのすべての電流をシンク
するのは、後者の対ＱＰ４及びＱＰ５である。中間的な
信号ＩＮは、ＱＰ４のドレインに直接に接続されている
ので、ハイに引き上げられる。ただし、ＱＰ１の両端で
の電圧降下の分だけＶccよりも低い。ドレイン・ゲート
接続されたＱＮ４は、ハード・オンではないが、オンで
ある。ＱＮ４を流れる電流は、ＱＮ１を流れる電流と等
しいが、これは、これら２つの飽和領域で動作している
トランジスタの面積が等しくそれぞれのゲートが接続さ
れているからである。ＱＮ１がオンであるから、ＱＮ１
のドレインに直接に接続されている中間的な入力ＩＮ＿
ＢＡＲはローに引き下げられる。ただし、ＱＮ１にサポ
ートされる電圧降下のために、グランドまで下がること
はない。
換わると、ＱＰ２及びＱＰ３は、オフになる。ＲＥＦＥ
ＲＥＮＣＥは同時にローになり（ただし、１ボルトには
維持されている）、従って、スイッチングＱＰ４及びＱ
Ｐ５をハード・オンに切り換える。ＱＰ２及びＱＰ３が
オフであり、ＱＰ４及びＱＰ５がハード・オンである
が、常にオンであるＱＰ１からのすべての電流をシンク
するのは、後者の対ＱＰ４及びＱＰ５である。中間的な
信号ＩＮは、ＱＰ４のドレインに直接に接続されている
ので、ハイに引き上げられる。ただし、ＱＰ１の両端で
の電圧降下の分だけＶccよりも低い。ドレイン・ゲート
接続されたＱＮ４は、ハード・オンではないが、オンで
ある。ＱＮ４を流れる電流は、ＱＮ１を流れる電流と等
しいが、これは、これら２つの飽和領域で動作している
トランジスタの面積が等しくそれぞれのゲートが接続さ
れているからである。ＱＮ１がオンであるから、ＱＮ１
のドレインに直接に接続されている中間的な入力ＩＮ＿
ＢＡＲはローに引き下げられる。ただし、ＱＮ１にサポ
ートされる電圧降下のために、グランドまで下がること
はない。
【００２４】中間的な入力ＩＮがハイであり、中間的な
入力ＩＮ＿ＢＡＲがローであるから、ＱＮ５及びＱＮ１
０はオフになり、ＱＮ６及びＱＮ９がオンになる。この
結果として、ＱＮ７の電流は、ＱＮ６を介してＶoutま
で流れ、従って、Ｖoutをローにする。ただし、ＱＮ７
の両端に存在する電圧降下の分だけグランドよりも高
い。ＱＰ９の電流はＱＰ１の電流と等しいが、これは、
好適実施例では同じ面積を有するこれらの２つのトラン
ジスタが共通のゲート電圧を有しているからである。こ
のＱＰ９は、ＱＰ１０とゲート・ドレイン接続されたＱ
Ｎ９を流れる。ＱＰ１０がハード・オンであるから、Ｑ
Ｐ８のゲートは、ハイになる。ただし、ＱＰ６の両端の
電圧降下の分だけＶccよりは低い。これによって、ＱＮ
８はハード・オンになり、Ｖoutをグランドに接続す
る。すなわち、ＱＮ８をオンにすることによって、Ｖ
outがグランドまで引き下げられる。
入力ＩＮ＿ＢＡＲがローであるから、ＱＮ５及びＱＮ１
０はオフになり、ＱＮ６及びＱＮ９がオンになる。この
結果として、ＱＮ７の電流は、ＱＮ６を介してＶoutま
で流れ、従って、Ｖoutをローにする。ただし、ＱＮ７
の両端に存在する電圧降下の分だけグランドよりも高
い。ＱＰ９の電流はＱＰ１の電流と等しいが、これは、
好適実施例では同じ面積を有するこれらの２つのトラン
ジスタが共通のゲート電圧を有しているからである。こ
のＱＰ９は、ＱＰ１０とゲート・ドレイン接続されたＱ
Ｎ９を流れる。ＱＰ１０がハード・オンであるから、Ｑ
Ｐ８のゲートは、ハイになる。ただし、ＱＰ６の両端の
電圧降下の分だけＶccよりは低い。これによって、ＱＮ
８はハード・オンになり、Ｖoutをグランドに接続す
る。すなわち、ＱＮ８をオンにすることによって、Ｖ
outがグランドまで引き下げられる。
【００２５】Ｖoutの電圧レベルは、それ自身で、ＱＮ
７のドレインに与えられる。ＱＮ７のドレインとソース
との両方はグランドであるから、ＱＮ７を流れる電流は
停止する。従って、この特定の好適実施例では、本発明
に組み込まれた（ローからハイへ及びハイからローへ）
Ｖoutを切り換えることに関する一般的な対称性が明ら
かであることがわかる。
７のドレインに与えられる。ＱＮ７のドレインとソース
との両方はグランドであるから、ＱＮ７を流れる電流は
停止する。従って、この特定の好適実施例では、本発明
に組み込まれた（ローからハイへ及びハイからローへ）
Ｖoutを切り換えることに関する一般的な対称性が明ら
かであることがわかる。
【００２６】要約すると、Ｖoutをハイに切り換える場
合と同じように、駆動電圧がＶoutまで流す２つのルー
トがあることになる。その一方だけが、Ｖoutが実際に
グランドになるまで、駆動を提供し続ける。第２のルー
トは、この回路がその状態に維持される限り、すなわ
ち、ＧＴＬＰ ＩＮＰＵＴが次に切り換わるまで、Ｖ
outをグランドに結合している。
合と同じように、駆動電圧がＶoutまで流す２つのルー
トがあることになる。その一方だけが、Ｖoutが実際に
グランドになるまで、駆動を提供し続ける。第２のルー
トは、この回路がその状態に維持される限り、すなわ
ち、ＧＴＬＰ ＩＮＰＵＴが次に切り換わるまで、Ｖ
outをグランドに結合している。
【００２７】Ｖoutをローに駆動する第１のルートは、
次のようにまとめることができる。（ａ）ＲＥＦＥＲＥ
ＮＣＥがローになり、ＱＰ４をオンに切り換える。
（ｂ）ＱＰ４がオンであることにより、中間的な入力Ｉ
Ｎを、Ｖccに結合されており常にオンであるＱＰ１のド
レインにリンクさせ、従って、中間的な入力ＩＮをハイ
に切り換える。（ｃ）ＩＮがハイに切り換わることによ
って、ＱＮ６がオンになり、これによって、Ｖoutが、
常にオンであるＱＮ７を介してグランドに結合され、Ｖ
outをローにする。ただし、ＱＮ７の両端での電圧降下
のために、グランドまで低くはならない。Ｖoutをロー
に駆動する電流を提供することになるこうして完成した
電流経路は、グランド＞ＱＮ７＞ＱＮ６＞Ｖoutであ
る。
次のようにまとめることができる。（ａ）ＲＥＦＥＲＥ
ＮＣＥがローになり、ＱＰ４をオンに切り換える。
（ｂ）ＱＰ４がオンであることにより、中間的な入力Ｉ
Ｎを、Ｖccに結合されており常にオンであるＱＰ１のド
レインにリンクさせ、従って、中間的な入力ＩＮをハイ
に切り換える。（ｃ）ＩＮがハイに切り換わることによ
って、ＱＮ６がオンになり、これによって、Ｖoutが、
常にオンであるＱＮ７を介してグランドに結合され、Ｖ
outをローにする。ただし、ＱＮ７の両端での電圧降下
のために、グランドまで低くはならない。Ｖoutをロー
に駆動する電流を提供することになるこうして完成した
電流経路は、グランド＞ＱＮ７＞ＱＮ６＞Ｖoutであ
る。
【００２８】Ｖoutをローに駆動する電流を提供する他
方のルートも、同様にしてたどることができる。その結
果として、グランド＞ＱＮ８＞Ｖoutという経路が完成
する。
方のルートも、同様にしてたどることができる。その結
果として、グランド＞ＱＮ８＞Ｖoutという経路が完成
する。
【００２９】この回路の動作における対称性に注意すべ
きである。これによって、差動入力対ＧＴＬＰ ＩＮＰ
ＵＴ及びＲＥＦＥＲＥＮＣＥを単に反転させることによ
って、コンバータ段からの出力の位相を反転させること
ができる。
きである。これによって、差動入力対ＧＴＬＰ ＩＮＰ
ＵＴ及びＲＥＦＥＲＥＮＣＥを単に反転させることによ
って、コンバータ段からの出力の位相を反転させること
ができる。
【００３０】好適実施例において与えた特徴はどれも特
許請求の範囲によって定義される本発明の範囲を限定す
ることは意図していないことに注意すべきである。これ
らの特徴は、（ａ）好適実施例に関連する差動信号入力
（ＧＴＬＰ ＩＮＰＵＴからＲＥＦＥＲＥＮＣＥを減算
したもの）の特定の小さな偏位（excursion）と、
（ｂ）差動入力対の一方、すなわち、ＲＥＦＥＲＥＮＣ
Ｅの電圧レベルの不変性と、（ｃ）Ｖoutをハイ又はロ
ーに変化させる２つのルートが同時に動作する程度と、
を含むが、これに限定されるものではない。
許請求の範囲によって定義される本発明の範囲を限定す
ることは意図していないことに注意すべきである。これ
らの特徴は、（ａ）好適実施例に関連する差動信号入力
（ＧＴＬＰ ＩＮＰＵＴからＲＥＦＥＲＥＮＣＥを減算
したもの）の特定の小さな偏位（excursion）と、
（ｂ）差動入力対の一方、すなわち、ＲＥＦＥＲＥＮＣ
Ｅの電圧レベルの不変性と、（ｃ）Ｖoutをハイ又はロ
ーに変化させる２つのルートが同時に動作する程度と、
を含むが、これに限定されるものではない。
【図１】従来技術によるトランスレータ回路のコンバー
タ段である。
タ段である。
【図２】本発明によるトランスレータ回路のコンバータ
段である。
段である。
【図３】本発明によるトランスレータ回路のコンバータ
段が、一般的な入力増幅器段に結合されている図であ
る。
段が、一般的な入力増幅器段に結合されている図であ
る。
【図４】本発明の好適実施例を表すトランスレータ回路
である。
である。
Claims (12)
- 【請求項１】 （１）同相モードを有しうる入力電圧線
と反転入力電圧線との間の差動電圧として測定された入
力電圧を、（２）単一の出力電圧線とグランドを含む任
意の固定された電位基準との間で測定された出力電圧に
変換するトランスレータ回路であって、 （ａ）入力ノードと、 （ｂ）反転入力ノードと、 （ｃ）出力ノードと、 （ｄ）高電圧パワー・レールと、 （ｅ）低電圧パワー・レールと、 （ｆ）第１のプルアップ・トランジスタと、 （ｇ）第２のプルアップ・トランジスタと、 （ｈ）第１のプルアップ容易化トランジスタと、 （ｉ）第２のプルアップ容易化トランジスタと、 （ｊ）第１の電圧発生器と、 （ｋ）第１のプルダウン・トランジスタと、 （ｌ）第２の電圧発生器と、 （ｍ）第１のアンカリング・デバイスと、 を備えており、前記入力ノードは、前記第１のプルアッ
プ容易化トランジスタの制御ノードに直接に接続され、
前記第１のプルアップ容易化トランジスタのロー側は、
前記出力ノードに直接に接続され、前記第１のプルアッ
プ容易化トランジスタのハイ側は、前記第１のプルアッ
プ・トランジスタのロー側に直接に接続されており、 前記反転入力ノードは、前記第２のプルアップ容易化ト
ランジスタの制御ノードに直接に接続され、前記第２の
プルアップ容易化トランジスタのロー側は、前記第１の
プルダウン・トランジスタのハイ側に直接に接続され、
前記第２のプルアップ容易化トランジスタのハイ側は、
前記第２のプルアップ・トランジスタの制御ノードに直
接に接続されており、 前記第１のプルアップ・トランジスタのハイ側は、前記
高電圧パワー・レールに直接に接続され、前記第１の電
圧発生器は、前記高電圧パワー・レールと前記第１のプ
ルアップ・トランジスタの制御ノードとの間に接続さ
れ、前記第１の電圧発生器は、このトランスレータ回路
に給電がなされているときには常に前記第１のプルアッ
プ・トランジスタを部分的にオンさせるように設計され
ており、 前記第１のプルダウン・トランジスタのロー側は、前記
低電圧パワー・レールに直接に接続され、前記第２の電
圧発生器は、前記低電圧パワー・レールと前記第１のプ
ルダウン・トランジスタの制御ノードとの間に接続さ
れ、前記第２の電圧発生器は、このトランスレータ回路
に給電がなされているときには常に前記第１のプルダウ
ン・トランジスタを部分的にオンさせるように設計され
ており、 前記第１のアンカリング・デバイスは、前記高電圧パワ
ー・レールと前記第２のプルアップ・トランジスタの前
記制御ノードとの間に接続され、前記第２のプルアップ
容易化トランジスタがオフであるときには、前記第１の
アンカリング・デバイスが、前記第２のプルアップ・ト
ランジスタをオフさせ、 また、前記入力ノードに印加された論理ロー信号は、前
記第１のプルアップ容易化トランジスタを完全にオンさ
せ、それによって、前記出力ノードを、前記第１のプル
アップ容易化トランジスタと前記第１のプルアップ・ト
ランジスタとを介して、前記高電圧パワー・レールに結
合し、結果的に、電流を前記高電圧パワー・レールから
前記出力ノードに供給し、 他方で、前記反転入力ノードに同時に印加された相補的
な論理ハイ信号は、前記第２のプルアップ容易化トラン
ジスタを完全にオンさせ、それによって、論理ロー信号
を前記第２のプルアップ・トランジスタの前記制御ノー
ドに印加し、更に、それによって、前記第２のプルアッ
プ・トランジスタを完全にオンさせ、結果的に、前記出
力ノードを前記高電圧パワー・レールに接続して、前記
出力ノードを論理ハイまで引き上げその状態に保持する
ことを特徴とするトランスレータ回路。 - 【請求項２】 請求項１記載のトランスレータ回路にお
いて、第２のプルダウン・トランジスタと、第１のプル
ダウン容易化トランジスタと、第２のアンカリング・デ
バイスと、第２のプルダウン容易化トランジスタと、を
更に備えており、 前記第２のプルダウン・トランジスタのハイ側は前記第
１のプルアップ容易化トランジスタの前記ロー側に結合
され、前記第２のプルダウン・トランジスタのロー側
は、前記低電圧パワー・レールに直接に接続され、前記
第２のプルダウン・トランジスタの制御ノードは、前記
第２のアンカリング・デバイスのハイ側と、前記第２の
プルダウン容易化トランジスタのロー側とに直接に接続
され、 前記第２のプルダウン容易化トランジスタの制御ノード
は、前記反転入力に直接に接続され、前記第２のプルダ
ウン容易化トランジスタのハイ側は、前記第１のプルア
ップ・トランジスタの前記ロー側に直接に接続され、 前記入力ノードに印加された論理ハイ信号は、前記第１
のプルアップ容易化トランジスタをオフさせ、他方で、
前記第１のプルダウン容易化トランジスタをオンさせ、
それによって、前記出力ノードを前記第１のプルダウン
・トランジスタを介して前記低電圧パワー・レールに結
合し、 また、前記反転入力ノードに同時に印加された相補的な
論理ロー信号は、前記第２のプルアップ容易化トランジ
スタをオフさせ、他方で、前記第２のプルダウン容易化
トランジスタをオンさせ、従って、前記第２のプルダウ
ン・トランジスタの制御ノードを前記第１のプルアップ
・トランジスタを介して前記高電圧パワー・レールに結
合し、前記第２のプルダウン・トランジスタを完全にオ
ンさせ、従って、前記出力ノードと前記低電圧パワー・
レールとの間に第２の経路を提供することを特徴とする
トランスレータ回路。 - 【請求項３】 請求項２記載のトランスレータ回路にお
いて、前記第１のアンカリング・デバイスは、ゲート・
ドレイン結合されたＰＭＯＳトランジスタであり、前記
第２のアンカリング・デバイスは、ゲート・ドレイン結
合されたＮＭＯＳトランジスタであることを特徴とする
トランスレータ回路。 - 【請求項４】 請求項３記載のトランスレータ回路にお
いて、この回路におけるすべてのトランジスタは、ＭＯ
ＳＦＥＴトランジスタであることを特徴とするトランス
レータ回路。 - 【請求項５】 請求項４記載のトランスレータ回路にお
いて、前記出力ノードはインバータ（Ｉ１）であり、前
記インバータの出力は、このトランスレータ回路の最終
的な出力を構成することを特徴とするトランスレータ回
路。 - 【請求項６】 請求項５記載のトランスレータ回路にお
いて、入力段入力と入力段反転入力と入力段出力と入力
段反転出力とを有する入力段回路と、組み合わされてお
り、前記入力段回路は、前記高電圧パワー・レールと前
記低電圧パワー・レールとの間に結合され、前記入力段
出力は、前記入力ノードに直接に接続され、前記入力段
反転出力は、前記反転入力ノードに直接に接続され、前
記入力段回路は、このトランスレータ回路に向けられた
任意の信号を増幅するように機能することを特徴とする
トランスレータ回路。 - 【請求項７】 （１）同相モードを有しうる入力電圧線
と反転入力電圧線との間の差動電圧として測定された入
力電圧を、（２）単一の出力電圧線とグランドを含む任
意の固定された電位基準との間で測定された出力電圧に
変換するトランスレータ回路であって、 （ａ）入力ノードと、 （ｂ）反転入力ノードと、 （ｃ）出力ノードと、 （ｄ）高電圧パワー・レールと、 （ｅ）低電圧パワー・レールと、 （ｆ）第１のプルアップ・デバイスと、 （ｇ）プルアップ・トランジスタと、 （ｈ）第１のプルアップ容易化トランジスタと、 （ｉ）第２のプルアップ容易化トランジスタと、 （ｊ）第１のプルダウン・デバイスと、 （ｋ）第１のアンカリング・デバイスと、 を備えており、前記入力ノードは、前記第１のプルアッ
プ容易化トランジスタの制御ノードに直接に接続され、
前記第１のプルアップ容易化トランジスタのロー側は、
前記出力ノードに直接に接続され、前記第１のプルアッ
プ容易化トランジスタのハイ側は、前記プルアップ・デ
バイスのロー側に直接に接続されており、 前記反転入力ノードは、前記第２のプルアップ容易化ト
ランジスタの制御ノードに直接に接続され、前記第２の
プルアップ容易化トランジスタのロー側は、前記プルダ
ウン・デバイスのハイ側に直接に接続され、前記第２の
プルアップ容易化トランジスタのハイ側は、前記プルア
ップ・トランジスタの制御ノードに直接に接続されてお
り、 前記第１のプルアップ・トランジスタのハイ側は、前記
高電圧パワー・レールに直接に接続され、 前記プルダウン・デバイスのロー側は、前記低電圧パワ
ー・レールに直接に接続され、 前記第１のアンカリング・デバイスは、前記高電圧パワ
ー・レールと前記プルアップ・トランジスタの前記制御
ノードとの間に接続され、前記第２のプルアップ容易化
トランジスタがオフであるときには、前記第１のアンカ
リング・デバイスが、前記プルアップ・トランジスタを
オフさせ、 また、前記入力ノードに印加された論理ロー信号は、前
記第１のプルアップ容易化トランジスタを完全にオンさ
せ、それによって、前記出力ノードを、前記第１のプル
アップ容易化トランジスタと前記プルアップ・デバイス
とを介して、前記高電圧パワー・レールに結合し、結果
的に、電流を前記高電圧パワー・レールから前記出力ノ
ードに供給し、 他方で、前記反転入力ノードに同時に印加された相補的
な論理ハイ信号は、前記第２のプルアップ容易化トラン
ジスタを完全にオンさせ、それによって、論理ロー信号
を前記プルアップ・トランジスタの前記制御ノードに印
加し、更に、それによって、前記プルアップ・トランジ
スタを完全にオンさせ、結果的に、前記出力ノードを前
記高電圧パワー・レールに接続して、前記出力ノードを
論理ハイまで引き上げその状態に保持することを特徴と
するトランスレータ回路。 - 【請求項８】 請求項７記載のトランスレータ回路にお
いて、プルダウン・トランジスタと、第２のアンカリン
グ・デバイスと、第１のプルダウン容易化トランジスタ
と、第２のプルダウン容易化トランジスタと、を更に備
えており、 前記プルダウン・トランジスタのハイ側は前記第１のプ
ルアップ容易化トランジスタの前記ロー側に結合され、
前記プルダウン・トランジスタのロー側は、前記低電圧
パワー・レールに直接に接続され、前記プルダウン・ト
ランジスタの制御ノードは、前記第２のアンカリング・
デバイスのハイ側と、前記第２のプルダウン容易化トラ
ンジスタのロー側とに直接に接続され、 前記第２のプルダウン容易化トランジスタの制御ノード
は、前記反転入力ノードに直接に接続され、前記第２の
プルダウン容易化トランジスタのハイ側は、前記プルア
ップ・デバイスの前記ロー側に直接に接続され、 前記入力ノードに印加された論理ハイ信号は、前記第１
のプルアップ容易化トランジスタをオフさせ、他方で、
前記第１のプルダウン容易化トランジスタをオンさせ、
それによって、前記出力ノードを前記プルダウン・デバ
イスを介して前記低電圧パワー・レールに結合し、 また、前記反転入力ノードに同時に印加された相補的な
論理ロー信号は、前記第２のプルアップ容易化トランジ
スタをオフさせ、他方で、前記第２のプルダウン容易化
トランジスタをオンさせ、従って、前記プルダウン・ト
ランジスタの制御ノードを前記プルアップ・デバイスを
介して前記高電圧パワー・レールに結合し、前記プルダ
ウン・トランジスタを完全にオンさせ、従って、前記出
力ノードと前記低電圧パワー・レールとの間に前記プル
アップ・デバイスを介する第２の経路を提供することを
特徴とするトランスレータ回路。 - 【請求項９】 請求項８記載のトランスレータ回路にお
いて、前記プルアップ・デバイスは第１の飽和レンジ・
トランジスタであり、前記プルダウン・デバイスは第２
の飽和レンジ・トランジスタであり、前記第１のアンカ
リング・デバイスはゲート・ドレイン結合されたＰＭＯ
Ｓトランジスタであり、前記第２のアンカリング・デバ
イスはゲート・ドレイン結合されたＮＭＯＳトランジス
タであることを特徴とするトランスレータ回路。 - 【請求項１０】 請求項９記載のトランスレータ回路に
おいて、前記第１の飽和レンジ・トランジスタは第１の
一定電圧発生器によって制御されたＭＯＳＦＥＴであ
り、前記第２の飽和レンジ・トランジスタは第２の一定
電圧発生器によって制御されたＭＯＳＦＥＴであること
を特徴とするトランスレータ回路。 - 【請求項１１】 請求項８記載のトランスレータ回路に
おいて、前記プルダウン・デバイスは第１の抵抗であ
り、前記プルアップ・デバイスは第２の抵抗であり、前
記第１のアンカリング・デバイスは第３の抵抗であり、
前記第２のアンカリング・デバイスは第４のていこうで
あることを特徴とするトランスレータ回路。 - 【請求項１２】 請求項９記載のトランスレータ回路に
おいて、挙げられているすべてのトランジスタはＭＯＳ
ＦＥＴであることを特徴とするトランスレータ回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8169798P | 1998-04-14 | 1998-04-14 | |
| US60/081697 | 1999-03-15 | ||
| US09/267739 | 1999-03-15 | ||
| US09/267,739 US6252432B1 (en) | 1998-04-14 | 1999-03-15 | Differential-input/single-ended-output translator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188530A true JP2000188530A (ja) | 2000-07-04 |
Family
ID=22165809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11106896A Pending JP2000188530A (ja) | 1998-04-14 | 1999-04-14 | 差動入力をシングル・エンディッド出力に変換するトランスレ―タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6252432B1 (ja) |
| JP (1) | JP2000188530A (ja) |
| KR (1) | KR19990083148A (ja) |
| DE (1) | DE19916606A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498847B2 (en) | 2006-02-01 | 2009-03-03 | Samsung Electronics Co., Ltd. | Output driver that operates both in a differential mode and in a single mode |
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| US7545194B2 (en) * | 2006-06-30 | 2009-06-09 | Intel Corporation | Programmable delay for clock phase error correction |
| KR101726429B1 (ko) * | 2009-09-28 | 2017-04-12 | 삼성전자주식회사 | 신호 입력 회로 및 그것을 포함하는 반도체 장치 |
Family Cites Families (5)
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|---|---|---|---|---|
| JPH0618308B2 (ja) * | 1985-04-08 | 1994-03-09 | ソニー株式会社 | 平衡型差動増幅器 |
| US5245223A (en) * | 1992-03-17 | 1993-09-14 | Hewlett-Packard Company | CMOS latching comparator |
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