JPH01305616A - 半導体集積回路の出力回路 - Google Patents

半導体集積回路の出力回路

Info

Publication number
JPH01305616A
JPH01305616A JP63136366A JP13636688A JPH01305616A JP H01305616 A JPH01305616 A JP H01305616A JP 63136366 A JP63136366 A JP 63136366A JP 13636688 A JP13636688 A JP 13636688A JP H01305616 A JPH01305616 A JP H01305616A
Authority
JP
Japan
Prior art keywords
output
conductivity type
transistor
mos transistor
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63136366A
Other languages
English (en)
Inventor
Masanori Kinugasa
昌典 衣笠
Norishige Tanaka
田中　教成
Satoshi Nonaka
聡 野中
Munenobu Kida
木田　宗伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63136366A priority Critical patent/JPH01305616A/ja
Priority to EP89109394A priority patent/EP0344604A3/en
Priority to KR1019890007412A priority patent/KR920004341B1/ko
Publication of JPH01305616A publication Critical patent/JPH01305616A/ja
Priority to US07/552,855 priority patent/US5034629A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路−の出力回路に係シ、特に相
補性絶縁ｒ−）型（０ＭＯ８）構成の出カバソファの前
段の出力制御回路に関する。
（従来の技術） 最近、ＭＯＳ型ＩＣ（集積回路）の分野でも、ショット
キーＴＴＬ　（トランジスタ・トランジスタ・ロジック
）並みの伝搬遅延時間特性を有し、且つ、高出力電流を
有するＩＣの開発が要望されるようになった。この要望
に対応するため、通常は、第１３図に示すように構成さ
れている出力回路の出力バッファ用のＭＯＳ型ＦＥＴ　
（電界効果型トランジスタ）ＰＩ　、Ｎｌの相互コンダ
クタンスを増加させる必要がある。しかし、これに伴い
上記トランジスタＰＩ、Ｎｌの直流抵抗成分が減少し、
出力波形に対して電源線や出力配線等に寄生する容量性
や誘導性の負荷の影響が支配的となり、出方波形のオー
バーシュートやアンダーシュートなどの歪みが無視でき
ない程度に増加してしまう。この歪を低減するための対
策として、従来は第１４図に示すように、ＣＭＯ８型Ｉ
　Ｃ１００の外部で出力信号ライン１０１に超高速スイ
ッチング用プレーナ型ダイオード１０２，１０３あるい
はフェライトビーズ１０４によるインダクタンスを付加
していた。
また、複数の出力バッファを同時に使用する場合には、
第１５図に示すように各出力バッファＢＵＦ　１〜ＢＵ
Ｆのゲート配線１０５の抵抗成分Ｒを積極的に利用し、
各出力バッファＢＵＦ１〜ＢＵＦｎを順次スイッチング
させて出力波形の時間的な変化を緩和することによって
出力歪を減少させていた。
しかし、前記したような外付は回路をＩＣ実装用の配線
基板に対して付加することに伴って、配線基板上の実装
面積の増大、部品コストおよび基板価格の上昇をまねい
てしまう。
また、前記したようなゲート配線の抵抗成分を利用した
回路方式は、出力バッファＢＵＦ１〜ＢＵＦｎの出力状
態が変化する（低レベルから高レベルへの変化または逆
の変化）とき、バッファを構成する互いに直列に接続さ
れているＰチャネルＭＯ８トランジスタ（第１３図Ｐ１
）とＮチャネルＭＯＳトランジスタ（第１３図Ｎｌ）と
が共にオン状態となる期間が長くなり、この間にｖＤＤ
電源端と接地端との間に前記２種類のＭＯＳ　トランジ
スタを通して貫通電流が流れることになシ、ＩＣ内部の
電源電位、接地電位が揺れ、出力歪に対してさらに悪影
響を与えてしまう。
（発明が解決しようとする課題） 本発明は、上記したように出力バッファによる出力信号
の反転時に生じるオーバーシュートやアンダーシュート
を抑制するために外付は回路を必要とすることに伴う問
題点、および出力信号の反転時に過渡的な貫通電流が生
じるという問題点を解決すべくなされたもので、出力信
号反転時の過渡的な貫通電流の発生を抑制でき、出力信
号反転時の出力波形の歪を外付は回路を必要とせずに低
減できる半導体集積回路の出力回路を提供することを目
的とする。
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路の出力回路は、第１電源と第２
電源との間に直列に接続された出力バッファ用の第１導
電型の第１のＭＯＳ　トランジスタおよび第２導電型の
第１のＭＯＳ　トランジスタと、上記２個のＭＯＳ　ト
ランジスタのゲート相互間に接続され、並列に接続され
た第１導電型の第２のＭＯＳ　トランジスタおよび第２
導電型の第２のＭＯＳトランジスタと、前記第１電源と
前記第１導電型の第１のＭＯＳ　トランジスタのデー）
との間に接続された信号入力用の１個の第１導電型の第
３のＭＯＳトランジスタまたは複数個の第１導電型の第
３のトランジスタからなる第１の論理素子部と、前記第
２導電型の第１のＭＯＳ　トランジスタのゲートと前記
第２電源との間に接続された信号入力用の１個の第２導
電型の第３のＭＯＳ　トランジスタまたは複数個の第２
導電型の第３のＭＯＳ　トランジスタからなる第２の論
理素子部とを具備し、前記第１導電型および第２導電型
の第２のＭＯＳ　トランジスタのチャネル幅が前記第３
のＭＯＳ　トランジスタのチャネル幅よりも小さいこと
を特徴とする。
また、本発明の半導体集積回路の出力回路は、前記第１
電源と前記第１導電型の第１のＭＯＳ　トランジスタの
ゲートとの間に第１導電型の第４のＭＯＳ　トランジス
タが接続され、前記第２導電型の第１のＭＯＳ　トラン
ジスタのゲートと前記第２電源との間に第２導電型の第
４のＭＯＳ　トランジスタが接続され、上記第１導電型
の第４のＭＯＳ　トランジスタおよび前記第２導電型の
第２のＭＯＳ　トランジスタの各ｒ−トに出力制御信号
が与えられ、前記第２導電型の第４のＭＯＳ　トランジ
スタおよび前記第１導電型の第２のＭＯＳ　トランジス
タの各ｆ−トに前記出力制御信号とは相補的な出力制御
信号が与えられ、前記第１導電型および第２導電型の第
２のＭＯＳ　トランジスタのチャネル幅が前記第３のＭ
ＯＳ　トランジスタのチャネル幅よりも小さく、前記第
４のＭＯＳ　トランジスタのチャネル幅よりも小さいこ
とを特徴とする。
（作用） 第１導電型の第２のＭＯＳ　トランジスタおよび第２導
電型の第２のＭＯＳ　トランジスタが並列に接続されて
挿入されているので、第３のＭＯＳ　トランジスタに与
えられる入力信号の論理レベルが変化したときに、出力
バッファ用の第１導電型の第１のＭＯＳ　トランジスタ
のゲート電位の変化と第２導［Ｗの第１のＭＯＳ　）ラ
ン′ジスタの？−）電位の変化とがそれぞれ緩やかにな
ると共に時間差を有するようになり、出力電圧波形の歪
が低減し、出力バッファ用トランジスタの貫通電流が生
じなくなる。
さらに、第１導電型の第４のＭＯＳ　トランジスタおよ
び第２導電型の第４のＭＯＳトランジスタが付加される
と共に相補的な一対の出力制御信号が与えられることに
よって、出力バッファの活性／非活性制御が可能になシ
、トライステート出力制御が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図はＩＣの出力回路を示しており、出力バッファ１
およびその前段の出力制御回路２とからなり、Ｐ１〜Ｐ
３は第１導電型（本例ではＰチャネル型）のＭＯＳ　Ｗ
の第１〜第３のトランジスタ、Ｎ１〜Ｎ３は第２導電型
（本例ではＮチャネル型）のＭＯＳ型の第１〜第３のト
ランジスタである。即ち、出力バッファ１は、第１の電
源（本例ではｖＤＤ電源）ノードと第２の電源（本例で
は接地電位）ノードとの間にＰチャネルの第１のトラン
ジスタＰ１とＮチャネルの第１のトランジスタＮ１とが
直列に接続されており、この両トランジスタＰＩ　、Ｎ
ｌのドレイン相互接続点が信号出力ノード３となってい
る。出力制御回路２は、ゲートがｖＤＤ電源ノードに接
続されたＮチャネルの第２のトランジスタＮ２とゲート
が接地ノードに接続されたＰチャネルの第２のトランジ
スタＰ２とが並列に接続されてなる伝送？−）　Ｔ　Ｇ
と、この伝送ｅ−）ＴＧの一端とｖＤＤ電源ノードとの
間にＰチャネルの第３のトランジスタＰ３が接続され、
上記伝送ゲートＴＧの他端と接地ノードとの間にＮチャ
ネルの第３のトランジスタＮ３が接続され、上記Ｐチャ
ネルの第３のトランジスタＰ３とＮチャネルの第３のト
ランジスタＮ３との各ｒ−）が共通に接続されて信号入
力ノード４となっている。
そして、上記伝送ｒ−）ＴＧの両端が各対応して前記Ｐ
チャネルの第１のトランジスタＰ１およびＮチャネルの
第１のトランジスタＮ１の各ゲートに接続され、第１の
出力ノード５および第２の出力ツードロとなっている。
上記出力回路において、各トランジスタのチャネル長は
相等しいが、チャネル幅は例えば第１表に示すように設
定されており、各トランジスタの駆動能力はそのチャネ
ル幅に比例している。
第　　１　　表 ここで、Ｐチャネルの第２のＭＯＳトランジスタＰ２お
よびＮチャネルの第２のＭＯＳ　トランジスタＮ２のチ
ャネル幅は、Ｐチャネルの第３のＭＯＳ　トランジスタ
Ｐ３およびＮチャネルの第３のＭＯＳトランジスタＮ３
のチャネル幅よシ小さく設定されている。
上記出力回路において、入力信号が低レベル（”Ｌ″）
から高レベル（“Ｈ″）へと変化したとき、出力制御回
路２の第２の出力ツードロは“Ｈ″から−Ｌ”へと変化
するが、第１の出力ノード５の電位は、伝送ｒ　−）　
Ｔ　Ｇによる抵抗と、この第１の出力ノード５にドレイ
ンまたはソースが接続されているトランジスタ群の接合
容量および出力バッファ１のトランジスタＰ１のゲート
容量とにより決まる時定数で”Ｈ″から“Ｌ″へとゆっ
くり変化し、前記第２の出力ツードロの電位変化に比べ
て遅れて変化する。この遅れは、伝送ｒ−）ＴＧの素子
サイズが小さければ小さいほど（つまシ、抵抗値が高い
ほど）大きくなる。したがって、伝送ゲートＴＧの素子
サイズを最適化することにより、第２の出力ツードロが
“Ｈ″から″Ｌ”へと変化し、出力バッファ１のＮチャ
ネルトランジスタＮ１をオフ状態とじ九後に第１の出力
ノード５が＠Ｈ”から′Ｌ＃へと変化し、出力バッファ
１のＰチャネルトランジスタＰ１をオン状態とすること
が可能になる。これによって、出力バッファ１の出力が
１Ｌ＃から“Ｈ’へと変化する際、ｖＤＤ電源ノード→
ＰチャネルトランジスタＰ１→Ｎチャネルトランジスタ
Ｎ１→接地ノードの経路に流れる貫通電流を抑制するこ
とができる。ここで、上記動作における第１の出力ノー
ド５の電圧波形と第２の出力ツードロにおける電圧波形
を第２図に示し、入力電圧波形と出力バッファ１の出力
電圧波形を第３図中に実線で示し、対比のために従来例
の出力電圧波形を点線で示した。
上記動作とは逆に、入力信号が”Ｈ”から”Ｌ″へと変
化したときには、伝送ゲートＴＧの素子サイズを最適化
しておくことによシ、上記動作に単じて出力バッファ１
のＰチャネルトランジスタＰ１をオフ状態としたのちＮ
チャネルトランジスタＮｌｆオン状態とすることが可能
になり、この際の貫通電流の発生を抑制でき、出力信号
の波形歪を低減させることができる。この動作における
第１の出力ノード５の電圧波形と第２の出力ツードロに
おける電圧波形を第４図に示し、出力バッファ１の出力
電圧波形を前記第３図中に実線で示し。
対比のために従来例の出力電圧波形を点線で示した。
即ち、上記出力回路によれば、導電型の異なる２種類の
ＭＯＳ　トランジスタＰ２．Ｎ２が並列接続されてなる
伝送ゲートＴＧは抵抗性負荷となるので、入力信号がＰ
チャネルの第３のトランジスタＰ３とＮチャネルの第３
のトランジスタＮ３とにより反転されて出力バッファ１
のトランジスタＰＩ、Ｎｌのゲートに加わるとき、この
出力バッファ１の両トランジスタＰＩ、Ｎｌが共にオン
状態となる期間が生じなくなるので貫通電流の発生が抑
制される。また、上記伝送ｒ−）ＴＧによる抵抗性負荷
の存在によシ、出力制御回路２の信号レベルの時間的な
変化が緩和され、これにより出力バッファ１の出力信号
レベルの時間的変化が緩和されるので、この出力信号の
反転時に定常状針に落ち着くまでの波形歪が低減する。
しかも、上記出力回路は、入力に対する伝搬遅延時間の
遅れを抑えて出力上昇時間、出力下降時間を遅らせるこ
とができ、高速動作が可能である。
なお、上記実施例における伝送グー）ＴＧの各トランジ
スタＰ２．Ｎ２の各ｒ−）を、第５図に示す出力回路の
ように信号入力ノード４に接続した場合でも、上記実施
例に準じた動作により同様の効果が得られる。
また、上記実施例は、出力制御回路２がインバータゲー
トの場合を示したが、本発明は上記実施例に限らず、出
力制御回路２がナンドタート、ノアゲート等の論理回路
を形成する場合にも実施可能である。即ち、前記Ｐチャ
ネルの第３のトランジスタＰ３およびＮチャネルの第３
のトランジスタＮ３の部分のみを、第６図に示すように
複数個の第３のＰチャネルトランジスタ群からなる第１
の論理素子部６１および複数個の第３のＮチャネルトラ
ンジスタ群からなる第２の論理素子部６２に置き換える
ことも可能である。この場合、第７図に示すように、第
１の論理素子部６１として２個のＰチャネルトランジス
タル：ｘ　、Ｐ３２Ｃチャネル長はそれぞれ２６０μｍ
）を並列に接続し、その各ゲートに対応して第１の入力
信号ＩＮ１．第２の入力信号ＩＮ２を導き、第２の論理
素子部６２として２個のＮチャネルトランジスタＮ３１
゜Ｎ３２（チャネル長はそれぞれ１８０μｍ）を直列に
接続し、その各ｒ−）に対応して第１の入力信号ＩＮ　
　、第２の入力信号ＩＮ２を導くことによって、に 人カナンドゲートを実現できる。また、第８図に示すよ
うに、第１の論理素子部６１として２個のＰチャネルト
ランジスタＰ３１．Ｐ３２（チャネル長はそれぞれ５２
０μｍ）を直列に接続し、その各？−）に対応して第１
の入力信号ＩＮ１．第２の入力信号ＩＮ２を導き、第２
の論理素子部６２として２個のＮチャネルトランジスタ
Ｎ３１　、Ｎ３２（チャネル長はそれぞれ９０μｍ）を
並列に接続し、その各ｅ−）に対応して第１の入力信号
ＩＮ１．第２の入力信号ＩＮ２を導くことによって、二
人カノアｒ−）を実現できる。
また、第９図は本発明の他の実施例に係るトライステー
ト出力回路を示しており、前記第１図に示した出力回路
に比べて、ｖＤＤ電源ノードと制御回路２の第１の出力
ノード５との間にＰチャネルの第４のトランジスタＰ４
が接続され、上記制御回路２の第２の出力ツードロと接
地端との間にＮチャネルの第４のトランジスタＮ４が接
続され、Ｐチャネルの第４のトランジスタＰ４とＮチャ
ネルの第２のトランジスタＮ２との各ゲートに出力制御
信号（出力イネーブル信号）ＥＮが印加され、Ｐチャネ
ルの第２のトランジスタＰ２とＮチャネルの第４のトラ
ンジスタＮ４との各ゲートに上記信号ＥＮとは相補的な
信号ＥＮが印加される点が異なり、その他は同じである
ので同一符号を付している。
なお、上記出力回路において、各トランジスタのチャネ
ル長は相等しいが、チャネル幅は例えば第２表に示すよ
うに設定されており、各トランジスタの駆動能力はその
チャネル幅に比例している。
第　　２　　表 ここで、Ｐチャネルの第２のＭＯＳ　トランジスタＰ２
およびＮチャネルの第２のＭＯＳ　トランジスタＮ２の
チャネル幅は、Ｐチャネルの第３のＭＯＳトランジスタ
Ｐ３．第４のＭＯＳ　トランジスタＰ４のチャネル幅お
よびＮチャネルの第３のＭＯＳ　トランジスタＮ３およ
び第４のＭＯＳ　トランジスタＮ４のチャネル幅に比べ
て小さく設定されている。また、Ｐチャネルの第３のト
ランジスタＰ３およびＮチャネルの第３のトランジスタ
Ｎ３は、各対応して出力バッファ１のＰチャネルトラン
ジスタＰノおよびＮチャネルトランジスタＮ１を十分駆
動し得る駆動力を持つのに必要な大きさを有するように
設計されている。
上記トライステート出力回路において、活性状態ではＥ
Ｎ＝“Ｈ”　、　ＥＮ＝　”Ｌ’であり、トランジスタ
Ｐ４　、Ｐ２　、Ｎ２　、Ｎ４は各対応してオフ。
オン、オン、オフになっており、第１図の出力回路と同
様の回路状態となり、入力信号は出力制御回路２によシ
反転されたのち出力バッファ１によシ再反転される。即
ち、入力信号が与えられたときの過渡状態において、第
１の出力ノード５、第２の出力ツードロの電圧が変化し
、この変化量にしたがって上記出力ノード５，６間に流
れる電流が変化する。例えば、入力信号が“Ｈ″であっ
たときに、出力ノード５，６はＬ＃で安定している。こ
こで、入力信号が“Ｌ″へと変化すると、先ず、出力ノ
ード５が“Ｈ＃へと変化し、出力バッファ１のＰチャネ
ルトランジスタＰ１がオフ状態になる。さらに、この状
態のときは、Ｐチャネルの第２のトランジスタＰ２とＮ
チャネルの第２のトランジスタＮ２とはオン状態となシ
、出力ノード５の電圧は出力ツードロに伝わる。この後
、出力ツードロの電圧が徐々に１Ｈ″になると、Ｎチャ
ネルの第２のトランジスタＮ２が徐々にオフ状態となり
、このトランジスタＮ２が完全にオフ状態となっ念後は
、Ｐチャネルの第２のトランジスタＰ２のみで出力ノー
ド５の電圧を出力ツードロへ伝える。これによシ、出力
バラフッ１ＯＮチヤネルトランジスタＮ１がオン状態と
なシ、出力信号は“Ｌ″へと変化する。したがって、Ｐ
チャネルの第２のトランジスタＰ２およびＮチャネルの
第２のトランジスタＮ２のチャネル幅を適切に制御する
ことによって、第１の出力ノード５および第２の出力ツ
ードロの電圧を制御することができるので、出力下降時
間を制御することができると共に、出力バッファ１のト
ランジスタＰＩ、Ｍｌが同時にオン状態となる期間をな
くして、過渡的貫通電流を抑制することができる。
上記とは逆に、入出力がＬ’から°Ｈ″へと変化すると
きにも、上記動作に準じて出力上昇時間を制御すること
ができる。ま念、出力が後述するハイインピーダンス状
態からｔ’ｓまたは″Ｌ′″へと変化し念場合でも、Ｐ
チャネルの第４のトランジスタＰ４およびＮチャネルの
第４のトランジスタＮ４よりもＰチャネルの第２のトラ
ンジスタＰ２およびＮチャネルの第２のトランジスタＮ
２のチャネル幅が小さいので、第１の出力ノード５、第
２の出力ツードロの電圧を制御でき、出力波形の歪を低
減することができる。
一方、出力制御信号ＥＮ、ＥＮか非活性状態（Ｅ　Ｎ−
＠Ｌ″、ＥＮ＝″′Ｈ＃）になると、トランジスタＰ４
．Ｐ２．Ｎ２．Ｎ４は各対応してオン。
オフ、オフ、オンになシ、出力バッファ１のトランジス
タＰＩ　、ＮＺは共にオフになシ、出力ノード３はハイ
インピーダンス状態になる。
また、上記トライステート出力回路も、出力制御回路２
がナントゲート、ノアゲート等の論理回路を形成するよ
うに変更可能である。即ち、前記Ｐチャネルの第３のト
ランジスタＰ３およびＮチャネルの第３のトランジスタ
Ｎ３の部分のみを、第１０図に示すように、複数個の第
３のＰチャネルトラフ２フ２群からなる第１の論理素子
部６１および複数個の第３のＮチャネルトランジスタ群
からなる第２の論理素子部６２に置き換えることも可能
である。この場合、上記論理素子部６１゜６２を第７図
に示したものと同様に第１１図に示すように構成すれば
（但し、トランジスタＰ３１゜Ｐ３２のチャネル幅はそ
れぞれ３００μｍ、トランジスタＮ３１．Ｎ３２のチャ
ネル幅はそれぞれ２００μｍ）、トライステート型の二
人力ナンドグ一トを実現でき、論理素子部６１．６２を
第８図に示したものと同様に第１２図に示すように構成
すれば（但し、トランジスタＰ３１　、Ｐ３２のチャネ
ル幅はそれぞれ６００μｍ、トランジスタＮ３１゜Ｎ３
２のチャネル幅はそれぞれ１００μｍ）、トライステー
ト型の二人カッアゲートを実現できる。
［発明の効果］ 上述したように本発明の半導体集積回路の出力回路によ
れば、出力信号反転時の過渡的な貫通電流の発生を抑制
でき、出力信号反転時の出力波形の歪を外付は回路を必
要とせずに低減することができる。さらに、出力バッフ
ァの活性／非活性状態を制御するためのトランジスタを
付加して出力制御信号を印加することによって、トライ
ステート出力回路を実現できる。
【図面の簡単な説明】
第１図は本発明の半導体集積回路の出力回路の一実施例
を示す回路図、第２図は第１図の回路の入力信号が＠Ｌ
＃から′Ｈ″へと変化するときの第１の出力ノードおよ
び第２の出力ノードの電圧波形を示す図、第３図は第１
図の回路の入力信号が“Ｈ’からＬ″へと変化するとき
の第１の出力ノードおよび第２の出力ノードの電圧波形
を示す図、第４図は第１図の回路の入出力特性および従
来例の出力回路の出力特性を示す図、第５図および第６
図はそれぞれ他の実施例を示す回路図、第７図および第
８図はそれぞれ第６図の回路の相異なる具体例を示す回
路図、第９図は第１図の回路に関連する本発明の半導体
集積回路のトライステート出力回路の一実施例を示す回
路図、第１０図は同じく他の実施例を示す回路図、第１
１図および第１２図はそれぞれ第１０図の回路の相異な
る具体例を示す回路図、第１３図は従来の出力回路を示
す回路図、第１４図は集積回路の外付は回路を示す回路
図、第１５図は従来の複数の出力回路を示す回路図であ
る。 Ｐ１〜Ｐ４・・・Ｐチャネルトランジスタ、Ｎ１〜Ｎ４
・・・Ｎチャネルトランジスタ、６１・・・第１の論理
素子部、６２・・・第２の論理素子部。 工　　　　　　　　　　」 Ｑつ 第４図　　　第５図 第７図 第６図 第８図 １ｉ！ＥＱＳ ＩｅＥ１１ｔ！２ｔ 第１０図 ニア（Ｊ　Ｉ　１μ 第１２図 第１４図 第１５図

Claims (2)

    【特許請求の範囲】
  1. （１）第１電源と第２電源との間に直列に接続された出
    力バッファ用の第１導電型の第１のＭＯＳトランジスタ
    および第２導電型の第１のＭＯＳトランジスタと、上記
    ２個のＭＯＳトランジスタのゲート相互間に接続され、
    並列に接続された第１導電型の第２のＭＯＳトランジス
    タおよび第２導電型の第２のＭＯＳトランジスタと、前
    記第１電源と前記第１導電型の第１のＭＯＳトランジス
    タのゲートとの間に接続された信号入力用の１個の第１
    導電型の第３のＭＯＳトランジスタまたは複数個の第１
    導電型の第３のトランジスタからなる第１の論理素子部
    と、前記第２導電型の第１のＭＯＳトランジスタのゲー
    トと前記第２電源との間に接続された信号入力用の１個
    の第２導電型の第３のＭＯＳトランジスタまたは複数個
    の第２導電型の第３のＭＯＳトランジスタからなる第２
    の論理素子部とを具備し、前記第１導電型および第２導
    電型の第２のＭＯＳトランジスタのチャネル幅が前記第
    ３のＭＯＳトランジスタのチャネル幅よりも小さいこと
    を特徴とする半導体集積回路の出力回路。
  2. （２）前記第１電源と前記第１導電型の第１のＭＯＳト
    ランジスタのゲートとの間に第１導電型の第４のＭＯＳ
    トランジスタが接続され、前記第２導電型の第１のＭＯ
    Ｓトランジスタのゲートと前記第２電源との間に第２導
    電型の第４のＭＯＳトランジスタが接続され、上記第１
    導電型の第４のＭＯＳトランジスタおよび前記第２導電
    型の第２のＭＯＳトランジスタの各ゲートに出力制御信
    号が与えられ、前記第２導電型の第４のＭＯＳトランジ
    スタおよび前記第１導電型の第２のＭＯＳトランジスタ
    の各ゲートに前記出力制御信号とは相補的な出力制御信
    号が与えられ、前記第１導電型および第２導電型の第２
    のＭＯＳトランジスタのチャネル幅が、前記第３のＭＯ
    Ｓトランジスタのチャネル幅よりも小さく、前記第４の
    ＭＯＳトランジスタのチャネル幅よりも小さいことを特
    徴とする請求項１記載の半導体集積回路の出力回路。
JP63136366A 1988-06-02 1988-06-02 半導体集積回路の出力回路 Pending JPH01305616A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63136366A JPH01305616A (ja) 1988-06-02 1988-06-02 半導体集積回路の出力回路
EP89109394A EP0344604A3 (en) 1988-06-02 1989-05-24 Output circuit for use in a semiconductor ic
KR1019890007412A KR920004341B1 (ko) 1988-06-02 1989-05-31 반도체집적회로의 출력회로
US07/552,855 US5034629A (en) 1988-06-02 1990-07-16 Output control circuit for reducing through current in CMOS output buffer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63136366A JPH01305616A (ja) 1988-06-02 1988-06-02 半導体集積回路の出力回路

Publications (1)

Publication Number Publication Date
JPH01305616A true JPH01305616A (ja) 1989-12-08

Family

ID=15173487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63136366A Pending JPH01305616A (ja) 1988-06-02 1988-06-02 半導体集積回路の出力回路

Country Status (4)

Country Link
US (1) US5034629A (ja)
EP (1) EP0344604A3 (ja)
JP (1) JPH01305616A (ja)
KR (1) KR920004341B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777986B2 (en) 1994-11-15 2004-08-17 Renesas Technology Corp. Data output circuit with reduced output noise

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105711B2 (ja) * 1990-04-26 1995-11-13 株式会社東芝 入力回路
DE59010584D1 (de) * 1990-07-03 1997-01-09 Siemens Ag Querstromfreie C-MOS-Verstärkerschaltung
US5247212A (en) * 1991-01-31 1993-09-21 Thunderbird Technologies, Inc. Complementary logic input parallel (clip) logic circuit family
JP3014164B2 (ja) * 1991-05-15 2000-02-28 沖電気工業株式会社 出力バッファ回路
US5120992A (en) * 1991-07-03 1992-06-09 National Semiconductor Corporation CMOS output driver with transition time control circuit
JP2824706B2 (ja) * 1991-09-27 1998-11-18 三菱電機株式会社 電流源回路およびその動作方法
JP2670651B2 (ja) * 1991-10-14 1997-10-29 三菱電機株式会社 出力装置
US5204557A (en) * 1991-10-15 1993-04-20 National Semiconductor Corporation Digital signal level translator
US5583457A (en) 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JP2959269B2 (ja) * 1992-04-14 1999-10-06 三菱電機株式会社 オープンドレイン出力回路
US5418473A (en) * 1992-10-28 1995-05-23 Idaho Research Foundation, Inc. Single event upset immune logic family
US5367206A (en) * 1993-06-17 1994-11-22 Advanced Micro Devices, Inc. Output buffer circuit for a low voltage EPROM
US5428311A (en) * 1993-06-30 1995-06-27 Sgs-Thomson Microelectronics, Inc. Fuse circuitry to control the propagation delay of an IC
JP3162561B2 (ja) * 1993-12-24 2001-05-08 株式会社東芝 Ｃｍｏｓ論理回路
JP3202481B2 (ja) * 1994-05-30 2001-08-27 株式会社東芝 半導体集積回路
US5491429A (en) * 1994-09-16 1996-02-13 At&T Global Information Solutions Company Apparatus for reducing current consumption in a CMOS inverter circuit
JP3640703B2 (ja) * 1995-05-24 2005-04-20 株式会社ルネサステクノロジ バス駆動回路、レシーバ回路およびバスシステム
TW487582B (en) * 1995-08-11 2002-05-21 Nissan Chemical Ind Ltd Method for converting sparingly water-soluble medical substance to amorphous state
US5880606A (en) * 1995-12-01 1999-03-09 Lucent Technologies Inc. Programmable driver circuit for multi-source buses
US5592104A (en) * 1995-12-13 1997-01-07 Lsi Logic Corporation Output buffer having transmission gate and isolated supply terminals
US5751180A (en) * 1996-09-03 1998-05-12 Motorola, Inc. Electrical device structure having reduced crowbar current and power consumption
US5781032A (en) * 1996-09-09 1998-07-14 International Business Machines Corporation Programmable inverter circuit used in a programmable logic cell
KR100219559B1 (ko) * 1996-10-09 1999-09-01 윤종용 신호라인 구동회로 및 이를 구비하는 반도체장치
KR100273206B1 (ko) * 1997-01-11 2000-12-15 김영환 문턱전압 변화에 둔감한 레벨쉬프터
AU7367698A (en) * 1997-05-07 1998-11-27 California Micro Devices Corporation Active termination circuit and method therefor
KR100449364B1 (ko) * 1997-08-07 2004-12-04 삼성전자주식회사 인터럽트처리장치
US6278295B1 (en) * 1998-02-10 2001-08-21 Cypress Semiconductor Corp. Buffer with stable trip point
US6445224B1 (en) * 2001-01-16 2002-09-03 Ubicom, Inc. Reduced short current circuit
DE10136320B4 (de) * 2001-07-26 2008-05-15 Infineon Technologies Ag Anordnung und Verfahren zum Umschalten von Transistoren
US20070063738A1 (en) * 2005-09-16 2007-03-22 Fischer Timothy C CMOS logic circuitry
KR20070107963A (ko) * 2006-05-04 2007-11-08 페어차일드코리아반도체 주식회사 고전압 게이트 드라이버용 로직회로
US7741879B2 (en) * 2007-02-22 2010-06-22 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. Apparatus and method for generating a constant logical value in an integrated circuit
JP4475340B2 (ja) * 2008-03-21 2010-06-09 セイコーエプソン株式会社 温度補償回路
US20090243705A1 (en) * 2008-03-28 2009-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Tolerative Driver Circuit
US8773192B2 (en) 2012-11-28 2014-07-08 Lsi Corporation Overshoot suppression for input/output buffers
US9230671B2 (en) * 2013-07-05 2016-01-05 Kabushiki Kaisha Toshiba Output circuit and semiconductor storage device
JP6537892B2 (ja) * 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN110235366B (zh) * 2017-01-24 2023-11-10 瑞典爱立信有限公司 可变延迟电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62284524A (ja) * 1986-06-02 1987-12-10 Mitsubishi Electric Corp 相補型ｍｏｓ集積回路
JPS6360625A (ja) * 1986-08-29 1988-03-16 Mitsubishi Electric Corp ３ステ−ト付相補型ｍｏｓ集積回路
JPS6388918A (ja) * 1986-10-01 1988-04-20 Mitsubishi Electric Corp 相補型ｍｏｓ集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295062A (en) * 1979-04-02 1981-10-13 National Semiconductor Corporation CMOS Schmitt trigger and oscillator
JPS55141828A (en) * 1979-04-23 1980-11-06 Hitachi Ltd Complementary type mis circuit
US4438352A (en) * 1980-06-02 1984-03-20 Xerox Corporation TTL Compatible CMOS input buffer
US4507649A (en) * 1982-05-24 1985-03-26 Rca Corporation Flash A/D converter having reduced input loading
JPS5923915A (ja) * 1982-07-30 1984-02-07 Toshiba Corp シユミツトトリガ回路
JPS61109320A (ja) * 1984-11-02 1986-05-27 Nec Corp 出力バツフア回路
EP0189571A1 (en) * 1984-12-24 1986-08-06 General Electric Company CMOS with "shoot-through" current control
KR920006438B1 (ko) * 1985-04-22 1992-08-06 엘 에스 아이 로직 코포레이션 슬루 레이트(slew rate)가 제어되는 고속 CMOS 버퍼
EP0258808B1 (en) * 1986-08-29 1993-02-24 Mitsubishi Denki Kabushiki Kaisha Complementary mos integrated circuit
US4725747A (en) * 1986-08-29 1988-02-16 Texas Instruments Incorporated Integrated circuit distributed geometry to reduce switching noise

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62284524A (ja) * 1986-06-02 1987-12-10 Mitsubishi Electric Corp 相補型ｍｏｓ集積回路
JPS6360625A (ja) * 1986-08-29 1988-03-16 Mitsubishi Electric Corp ３ステ−ト付相補型ｍｏｓ集積回路
JPS6388918A (ja) * 1986-10-01 1988-04-20 Mitsubishi Electric Corp 相補型ｍｏｓ集積回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777986B2 (en) 1994-11-15 2004-08-17 Renesas Technology Corp. Data output circuit with reduced output noise
US6975147B2 (en) 1994-11-15 2005-12-13 Renesas Technology Corp. Data output circuit with reduced output noise
US7250796B2 (en) 1994-11-15 2007-07-31 Renesas Technology Corp. Semiconductor device including an output circuit having a reduced output noise

Also Published As

Publication number Publication date
US5034629A (en) 1991-07-23
KR900001131A (ko) 1990-01-31
EP0344604A3 (en) 1990-04-25
EP0344604A2 (en) 1989-12-06
KR920004341B1 (ko) 1992-06-01

Similar Documents

Publication Publication Date Title
JPH01305616A (ja) 半導体集積回路の出力回路
US7468615B1 (en) Voltage level shifter
US6593795B2 (en) Level adjustment circuit and data output circuit thereof
JP3171175B2 (ja) 差動トライステート発生方法及び差動トライステート回路
JP3204690B2 (ja) マルチモード入力回路
EP1229650B1 (en) Output circuit, input circuit and input/output circuit
JPS59108426A (ja) 結合用中間回路
JP2007505556A (ja) レベル・シフター
JPH055407B2 (ja)
US5162674A (en) Current-steering CMOS logic family
WO2001003300A1 (en) Method and circuitry for high speed buffering of clocks signals
US4725982A (en) Tri-state buffer circuit
JP3676408B2 (ja) Ｃｍｏｓ回路用の入力バッファ
US5148056A (en) Output buffer circuit
US4406957A (en) Input buffer circuit
JPH02188024A (ja) レベルシフト回路
JP4063982B2 (ja) レベルシフタ回路およびそれを用いた半導体装置
JP2000236244A (ja) 広帯域で漏話を抑えた差動マルチプレクサ
US6483340B2 (en) High integration-capable output buffer circuit unaffected by manufacturing process fluctuations or changes in use
US4342928A (en) Circuit and method for voltage level conversion
JP2748865B2 (ja) 出力回路
US6426658B1 (en) Buffers with reduced voltage input/output signals
JPH09510586A (ja) クロック振幅の低減された低損失集積回路
JP4054118B2 (ja) レベル切換回路
JP3184369B2 (ja) 半導体集積回路装置