KR900001131A - 반도체 집적회로의 출력회로 - Google Patents

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Abstract

내용 없음

Description

반도체 집적회로의 출력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 반도체 집적회로의 출력회로를 나타낸 회로도,
제2도는 제1도에 도시된 회로의 입력신호가 “L”로부터 “H”로 변환되는 경우 제1출력노드 및 제2출력노드의 전압파형을 나타낸 도면,
제3도는 제1도에 도시된 회로의 입력신호가 “H”로부터 “L”로 변환되는 경우 제1출력노드 및 제2출력노드의 전압파형을 나타낸 도면.

Claims (2)

  1. 제1전원(VDD)전원과 제2전원(집지전위)사이에 직렬로 접속된 출력버퍼용 제1도전형 제1MOS트랜지스터(P1) 및 제2도전형 제1MOS트랜지스터(N1)와, 상기 2개의 MOS트랜지스터(P1,N1)사이에 접속되면서 상호 병렬로 접속된 제1도전형 제2MOS트랜지스터(P2)와 제2도전형 제2MOS트랜지스터(N2) 및, 상기 제1전원과 상기 제1도전형 제1MOS트랜지서터(P1)의 사이에 접속된 1개의 제1도전형 제3MOS트랜지스터(P3) 또는 복수의 제1도전형 제3트랜지스터로 이루어져 신호입력용으로 사용되는 제1논리소자부(61)와 ; 상기 제2도전형 제1MOS트랜지스터(N1)와 상기 제2전원사이에 접속된 1개의 제2도전형 제3MOS트랜지스터(N3) 또는 복수의 제2도전형 제3MOS트랜지스터로 이루어져 신호입력용으로 사용되는 제2논리소자부(62)를 구비하고 ; 상기 제1도전형 및 제2도전형 제2NOS트랜지스터(P2, N3)의 챈널폭보다도 작게 설정된 것을 특징으로 하는 반도체 집적회로의 출력회로.
  2. 제1항에 있어서, 상기 제1전원과 상기 제1도전형 제1MOS트랜지스터(P1)사이에 제1도전형 제4MOS트랜지스터(P4)가 접속되며, 상기 제1도전형 제1MOS트랜지스터(P1)와 상기 제2전원사이에 제2도전형의 제4MOS트랜지스터(P4)가 접속되며, 상기 제1도전형의 제4MOS트랜지스터(N4)와 상기 제2도전형 제2MOS트랜지스터(N2)의 각 게이트에 출력제어신호(EN)가 공급되고, 상기 제2도전형의 제4MOS트랜지스터(N4)와 상기 제1도전형의 제2MOS트랜지스터(P2)의 각 게이트에 상기 출력제어신호(EN)와는 상보적인 출력제어신호가 공급되며, 상기 제1도전형 및 제2도전형의 제2MOS트랜지스터(P2, N2)의 챈널폭이 상기 제1 및 제2도전형의 제3MOS트랜지스터(P3, N3)의 챈널폭보다도 작으면서 상기 제1 및 제2도전형의 제4MOS트랜지스터(P4, N4)의 챈널폭보다도 작게 설정된 것을 특징으로 하는 반도체 집적회로의출력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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