KR910010866A - Bi-CMOS회로 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 Bi-CMOS회로의 일실시예를 나타내는 개략도.
제2도는 제1도의 실시예 타이밍 도표.
제3도는 본 발명에 의한 Bi-CMOS회로의 다른 일실시예를 나타내는 개략도.
Claims (4)
- 입력신호(VIN)의 논리상태에 따라서 온/오프되고 온 동작시에, 출력 트랜지스터(Q3)의 베이스에 제1전류(IB")를 공급하는, N-채널 MOS트랜지스터로 구성된 제1트랜지스터(Mn1)와, 상기 제1트랜지스터의 게이트 전극에 접속되어 액티브 풀-다운 전류인 제2전류(IB')를 상기 출력 트랜지스터의 베이스에 공급하는 액티브 풀다운 전류 공급수단(2)을 구비함으로써 제1 및 제2전류의 합(IB)이 상기 출력 트랜지스터(Q3)의 베이스에 공급될 수 있는 Bi-CMOS회로에 있어서, 상기 액티브 풀-다운 전류 공급수단(2)은, 게이트 전극이 상기 제1트랜지스터(Mn1)의 게이트 전극에 접속된 P-채널 MOS트랜지스터로 구성된 제2트랜지스터(Mp1)와, 이 제2트랜지스터에 직렬 접속하고, 게이트 전극이 상기 제2트랜지스터의 게이트 전극에 접속된, N-채널 MOS트랜지스터로 구성된 제3트랜지스터(Mn2) 및 베이스가 상기 제3트랜지스터에 접속되고 에미터가 상기 출력 트랜지스터의 베이스에 접속된 바이폴라 트랜지스터로 구성된 제4트랜지스터(Q4)를 구비한 것이 특징인 Bi-CMOS회로.
- 제1항에 있어서, 상기 제2트랜지스터(Mp1)의 면적과 상기 제3트랜지스터(Mn2)의 면적이 실질상 동등한 것이 특징인 Bi-CMOS회로.
- 제1항에 있어서, 상기 제2트랜지스터(Mp1)의 면적이 상기 제3트랜지스터(Mn2)의 면적보다 큰것이 특징인 Bi-CMOS회로.
- 입력신호(VIN)의 논리상태에 따라서 온/오프되고 온 동작시에, 출력 트랜지스터(Q3)의 베이스에 제1전류(IB")를 공급하는, N-채널 MOS트랜지스터로 구성된 제1트랜지스터(Mn1)와, 상기 제1트랜지스터의 게이트 전극에 접속되어 액티브 풀-다운 전류인 제2전류(IB')를 상기 출력 트랜지스터의 베이스에 공급하는 액티브 풀다운 전류 공급수단(2')을 구비함으로써 제1 및 제2전류의 합(IB)이 상기 출력 트랜지스터(Q3)의 베이스에 공급될 수 있는 Bi-CMOS회로에 있어서, 베이스에 공급될 수 있는 Bi-CMOS회로에 있어서, 상기 액티브 풀-다운 전류 공급수단(2')은, 게이트 전극이 상기 제1트랜지스터(Mn1)의 게이트 전극에 접속된, P-채널 MOS트랜지스터로 구성된 제2트랜지스터(Mp1)와, 이 제2트랜지스터에 직렬 접속되고 게이트 전극이 상기 제2트랜지스터의 게이트 전극에 접속된, N-채널 MOS트랜지스터로 구성된 제3트랜지스터(Mn2)와, P-채널 MOS트랜지스터로 된 제4트랜지스터(Mp2)와, 이 제4트랜지스터와 직렬 접속되고, N-채널 MOS트랜지스터로 구성되고, 게이트 전극이 상기 제4트랜지스터의 게이트 전극에 접속된 제5트랜지스터(Mn3)를 구비하여, 이 제5트랜지스터와 제4트랜지스터 사이의 라인에는 상기 제2트랜지스터와 제3트랜지스터간의 라인이 접속되고, 또한, 바이폴라 트랜지스터로 구성되고 베이스가 제5트랜지스터에 접속되고 에미터가 상기 출력 트랜지스터(Q3)의 베이스에 접속된 제6트랜지스터(Q4)를 구비한것이 특징인 Bi-CMOS회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1286119A JP2820980B2 (ja) | 1989-11-02 | 1989-11-02 | 論理回路 |
JP1-286119 | 1989-11-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910010866A true KR910010866A (ko) | 1991-06-29 |
KR930007566B1 KR930007566B1 (ko) | 1993-08-12 |
Family
ID=17700179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900017503A KR930007566B1 (ko) | 1989-11-02 | 1990-10-31 | Bi-CMOS회로 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5124582A (ko) |
EP (1) | EP0426547B1 (ko) |
JP (1) | JP2820980B2 (ko) |
KR (1) | KR930007566B1 (ko) |
DE (1) | DE69029922T2 (ko) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5994755A (en) * | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
US5218243A (en) * | 1991-11-20 | 1993-06-08 | National Semiconductor Corporation | Bicmos ttl output buffer circuit with reduced power dissipation |
US5600150A (en) * | 1992-06-24 | 1997-02-04 | Robotic Vision Systems, Inc. | Method for obtaining three-dimensional data from semiconductor devices in a row/column array and control of manufacturing of same with data to eliminate manufacturing errors |
EP0629047A3 (en) * | 1993-06-02 | 1995-03-29 | Philips Electronics Nv | BICMOS high current output circuit at low voltage. |
US5489861A (en) * | 1993-12-20 | 1996-02-06 | National Semiconductor Corporation | High power, edge controlled output buffer |
US5793051A (en) * | 1995-06-07 | 1998-08-11 | Robotic Vision Systems, Inc. | Method for obtaining three-dimensional data from semiconductor devices in a row/column array and control of manufacturing of same with data to eliminate manufacturing errors |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5830233A (ja) * | 1981-08-17 | 1983-02-22 | Fujitsu Ltd | トランジスタ回路 |
JPS58111525A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | タイミング検出回路 |
JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
US4704548A (en) * | 1985-01-31 | 1987-11-03 | Texas Instruments Incorporated | High to low transition speed up circuit for TTL-type gates |
US4739198A (en) * | 1985-03-11 | 1988-04-19 | Nec Corporation | Signal output circuit of a push-pull type |
JPS625722A (ja) * | 1985-07-01 | 1987-01-12 | Toshiba Corp | インバ−タ回路 |
EP0433271A3 (en) * | 1985-07-22 | 1991-11-06 | Hitachi, Ltd. | Semiconductor device |
US4645952A (en) * | 1985-11-14 | 1987-02-24 | Thomson Components-Mostek Corporation | High speed NOR gate |
US4697103A (en) * | 1986-03-10 | 1987-09-29 | Quadic Systems, Inc. | Low power high current sinking TTL circuit |
JPS63193720A (ja) * | 1987-02-06 | 1988-08-11 | Toshiba Corp | 論理回路 |
JPS63202126A (ja) * | 1987-02-17 | 1988-08-22 | Toshiba Corp | 論理回路 |
US4975600A (en) * | 1988-05-25 | 1990-12-04 | Texas Instruments Incorporated | Bicmos TTL output driver circuit |
US4970414A (en) * | 1989-07-07 | 1990-11-13 | Silicon Connections Corporation | TTL-level-output interface circuit |
US4999523A (en) * | 1989-12-05 | 1991-03-12 | Hewlett-Packard Company | BICMOS logic gate with higher pull-up voltage |
-
1989
- 1989-11-02 JP JP1286119A patent/JP2820980B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-26 DE DE69029922T patent/DE69029922T2/de not_active Expired - Fee Related
- 1990-10-26 EP EP90403041A patent/EP0426547B1/en not_active Expired - Lifetime
- 1990-10-30 US US07/605,325 patent/US5124582A/en not_active Expired - Lifetime
- 1990-10-31 KR KR1019900017503A patent/KR930007566B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0426547A2 (en) | 1991-05-08 |
US5124582A (en) | 1992-06-23 |
EP0426547A3 (en) | 1991-12-18 |
DE69029922D1 (de) | 1997-03-27 |
EP0426547B1 (en) | 1997-02-12 |
JPH03147417A (ja) | 1991-06-24 |
DE69029922T2 (de) | 1997-05-28 |
KR930007566B1 (ko) | 1993-08-12 |
JP2820980B2 (ja) | 1998-11-05 |
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Legal Events
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E902 | Notification of reason for refusal | ||
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